DE102016115986A1 - Halbleiter-bauelement und verfahren zu dessen herstellung - Google Patents

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Abstract

Ein Halbleiter-Bauelement weist Folgendes auf: einen ersten Kanalbereich, der über einem Substrat angeordnet ist; einen ersten Source-Bereich und einen ersten Drain-Bereich, die über dem Substrat angeordnet sind und mit dem ersten Kanalbereich verbunden sind, sodass sich der erste Kanalbereich zwischen dem ersten Source-Bereich und dem ersten Drain-Bereich befindet; eine dielektrische Gate-Schicht, die auf dem ersten Kanalbereich angeordnet ist und diesen umschließt; eine Gate-Elektrodenschicht, die auf der dielektrischen Gate-Schicht angeordnet ist und den ersten Kanalbereich umschließt; und einen zweiten Source-Bereich und einen zweiten Drain-Bereich, die über dem Substrat und unter dem ersten Source-Bereich bzw. dem ersten Drain-Bereich angeordnet sind. Der zweite Source-Bereich und der zweite Drain-Bereich sind in Kontakt mit der dielektrischen Gate-Schicht. Eine Gitterkonstante des ersten Source-Bereichs und des ersten Drain-Bereichs ist von einer Gitterkonstante des zweiten Source-Bereichs und des zweiten Drain-Bereichs verschieden.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft einen integrierten Halbleiterschaltkreis und insbesondere ein Halbleiter-Bauelement mit einer Gate-all-around(GAA)-Struktur und ein Verfahren zu dessen Herstellung.
  • Hintergrund der Erfindung
  • Da die Halbleiterindustrie in dem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten bis in den Bereich der Nanometer-Technologie-Prozessknoten vorgedrungen ist, haben Herausforderungen durch Herstellungs- und Entwurfsprobleme zur Entwicklung von dreidimensionalen Entwürfen, wie etwa Multi-Gate-Feldeffekttransistoren (FETs), wie etwa einem Finnen-FET (FinFET) und einem GAA-FET (Gate-All-Around-FET), geführt. Bei einem FinFET grenzt eine Gate-Elektrode an drei Seitenflächen eines Kanalbereichs an, wobei eine dielektrische Gate-Schicht dazwischen geschichtet ist. Da die Gate-Struktur die Finne an drei Seiten umgibt (umschließt), hat der Transistor im Grunde drei Gates, die den Strom durch die Finne oder den Kanalbereich steuern. Leider ist die vierte Seite, der untere Teil des Kanals, von der Gate-Elektrode weit entfernt und wird daher nur ungenügend von dem Gate gesteuert. Im Gegensatz dazu sind bei einem GAA-FET alle Seitenflächen des Kanalbereichs von der Gate-Elektrode umgeben, was eine vollständigere Verarmung in dem Kanalbereich ermöglicht und auf Grund einer stärkeren Stromschwankung unterhalb der Schwelle (subthreshold current swing; SS) und einer geringeren Drain-induzierten Barrierenabsenkung (drain-induced barrier lowering; DIBL) zu weniger Kurzkanaleffekten führt.
  • Da die Transistor-Abmessungen kontinuierlich auf Technologieknoten von unter 20 bis 25 nm verkleinert werden, muss der GAA-FET weiter verbessert werden.
  • Kurze Beschreibung der Zeichnungen
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
  • Die 1 bis 17B zeigen beispielhafte sequentielle Prozesse zur Herstellung eines GAA-FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Es ist wohlverstanden, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Ausführungsformen oder Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind die Abmessungen von Elementen nicht auf den angegebenen Bereich oder die angegebenen Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich”, „unter”, „untere(r)”/unteres”, „darüber befindlich”, „obere(r)”/„oberes” und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus” entweder „weist auf” oder „besteht aus” bedeuten.
  • Die 1 bis 17B zeigen beispielhafte sequentielle Prozesse zur Herstellung eines GAA-FET-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. Es dürfte klar sein, dass weitere Operationen vor, während und nach den in den 1 bis 17B dargestellten Prozessen vorgesehen werden können und dass einige der nachstehend beschriebenen Operationen bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Operationen/Prozesse kann vertauscht werden.
  • Ein allgemeiner Herstellungsablauf zur Herstellung eines GAA-FET ist in der US-Patentanmeldung Nr. 14/675160 beschrieben, die durch Bezugnahme aufgenommen ist.
  • Wie in 1 gezeigt ist, werden in einem Substrat 10 eine p-Wanne 11 für n-Kanal-FETs (n-Kanalbereich) und eine n-Wanne 12 für p-Kanal-FETs (p-Kanalbereich) hergestellt. Bei einer Ausführungsform weist das Substrat 10 eine einkristalline Halbleiterschicht zumindest auf ihrem Oberflächenteil auf. Das Substrat 10 kann ein einkristallines Halbleitermaterial aufweisen, unter anderem Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP. Bei dieser Ausführungsform besteht das Substrat 10 aus Si.
  • Bei einigen Ausführungsformen weist das Substrat 10 in seinem Oberflächenbereich eine oder mehrere Pufferschichten auf. Die Pufferschichten können dazu dienen, die Gitterkonstante von der des Substrats schrittweise zu der des Source-/Drain-Bereichs zu ändern. Die Pufferschichten können aus epitaxial aufgewachsenen einkristallinen Halbleitermaterialien bestehen, wie etwa Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN und InP. Bei einer speziellen Ausführungsform weist das Substrat 10 Siliciumgermanium(SiGe)-Pufferschichten auf, die epitaxial auf das Siliciumsubstrat 10 aufgewachsen sind. Die Germaniumkonzentration der SiGe-Pufferschichten kann von 30% Germanium für die unterste Pufferschicht auf 70% Germanium für die oberste Pufferschicht steigen.
  • Wie in 2 gezeigt ist, werden über dem Substrat Halbleiter-Stapelschichten hergestellt. Die Halbleiter-Stapelschichten umfassen erste Halbleiterschichten 30 und zweite Halbleiterschichten 35, die Halbleiter-Opferschichten sind. Die ersten Halbleiterschichten 30 werden anschließend zu Kanalbereichen des FET, und die zweiten Halbleiterschichten 35 werden schließlich entfernt. Die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 bestehen aus Materialien, die unterschiedliche Gitterkonstanten haben, und sie können eine oder mehrere Schichten aus zum Beispiel Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP umfassen.
  • Bei einigen Ausführungsformen bestehen die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 aus Si, einer Si-Verbindung, SiGe, Ge oder einer Ge-Verbindung. Bei einer Ausführungsform bestehen die ersten Halbleiterschichten 30 aus Si1-xGex, wobei x größer als etwa 0,3 ist, oder aus Ge, und die zweiten Halbleiterschichten 35 bestehen aus Si oder Si1-xGex, wobei x kleiner als etwa 0,4 ist und der Ge-Gehalt der zweiten Halbleiterschichten 35 kleiner als der der ersten Halbleiterschichten 30 ist. Bei einer weiteren Ausführungsform bestehen die zweiten Halbleiterschichten 35 aus Si1-xGex, wobei x größer als etwa 0,3 ist, oder aus Ge, und die ersten Halbleiterschichten 30 bestehen aus Si oder Si1-xGex, wobei x kleiner als etwa 0,4 ist, und der Ge-Gehalt der zweiten Halbleiterschichten 35 größer als der der ersten Halbleiterschichten 30 ist. Bei weiteren Ausführungsformen besteht die erste Halbleiterschicht 30 aus Si1-xGex, wobei x in dem Bereich von etwa 0,3 bis etwa 0,8 liegt, und die zweite Halbleiterschicht 35 besteht aus Si1-xGex, wobei x in dem Bereich von etwa 0,1 bis etwa 0,4 liegt. Bei weiteren Ausführungsformen kann die zweite Halbleiterschicht 35 mit Bor dotiert sein.
  • In 2 werden zwei Schichten der ersten Halbleiterschicht 30 und zwei Schichten der zweiten Halbleiterschicht 35 abgeschieden. Die Anzahl der Schichten ist jedoch nicht auf zwei begrenzt und kann nur 1 (für jede Schicht) oder mehr als zwei betragen, und bei einigen Ausführungsformen werden jeweils 3 bis 6 Schichten der ersten und der zweiten Halbleiterschicht hergestellt. Durch Anpassen der Anzahl der zweiten Halbleiterschichten kann ein Ansteuerstrom des GAA-FET-Bauelements eingestellt werden.
  • Die ersten Halbleiterschichten 30 und die zweiten Halbleiterschichten 35 werden epitaxial über dem Substrat 10 aufgewachsen. Die Dicke der Halbleiterschichten 30 ist gleich der oder größer als die der zweiten Halbleiterschichten 35 und liegt in dem Bereich von etwa 5 nm bis etwa 50 nm oder liegt bei einigen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 30 nm. Die Dicke der zweiten Halbleiterschichten 35 liegt in dem Bereich von etwa 5 nm bis etwa 30 nm oder kann in dem Bereich von etwa 10 nm bis etwa 20 nm liegen. Die Dicke der ersten Halbleiterschichten 30 kann gleichgroß oder verschieden sein.
  • Bei einigen Ausführungsformen ist eine untere zweite Halbleiterschicht 35B (die Schicht, die dem Substrat 10 am nächsten ist) dicker als die übrigen zweiten Halbleiterschichten. Die Dicke der unteren zweiten Halbleiterschicht 35B liegt bei einigen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 50 nm und liegt bei anderen Ausführungsformen in dem Bereich von 20 nm bis 40 nm.
  • Dann werden, wie in den 3A und 3B gezeigt ist, die Stapelschichten der ersten und der zweiten Halbleiterschichten 30 und 35 unter Verwendung von Strukturierungsprozessen, die Fotolithografie und Ätzung umfassen, strukturiert, wodurch die Stapelschichten zu Finnenstrukturen 33 werden, die in der Y-Richtung verlaufen. 3B zeigt eine Draufsicht, und 3A entspricht der Linie X1-X1 von 3B. Ein Teil des Substrats 10 (p-Wanne und n-Wanne) wird ebenfalls geätzt, sodass der untere Teil der Finnenstruktur einen Teil des Substrats 10 aufweist. Bei der Ätzung kann eine Maskenstruktur, wie etwa eine Fotoresist-Struktur oder eine Hartmaskenstruktur, verwendet werden, die Siliciumoxid und/oder Siliciumnitrid aufweist.
  • Die Breite W1 der Finnenstruktur entlang der X-Richtung liegt bei einigen Ausführungsformen in dem Bereich von etwa 20 nm bis etwa 40 nm und liegt bei anderen Ausführungsformen in dem Bereich von etwa 25 bis etwa 30 nm. Die Breite W1 definiert im Wesentlichen die Kanallänge des GAA-FET. Die Höhe H1 entlang der Z-Richtung der Finnenstruktur liegt in dem Bereich von etwa 100 nm bis etwa 200 nm.
  • Nach der Herstellung der Finnenstruktur wird eine Isolierschicht 19, die eine oder mehrere Schichten aus einem Isoliermaterial aufweist, über dem Substrat hergestellt, sodass die Finnenstrukturen 33 vollständig eingebettet werden, wie in 4 gezeigt ist. Das Isoliermaterial für die Isolierschicht 19 kann Siliciumoxid, Siliciumnitrid, Siliciumoxidnitrid (SiON), SiOCN, Fluorsilicatglas (FSG) oder ein dielektrisches Material mit niedriger Dielektrizitätskonstante (Low-k-Material) sein. Nach der Herstellung der Isolierschicht 19 kann ein Glühprozess durchgeführt werden. Dann wird ein Planarisierungsprozess, wie etwa chemisch-mechanisches Polieren (CMP) und/oder eine Rückätzung, durchgeführt, sodass die Oberseite der Finnenstruktur von der Isoliermaterialschicht befreit wird.
  • Dann wird die Isolierschicht 19 ausgespart, sodass eine Trennschicht 20 [oder eine so genannte STI-Schicht (STI: flache Grabenisolation)] entsteht, wie in 5 gezeigt ist. Bei einer Ausführungsform befindet sich die Oberseite der Trennschicht 20 an der Unterseite der unteren zweiten Halbleiterschicht 35B, wie in 5 gezeigt ist. Bei einer weiteren Ausführungsform befindet sich die Oberseite der Trennschicht 20 zwischen der Oberseite und der Unterseite der unteren zweiten Halbleiterschicht 35B. Eine Höhe H2 entlang der Z-Richtung der Finnenstruktur von der Oberseite der Trennschicht 20 liegt in dem Bereich von etwa 80 nm bis etwa 120 nm.
  • Die 6A bis 6D zeigen eine Struktur nach der Herstellung einer Gate-Opferstruktur. 6D ist eine Draufsicht, 6A ist eine Schnittansicht entlang der Linie Y1-Y1 von 6D, 6B ist eine Schnittansicht entlang der Linie X2-X2 von 6D, und 6C ist eine Schnittansicht entlang der Linie X3-X3 von 6D.
  • Die Gate-Opferstruktur weist eine Gate-Opferelektrode 40 und eine dielektrische Gate-Opferschicht 45 auf. Die Gate-Opferstruktur wird über der Finnenstruktur an der Stelle hergestellt, an der sich ein Kanalbereich befinden soll. Die Gate-Opferstruktur definiert den Kanalbereich des GAA-FET.
  • Die Gate-Opferstruktur wird durch eine erste Schutzabscheidung einer dielektrischen Gate-Opferschicht über der Finnenstruktur und der Trennschicht 20 hergestellt. Die dielektrische Gate-Opferschicht umfasst eine oder mehrere Schichten aus Siliciumoxid, Siliciumnitrid oder Siliciumoxidnitrid. Die Dicke der dielektrischen Gate-Opferschicht liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 5 nm. Dann wird eine Gate-Opferelektrodenschicht durch Schutzabscheidung auf der dielektrischen Gate-Opferschicht und über der Finnenstruktur hergestellt, sodass die Finnenstruktur vollständig in der Gate-Opferelektrodenschicht eingebettet wird. Die Gate-Opferelektrodenschicht weist Silicium auf, wie etwa polykristallines Silicium oder amorphes Silicium. Die Dicke der Gate-Opferelektrodenschicht liegt bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis 200 mm. Bei einigen Ausführungsformen wird die Gate-Opferelektrodenschicht einem Planarisierungsprozess unterzogen. Die dielektrische Gate-Opferschicht und die Gate-Opferelektrodenschicht werden durch chemische Aufdampfung (CVD), die chemische Aufdampfung bei Tiefdruck (LPCVD) und Plasma-unterstützte chemische Aufdampfung (PECVD) umfasst, physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD) oder ein anderes geeignetes Verfahren abgeschieden.
  • Dann wird ein Strukturierungsprozess durchgeführt, um die Gate-Opferelektrode 40 und die dielektrische Gate-Opferschicht 45 herzustellen. Die Gate-Opferstruktur dient dazu, später den Kanalbereich der Finnenstruktur während des Entfernens der Halbleiter-Opferschichten 35 zu schützen. Durch Strukturieren der Gate-Opferstruktur werden die Stapelschichten aus der ersten und der zweiten Halbleiterschicht auf gegenüberliegenden Seiten der Gate-Opferstruktur teilweise freigelegt, wie in den 6A und 6B gezeigt ist. Die dielektrische Gate-Opferschicht dient während der Strukturierung und Herstellung der Gate-Opferelektrode 40 als eine Ätzstoppschicht, wodurch eine Beschädigung der Finne vermieden wird. Die dielektrische Gate-Opferschicht wird mit einem Trocken- und/oder Nassätzprozess von der Oberseite und den Seitenwänden der Finnenstruktur entfernt.
  • Nach der Herstellung der Gate-Opferstruktur wird eine Schutzkappe 47 über der Oberseite der Gate-Opferelektrode 40 hergestellt, wie in 7A gezeigt ist. 7A ist eine Schnittansicht, die der Linie Y1-Y1 von 6D entspricht, und 7B ist eine Schnittansicht, die der Linie X2-X2 von 6D entspricht. Die Schutzkappe 47 ist eine optionale Struktur, und bei einigen Ausführungsformen wird keine Schutzkappe 47 hergestellt.
  • Weiterhin werden Seitenwand-Abstandshalterschichten 140 auf gegenüberliegenden Seitenwänden der Gate-Opferstruktur hergestellt, wie in den 8A und 8B gezeigt ist. 8A ist eine Schnittansicht, die der Linie Y1-Y1 von 6D entspricht, und 8B ist eine Schnittansicht, die der Linie X2-X2 von 6D entspricht.
  • Die Seitenwand-Abstandshalterschichten 140 können durch CVD oder ein anderes geeignetes Verfahren hergestellt werden. Bei einer Ausführungsform wird eine konforme dielektrische Abstandshalterschicht, wie etwa ein Material auf Siliciumnitrid-Basis, das SiN, SiON, SiOCN oder SiCN und Kombinationen davon umfasst, durch eine erste Schutzabscheidung über allen Strukturen abgeschieden. Die dielektrische Abstandshalterschicht wird konform abgeschieden, sodass sie mit einer im Wesentlichen gleichen Dicke sowohl auf vertikalen Flächen, wie etwa den Seitenwänden, als auch auf horizontalen Flächen, wie etwa der Oberseite der Gate-Opferstruktur, ausgebildet wird. Bei einigen Ausführungsformen wird die dielektrische Abstandshalterschicht mit einer Dicke in dem Bereich von etwa 2 nm bis etwa 10 nm abgeschieden. Dann wird an der dielektrischen Abstandshalterschicht eine anisotrope Ätzung zum Beispiel durch reaktives Ionenätzen (RIE) durchgeführt. Während der anisotropen Ätzung wird der größte Teil der dielektrischen Abstandshalterschicht von den horizontalen Flächen entfernt, sodass die dielektrische Abstandshalterschicht auf den vertikalen Flächen, wie etwa den Seitenwänden der Gate-Opferstruktur und den Seitenwänden der freigelegten Finne, zurückbleibt. Dann wird eine isotrope Ätzung durchgeführt, um die übrige dielektrische Abstandshalterschicht von den Seitenwänden der freigelegten Finnenstruktur zu entfernen, sodass die Seitenwand-Abstandshalterschichten 140 auf gegenüberliegenden Seitenwänden der Gate-Opferstruktur zurückbleiben. Bei einer Ausführungsform ist die isotrope Ätzung eine Nassätzung.
  • Dann werden Seitenwand-Abstandshalterschichten 140, die über der n-Wanne 12 (d. h., dem p-Kanalbereich) hergestellt worden sind, entfernt, wie in 9B gezeigt ist. 9A ist eine Schnittansicht, die der Linie Y1-Y1 von 6D entspricht, und 9B ist eine Schnittansicht, die der Linie X2-X2 von 6D entspricht.
  • Die Seitenwand-Abstandshalterschichten 140 können durch Trockenätzung und/oder Nassätzung entfernt werden. Während der Ätzung werden die Finnenstrukturen, die über der p-Wanne 11 (d. h., dem n-Kanalbereich des FET) hergestellt sind, zum Beispiel mit einer Fotoresistschicht bedeckt. Weiterhin werden die Seitenwand-Abstandshalterschichten 140, die auf den Gate-Opferstrukturen 40 und 45 angeordnet sind, durch die Schutzkappe 47 vor der Ätzung geschützt.
  • Bei einigen Ausführungsformen, die in 9B gezeigt sind, bleibt ein kleiner Teil 142 der Seitenwand-Abstandshalterschichten 140 in der Nähe der Oberfläche der Trennschicht 20 zurück. Bei anderen Ausführungsformen werden die Seitenwand-Abstandshalterschichten 140 vollständig von den Finnenstrukturen über der n-Wanne 12 (d. h., dem p-Kanalbereich des FET) entfernt.
  • Nach dem Entfernen der Seitenwand-Abstandshalterschicht 140 von den Finnenstrukturen für den p-Kanal-FET werden die ersten Halbleiterschichten 30 von den Finnenstrukturen für p-Kanal-FETs, die nicht von den Gate-Strukturen bedeckt sind, entfernt, wie in den 10A und 10B gezeigt ist. 10A ist eine Schnittansicht, die der Linie Y1-Y1 von 6D entspricht, und 10B ist eine Schnittansicht, die der Linie X2-X2 von 6D entspricht.
  • Die erste Halbleiterschicht 30 kann mit einem Ätzmittel entfernt werden, das die ersten Halbleiterschichten 30 gegenüber den zweiten Halbleiterschichten 35 selektiv ätzen kann.
  • Wenn die ersten Halbleiterschichten 30 Ge oder eine Verbindung auf Ge-Basis sind und die zweiten Halbleiterschichten 35 Si oder SiGe sind, können die ersten Halbleiterschichten 30 selektiv mit einem Nassätzmittel, wie etwa Ammoniakhydrat (NH4OH), Tetramethylammoniumhydroxid (TMAH), Etyhlendiamin-Pyrocatechol (EDP) oder Kaliumhydroxid(KOH)-Lösung, entfernt werden.
  • Wenn die ersten Halbleiterschichten 30 Si oder eine Verbindung auf Si-Basis sind und die zweiten Halbleiterschichten 35 Ge oder SiGe sind, können die ersten Halbleiterschichten 30 selektiv mit einem Nassätzmittel, wie etwa Ammoniakhydrat (NH4OH), Tetramethylammoniumhydroxid (TMAH), Etyhlendiamin-Pyrocatechol (EDP) oder Kaliumhydroxid(KOH)-Lösung, entfernt werden.
  • Wie in 10A gezeigt ist, wird die erste Halbleiterschicht 30 unter den Gate-Strukturen durch diesen Prozess nicht entfernt.
  • Dann werden erste Source-/Drain(S/D)-Schichten 210 für p-Kanal-FETs auf der und um die zweite Halbleiterschicht 35 in dem p-Kanalbereich hergestellt, wie in den 11A und 11B gezeigt ist. 11A ist eine Schnittansicht, die der Linie Y1-Y1 von 6D entspricht, und 11B ist eine Schnittansicht, die der Linie X2-X2 von 6D entspricht. Die Materialien für die ersten S/D-Schichten 210 können ein oder mehrere Elemente/Verbindungen aus der Gruppe Si, Ge, SiGe, GeSn, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN und InP sein.
  • Bei dieser Ausführungsform weisen die ersten S/D-Schichten 210 Si1-xGex, auf, wobei x gleich oder größer als 0,3 ist, und bei einigen Ausführungsformen liegt x in dem Bereich von etwa 0,3 bis etwa 0,8. In dieser Offenbarung kann Si1-xGex einfach als SiGe bezeichnet sein.
  • Nachdem die p-Kanal-S/D-Strukturen hergestellt worden sind, werden, wie in den 12A und 12B gezeigt ist, die Finnenstrukturen für n-Kanal-FETs über der p-Wanne 11 entfernt, die die ersten und die zweiten Halbleiterschichten 30 und 35 aufweisen. 12A ist eine Schnittansicht, die der Linie Y1-Y1 von 6D entspricht, und 12B ist eine Schnittansicht, die der Linie X2-X2 von 6D entspricht. Dadurch entstehen Zwischenräume 145, die durch die Seitenwand-Abstandshalterschichten 140 definiert sind.
  • Dann werden zweite S/D-Schichten 215 in den Zwischenräumen 145 hergestellt, wie in den 13A und 13B gezeigt ist. 13A ist eine Schnittansicht, die der Linie Y1-Y1 von 6D entspricht, und 13B ist eine Schnittansicht, die der Linie X2-X2 von 6D entspricht. Die Materialien für die zweiten S/D-Schichten 215 können ein oder mehrere Elemente/Verbindungen aus der Gruppe Si, Ge, SiGe, GeSn, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN und InP sein. Bei dieser Ausführungsform weisen die zweiten S/D-Schichten 215 Si1-xGex auf, wobei x gleich oder größer als etwa 0,4 ist, und bei einigen Ausführungsformen ist x größer als etwa 0,7 bis etwa 1,0.
  • Nachdem die S/D-Strukturen für die n-Kanal-FETs hergestellt worden sind, wird eine dielektrische Zwischenschicht (ILD-Schicht) 50 über allen Strukturen hergestellt, und dann wird der obere Teil der ILD-Schicht 50 mit einem CMP-Prozess planarisiert, sodass die Oberseite der Gate-Opferelektrodenschicht 40 freigelegt wird, wie in den 14A und 14B gezeigt ist. 14A ist eine Schnittansicht, die der Linie Y1-Y1 von 6D entspricht, und 14B ist eine Schnittansicht, die der Linie X2-X2 von 6D entspricht.
  • Die Materialien für die ILD-Schicht 50 können Verbindungen sein, die Si, O, C und/oder H aufweisen, wie etwa SiCOH und SiOC. Organische Stoffe, wie etwa Polymere, können ebenfalls für die ILD-Schicht 50 zum Einsatz kommen.
  • Wie in den 15A und 15B gezeigt ist, werden die Gate-Opferelektrode 40 und die dielektrische Gate-Opferschicht 45 entfernt, sodass die Finnenstrukturen freigelegt werden. 15A ist eine Schnittansicht, die der Linie Y1-Y1 von 6D entspricht, und 15B ist eine Schnittansicht, die der Linie X2-X2 von 6D entspricht.
  • Die ILD-Schicht 50 schützt die ersten und die zweiten S/D-Strukturen 210 und 215 während des Entfernens der Gate-Opferstrukturen. Die Gate-Opferstrukturen können durch Plasma-Trockenätzen und/oder Nassätzen entfernt werden. Wenn die Gate-Opferelektrode 40 Polysilicium ist und die ILD-Schicht 50 Siliciumoxid ist, kann ein Nassätzmittel, wie etwa eine TMAH-Lösung, zum selektiven Entfernen der Gate-Opferelektrode 40 verwendet werden. Anschließend wird die dielektrische Gate-Opferschicht 45 durch Plasma-Trockenätzen und/oder -Nassätzen entfernt. Durch das Entfernen der Gate-Opferstrukturen werden die Seitenflächen der ersten Halbleiterschichten 30 und der zweiten Halbleiterschichten 35 freigelegt.
  • Die zweiten Halbleiterschichten 35, die sich zwischen den ersten Halbleiterschichten 30 in der freigelegten Finnenstruktur befinden, werden entfernt, um Zwischenräume 150 herzustellen, sodass draht- oder stabförmige Kanalbereiche 110 entstehen, wie in 16A gezeigt ist. 16A ist eine Schnittansicht, die der Linie Y1-Y1 von 6D entspricht, und 16B ist eine Schnittansicht, die der Linie X2-X2 von 6D entspricht.
  • Die zweite Halbleiterschicht 35 kann mit einem Ätzmittel entfernt werden, das die Halbleiter-Opferschichten 35 gegenüber den ersten Halbleiterschichten 30 selektiv ätzen kann.
  • Wenn die ersten Halbleiterschichten 30 Ge oder eine Verbindung auf Ge-Basis sind und die Halbleiter-Opferschichten 35 Si oder SiGe sind, können die Halbleiter-Opferschichten 35 selektiv mit einem Nassätzmittel, wie etwa Ammoniakhydrat (NH4OH), Tetramethylammoniumhydroxid (TMAH), Etyhlendiamin-Pyrocatechol (EDP) oder Kaliumhydroxid(KOH)-Lösung, entfernt werden.
  • Wenn die ersten Halbleiterschichten 30 Si oder eine Verbindung auf Si-Basis sind und die Halbleiter-Opferschichten 35 Ge oder SiGe sind, können die Halbleiter-Opferschichten 35 selektiv mit einem Nassätzmittel, wie etwa einer wässrigen Lösung aus Carbonsäure, Salpetersäure und HF und einer wässrigen Lösung aus Citronensäure, Salpetersäure und HF, entfernt werden.
  • Durch das Entfernen der zweiten Halbleiterschichten 35 entstehen Zwischenräume oder Hohlräume 150 zwischen den ersten Halbleiterschichten 30 (Kanalbereiche 110). Die Zwischenräume oder Hohlräume 150 zwischen den ersten Halbleiterschichten 30 haben eine Dicke in dem Bereich von etwa 5 nm bis etwa 30 nm.
  • Die übrigen ersten Halbleiterschichten 30 bilden eine vertikale Anordnung aus Kanalbereichen 110, die jeweils mit einer entsprechenden der ersten S/D-Schichten 210 in dem p-Kanalbereich und der zweiten S/D-Schichten 215 in dem n-Kanalbereich verbunden sind. Es ist zu beachten, dass die Materialien für die Kanalbereiche 110 eine Gitterkonstante haben, die von dem Material für die ersten S/D-Schichten 210 und die zweiten S/D-Schichten 215 verschieden ist. Die Kanalbereiche 110 haben bei einer Ausführungsform eine Dicke in dem Bereich von etwa 5 nm bis etwa 50 nm und haben bei anderen Ausführungsformen eine Dicke in dem Bereich von etwa 5 nm bis etwa 30 nm.
  • Nachdem die Zwischenräume 150 hergestellt worden sind, wird eine dielektrische Gate-Schicht 120 um jeden der Kanalbereiche 110 hergestellt, und eine Gate-Elektrodenschicht 130 wird auf der dielektrischen Gate-Schicht 120 hergestellt, wie in 17A gezeigt ist. 17A ist eine Schnittansicht, die der Linie Y1-Y1 von 6D entspricht, und 17B ist eine Schnittansicht, die der Linie X2-X2 von 6D entspricht.
  • Bei einigen Ausführungsformen weist die dielektrische Gate-Schicht 120 eine oder mehrere Schichten aus einem dielektrischen Material, wie etwa aus Siliciumoxid, Siliciumnitrid oder einem dielektrischen Material mit großer Dielektrizitätskonstante (High-k-Material), einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon auf. Beispiele für das dielektrische High-k-Material sind HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, eine Hafniumdioxid-Aluminiumoxid(HfO2-Al2O3)-Legierung, ein anderes geeignetes dielektrisches High-k-Material und/oder eine Kombination davon.
  • Die dielektrische Gate-Schicht 120 kann durch CVD, ALD oder ein anderes geeignetes Verfahren hergestellt werden. Bei einer Ausführungsform wird die dielektrische Gate-Schicht 120 mit einem hochkonformen Abscheidungsprozess, wie etwa ALD, hergestellt, um die Bildung einer dielektrischen Gate-Schicht zu gewährleisten, die eine einheitliche Dicke um die Kanalbereiche 110 hat. Die Dicke der dielektrischen Gate-Schicht 120 liegt bei einer Ausführungsform in dem Bereich von etwa 1 nm bis etwa 6 nm. Die dielektrische Gate-Schicht 120 wird auch über der Oberfläche der ILD-Schicht 50 hergestellt (nicht dargestellt).
  • Die Gate-Elektrodenschicht 130 wird auf der dielektrischen Gate-Schicht 120 so hergestellt, dass sie jeden Kanalbereich 110 umgibt.
  • Die Gate-Elektrodenschicht 130 umfasst eine oder mehrere Schichten aus einem leitenden Material, wie etwa Polysilicium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnitrid, Nickelsilicid, Cobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien und/oder Kombinationen davon.
  • Die Gate-Elektrodenschicht 130 kann durch CVD, ALD, Elektroplattierung oder ein anderes geeignetes Verfahren hergestellt werden. Die Gate-Elektrodenschicht wird auch über der Oberseite der ILD-Schicht 50 abgeschieden. Die dielektrische Gate-Schicht und die Gate-Elektrodenschicht, die über der ILD-Schicht 50 hergestellt ist, werden dann zum Beispiel durch CMP planarisiert, bis die Oberseite der ILD-Schicht 50 freigelegt ist, wie in 17A gezeigt ist.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung werden eine oder mehrere Austrittsarbeits-Einstellungsschichten (nicht dargestellt) zwischen die dielektrische Gate-Schicht 120 und die Gate-Elektrodenschicht 130 geschichtet. Die Austrittsarbeits-Einstellungsschichten bestehen aus einem leitenden Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für den n-Kanal-FET werden ein oder mehrere Elemente/Verbindungen aus der Gruppe TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeits-Einstellungsschicht verwendet, und für den p-Kanal-FET werden ein oder mehrere Elemente/Verbindungen aus der Gruppe TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Austrittsarbeits-Einstellungsschicht verwendet. Die Austrittsarbeits-Einstellungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder ein anderes geeignetes Verfahren hergestellt werden. Weiterhin kann die Austrittsarbeits-Einstellungsschicht getrennt für den n-Kanal-FET und den p-Kanal-FET hergestellt werden, für die unterschiedliche Metallschichten verwendet werden können.
  • Durch Herstellen der Gate-Elektrodenschicht 130 werden die Zwischenräume 150 vollständig mit dem Material der Gate-Elektrodenschicht 130 gefüllt. Bei einigen Ausführungsformen werden die Zwischenräume 150 nicht vollständig gefüllt, sodass Hohlräume oder Schlitze entstehen.
  • Bei den vorstehenden Ausführungsformen beträgt die Anzahl der Kanalbereiche 110 (30) in der vertikalen Richtung zwei für einen einzelnen FET. Die Anzahl der Kanalbereiche kann jedoch auch drei oder größer sein. In diesem Fall nimmt auch die Anzahl der zweiten Halbleiterschichten 35 in der vertikalen Richtung zu.
  • Bei den vorstehenden Ausführungsformen werden zuerst die S/D-Strukturen für die p-Kanal-FETs und dann die für die n-Kanal-FETs hergestellt. Bei anderen Ausführungsformen werden zuerst die S/D-Strukturen für die n-Kanal-FETs und dann die für die p-Kanal-FETs hergestellt.
  • In den 17A und 17B werden die GAA-FET-Bauelemente über dem Substrat 10 angeordnet. Der p-Kanal-GAA-FET weist eine Gate-Struktur (120 und 130), Kanalbereiche 110 und Source-/Drain-Bereiche 210 auf, und der n-Kanal-GAA-FET weist eine Gate-Struktur (120 und 130), Kanalbereiche 110 und Source-/Drain-Bereiche 215 auf.
  • Die Kanalbereiche 110, die in der X-Richtung verlaufen, sind zwischen den Source-Bereichen und den Drain-Bereichen angeordnet. Die Gate-Strukturen, die in der Y-Richtung verlaufen, weisen eine dielektrische Gate-Schicht 120 und eine Gate-Elektrodenschicht 130 auf. Die dielektrische Gate-Schicht 120 wird auf den und um die Seitenflächen jedes Kanalbereichs 110 hergestellt, außer an den Enden der Kanalbereiche 110 in der X-Richtung, wo die Kanalbereiche 110 mit den Source- und Drain-Bereichen 210 oder 215 verbunden sind. Eine Gate-Elektrodenschicht 130 wird auf der dielektrischen Gate-Schicht 120 hergestellt und umschließt vollständig jeden der Kanalbereiche 110. Die Gate-Struktur weist weiterhin Seitenwand-Abstandshalterschichten 140 auf, die auf der dielektrischen Gate-Schicht 120 angeordnet sind. Unter der Gate-Struktur sind die Kanalbereiche 110, die von der dielektrischen Gate-Schicht 120 und der Gate-Elektrodenschicht 130 umschlossen sind, getrennt angeordnet.
  • Die S/D-Bereiche des p-Kanal-FET weisen erste S/D-Schichten 210 und zweite S/D-Schichten 35 (die von den zweiten Halbleiterschichten gebildet werden) auf, die in der Z-Richtung abwechselnd aufeinander gestapelt sind. Die ersten S/D-Schichten 210 sind jeweils mit den Kanalbereichen 110 verbunden, und die Seitenflächen (seitliche Enden in der X-Richtung) der zweiten S/D-Schichten 35 sind in Kontakt mit der dielektrischen Gate-Schicht und sind nicht in Kontakt mit den Kanalbereichen 110.
  • Wie in 17A gezeigt ist, ist die Lage jedes Kanalbereichs 110 in der vertikalen Richtung (Z-Richtung) im Wesentlichen gleich der Lage jeder ersten S/D-Schicht 210. Die Zwischenräume zwischen den benachbarten Kanalbereichen 110 in der vertikalen Richtung, die mit der Gate-Elektrodenschicht 130 und der dielektrischen Gate-Schicht 120 gefüllt sind, befinden sich im Wesentlichen auf der gleichen Höhe wie die zweiten S/D-Schichten 35.
  • Bei einigen Ausführungsformen weist der Kanalbereich 110 dotiertes oder undotiertes Si oder eine Verbindung auf Si-Basis auf, und die erste S/D-Schicht 210 weist Ge oder Si1-xGex mit oder ohne einen weiteren Dotanden, wie etwa Bor (B), auf, wobei der Gehalt von Si kleiner als der Gehalt von Si in dem Kanalbereich 110 ist. Wenn die Kanalbereiche 110 nicht dotiert werden, kann die Streuung von geladenen Trägern minimiert werden, und die Trägerbeweglichkeit in den Kanalbereichen 110 kann erhöht werden. Bei einer Ausführungsform besteht der Kanalbereich 110 aus Si. Die zweite S/D-Schicht 35 kann ebenfalls Si1-xGex aufweisen, wobei die Menge von Ge kleiner bei der ersten S/D-Schicht 210 ist. Bei einer Ausführungsform weist die erste S/D-Schicht 210 Si1-xGex, auf, wobei x in dem Bereich von etwa 0,3 bis etwa 0,8 liegt, und die zweite S/D-Schicht 35 weist Si1-yGey auf, wobei y in dem Bereich von etwa 0,1 bis etwa 0,4 liegt und y < x ist.
  • Bei weiteren Ausführungsformen weist der Kanalbereich 110 dotiertes oder undotiertes Ge oder eine Verbindung auf Ge-Basis auf, und die erste S/D-Schicht 210 weist Si oder Si1-xGex, mit oder ohne einen weiteren Dotanden, wie etwa Bor (B), auf, wobei der Gehalt von Ge kleiner als der Gehalt von Ge in dem Kanalbereich 110 ist.
  • Es ist klar, dass die GAA-FETs weiteren CMOS-Prozessen unterzogen werden, um verschiedene Strukturelemente herzustellen, wie etwa Kontakte/Durchkontaktierungen, Metallverbindungsschichten, dielektrische Schichten, Passivierungsschichten usw.
  • Die verschiedenen Ausführungsformen oder Beispiele, die hier beschrieben worden sind, bieten mehrere Vorzüge gegenüber dem Stand der Technik. Zum Beispiel ist es in der vorliegenden Erfindung durch Verwenden der Stapelstruktur in den S/D-Bereichen möglich, den Ge-Gehalt in der Source und dem Drain, die mit dem Kanalbereich verbunden sind, gegenüber dem Fall zu erhöhen, dass die S/D-Bereiche aus einer einzigen Schicht aus Si1-xGex bestehen. Außerdem ist zu erkennen, dass der Gehalt von Ge in einer Schicht gleichmäßiger ist, wodurch eine höhere Spannung in den Kanalbereich eingetragen werden kann und dadurch die Bauelementleistung verbessert werden kann.
  • Es dürfte klar sein, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und weitere Ausführungsformen oder Beispiele andere Vorzüge bieten können.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement Folgendes auf: einen ersten Kanalbereich, der über einem Substrat angeordnet ist; einen ersten Source-Bereich und einen ersten Drain-Bereich, die über dem Substrat angeordnet sind und mit dem ersten Kanalbereich verbunden sind, sodass sich der erste Kanalbereich zwischen dem ersten Source-Bereich und dem ersten Drain-Bereich befindet; eine dielektrische Gate-Schicht, die auf dem ersten Kanalbereich angeordnet ist und diesen umschließt; eine Gate-Elektrodenschicht, die auf der dielektrischen Gate-Schicht angeordnet ist und den ersten Kanalbereich umschließt; und einen zweiten Source-Bereich und einen zweiten Drain-Bereich, die über dem Substrat und unter dem ersten Source-Bereich bzw. dem ersten Drain-Bereich angeordnet sind. Der zweite Source-Bereich und der zweite Drain-Bereich sind in Kontakt mit der dielektrischen Gate-Schicht. Eine Gitterkonstante des ersten Source-Bereichs und des ersten Drain-Bereichs ist von einer Gitterkonstante des zweiten Source-Bereichs und des zweiten Drain-Bereichs verschieden.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement einen p-Kanal-FET und einen n-Kanal-FET auf. Der p-Kanal-FET und der n-Kanal-FET weisen jeweils Folgendes auf: eine Finnenstruktur, die über einem Substrat angeordnet ist; eine Gate-Struktur, die die Finnenstruktur teilweise bedeckt; und eine Source- und Drain-Struktur (S/D-Struktur), die über der Finnenstruktur, die nicht von der Gate-Struktur bedeckt ist, hergestellt ist. Die Gate-Struktur des p-Kanal-FET und des n-Kanal-FET weist jeweils Folgendes auf: einen ersten Kanalbereich, der über dem Substrat angeordnet ist; eine dielektrische Gate-Schicht, die auf dem ersten Kanalbereich angeordnet ist und diesen umschließt; und eine Gate-Elektrodenschicht, die auf der dielektrischen Gate-Schicht angeordnet ist und den ersten Kanalbereich umschließt. In dem p-Kanal-FET weist die S/D-Struktur eine erste S/D-Schicht und eine zweite S/D-Schicht auf, die eine andere Gitterkonstante als die erste S/D-Schicht hat, die erste S/D-Schicht ist mit dem ersten Kanalbereich verbunden, die erste S/D-Schicht hat eine andere Gitterkonstante als der erste Kanalbereich, und eine Seitenfläche der zweiten S/D-Schicht ist in Kontakt mit der dielektrischen Gate-Schicht.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung eines Halbleiter-Bauelements die folgenden Schritte auf: Herstellen einer ersten Halbleiterschicht, die zwischen zweite Halbleiterschichten in einer vertikalen Richtung geschichtet ist, über einem Substrat; Strukturieren der ersten Halbleiterschicht und der zweiten Halbleiterschichten zu einer Finnenstruktur, sodass die Finnenstruktur Opferschichten, die von den zweiten Halbleiterschichten gebildet werden, und einen Kanalbereich aufweist, der von der ersten Halbleiterschicht gebildet wird; Herstellen einer Gate-Opferstruktur über der Finnenstruktur so, dass die Gate-Opferstruktur einen Teil der Finnenstruktur bedeckt, während übrige Teile der Finnenstrukturen freigelegt bleiben; Entfernen der übrigen Teile der Finnenstruktur, die nicht von der Gate-Opferstruktur bedeckt sind; Herstellen eines Source-/Drain(S/D)-Bereichs; Entfernen der Gate-Opferstruktur; Entfernen der Opferschicht in der Finnenstruktur, nachdem die Gate-Opferstruktur entfernt worden ist, sodass der Kanalbereich freigelegt wird; und Herstellen einer dielektrischen Gate-Schicht und einer Gate-Elektrodenschicht um den freigelegten Kanalbereich, wobei das Herstellen des S/D-Bereichs das Entfernen der ersten Halbleiterschicht, sodass mindestens eine der zweiten Halbleiterschichten freigelegt wird, und das Herstellen einer ersten S/D-Schicht auf der und um die freigelegte zweite Halbleiterschicht umfasst, die erste S/D-Schicht mit dem Kanalbereich verbunden ist, eine Seitenfläche der zweiten Halbleiterschicht in dem S/D-Bereich in Kontakt mit der dielektrischen Gate-Schicht ist, und eine Gitterkonstante der ersten S/D-Schicht von einer Gitterkonstante der zweiten Halbleiterschicht und von einer Gitterkonstante des Kanalbereichs verschieden ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen oder Beispiele beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Halbleiter-Bauelement mit: einem ersten Kanalbereich, der über einem Substrat angeordnet ist; einem ersten Source-Bereich und einem ersten Drain-Bereich, die über dem Substrat angeordnet sind und mit dem ersten Kanalbereich verbunden sind, sodass sich der erste Kanalbereich zwischen dem ersten Source-Bereich und dem ersten Drain-Bereich befindet; einer dielektrischen Gate-Schicht, die auf dem ersten Kanalbereich angeordnet ist und diesen umschließt; einer Gate-Elektrodenschicht, die auf der dielektrischen Gate-Schicht angeordnet ist und den ersten Kanalbereich umschließt; und einem zweiten Source-Bereich und einem zweiten Drain-Bereich, die über dem Substrat und unter dem ersten Source-Bereich bzw. dem ersten Drain-Bereich angeordnet sind, wobei der zweite Source-Bereich und der zweite Drain-Bereich in Kontakt mit der dielektrischen Gate-Schicht sind, und eine Gitterkonstante des ersten Source-Bereichs und des ersten Drain-Bereichs von einer Gitterkonstante des zweiten Source-Bereichs und des zweiten Drain-Bereichs verschieden ist.
  2. Halbleiter-Bauelement nach Anspruch 1, wobei ein Zwischenraum zwischen dem ersten Kanalbereich und dem Substrat in einer vertikalen Richtung senkrecht zu einer Oberfläche des Substrats und zwischen dem zweiten Source-Bereich und dem zweiten Drain-Bereich in einer horizontalen Richtung parallel zu der Oberfläche des Substrats vorgesehen ist, und der Zwischenraum mit der dielektrischen Gate-Schicht und der Gate-Elektrodenschicht gefüllt ist.
  3. Halbleiter-Bauelement nach Anspruch 1 oder 2, wobei der erste Kanalbereich aus Si oder einer Verbindung auf Si-Basis ausgebildet ist, und der erste Source-Bereich und der erste Drain-Bereich aus Ge oder SiGe ausgebildet sind.
  4. Halbleiter-Bauelement nach Anspruch 3, wobei der zweite Source-Bereich und der zweite Drain-Bereich aus SiGe ausgebildet sind, und ein Ge-Gehalt des zweiten Source-Bereichs und des zweiten Drain-Bereichs kleiner als ein Ge-Gehalt des ersten Source-Bereichs und des ersten Drain-Bereichs ist.
  5. Halbleiter-Bauelement nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes aufweist: einen zweiten Kanalbereich, der mit einem Zwischenraum, der mit der dielektrischen Gate-Schicht und der Gate-Elektrodenschicht gefüllt ist, über dem ersten Kanalbereich angeordnet ist, wobei der zweite Kanalbereich von der dielektrischen Gate-Schicht und der Gate-Elektrodenschicht umschlossen ist; einen dritten Source-Bereich, der über dem ersten Source-Bereich angeordnet ist, und einen dritten Drain-Bereich, der über dem ersten Drain-Bereich angeordnet ist; einen vierten Source-Bereich, der über dem dritten Source-Bereich angeordnet ist und mit dem zweiten Kanalbereich verbunden ist; und einen vierten Drain-Bereich, der über dem dritten Source-Bereich angeordnet ist und mit dem zweiten Kanalbereich verbunden ist, sodass sich der zweite Kanalbereich zwischen dem vierten Source-Bereich und dem vierten Drain-Bereich befindet, wobei eine Gitterkonstante des dritten Source-Bereichs und des dritten Drain-Bereichs von einer Gitterkonstante des vierten Source-Bereichs und des vierten Drain-Bereichs verschieden ist.
  6. Halbleiter-Bauelement nach Anspruch 5, wobei der erste und der zweite Kanalbereich aus Si oder einer Verbindung auf Si-Basis ausgebildet sind, und der erste und der vierte Source-Bereich und der erste und der vierte Drain-Bereich aus Ge oder SiGe ausgebildet sind.
  7. Halbleiter-Bauelement nach Anspruch 6, wobei der zweite und der dritte Source-Bereich und der zweite und der dritte Drain-Bereich aus SiGe ausgebildet sind, und ein Ge-Gehalt des zweiten und des dritten Source-Bereichs und des zweiten und des dritten Drain-Bereichs kleiner als ein Ge-Gehalt des ersten und des vierten Source-Bereichs und des ersten und des vierten Drain-Bereichs ist.
  8. Halbleiter-Bauelement mit einem p-Kanal-FET und einem n-Kanal-FET, wobei der p-Kanal-FET und der n-Kanal-FET jeweils Folgendes aufweisen: eine Finnenstruktur, die über einem Substrat angeordnet ist; eine Gate-Struktur, die die Finnenstruktur teilweise bedeckt; und eine Source- und Drain-Struktur (S/D-Struktur), die über der Finnenstruktur, die nicht von der Gate-Struktur bedeckt ist, hergestellt ist, wobei die Gate-Struktur des p-Kanal-FET und des n-Kanal-FET jeweils Folgendes aufweist: einen ersten Kanalbereich, der über dem Substrat angeordnet ist; eine dielektrische Gate-Schicht, die auf dem ersten Kanalbereich angeordnet ist und diesen umschließt; und eine Gate-Elektrodenschicht, die auf der dielektrischen Gate-Schicht angeordnet ist und den ersten Kanalbereich umschließt, und wobei in dem p-Kanal-FET: die S/D-Struktur eine erste S/D-Schicht und eine zweite S/D-Schicht aufweist, die eine andere Gitterkonstante als die erste S/D-Schicht hat, die erste S/D-Schicht mit dem ersten Kanalbereich verbunden ist, die erste S/D-Schicht eine andere Gitterkonstante als der erste Kanalbereich hat, und eine Seitenfläche der zweiten S/D-Schicht in Kontakt mit der dielektrischen Gate-Schicht ist.
  9. Halbleiter-Bauelement nach Anspruch 8, wobei die ersten Kanalbereiche aus Si oder einer Verbindung auf Si-Basis bestehen, und die erste S/D-Schicht aus Ge oder SiGe besteht.
  10. Halbleiter-Bauelement nach Anspruch 9, wobei die zweite S/D-Schicht aus SiGe besteht, und ein Ge-Gehalt der ersten S/D-Schicht größer als ein Ge-Gehalt der zweiten S/D-Schicht ist.
  11. Halbleiter-Bauelement nach einem der Ansprüche 8 bis 10, wobei mehrere erste Kanalbereiche und entsprechende mehrere erste S/D-Schichten in einer vertikalen Richtung vorgesehen sind.
  12. Halbleiter-Bauelement nach einem der Ansprüche 8 bis 11, wobei in dem n-Kanal-FET: die S/D-Struktur eine dritte S/D-Schicht aufweist, die dritte S/D-Schicht mit dem ersten Kanalbereich verbunden ist, die dritte S/D-Schicht eine andere Gitterkonstante als der erste Kanalbereich hat, und eine Seitenfläche der dritten S/D-Schicht in Kontakt mit der dielektrischen Gate-Schicht ist.
  13. Halbleiter-Bauelement nach einem der Ansprüche 8 bis 10, wobei in dem n-Kanal-FET die S/D-Struktur keine Schichtstruktur umfasst.
  14. Verfahren zur Herstellung eines Halbleiter-Bauelements, mit den folgenden Schritten: Herstellen einer ersten Halbleiterschicht, die zwischen zweiten Halbleiterschichten in einer vertikalen Richtung geschichtet ist, über einem Substrat; Strukturieren der ersten Halbleiterschicht und der zweiten Halbleiterschichten zu einer Finnenstruktur so, dass die Finnenstruktur Opferschichten, die von den zweiten Halbleiterschichten gebildet werden, und einen Kanalbereich, der von der ersten Halbleiterschicht gebildet wird aufweist; Herstellen einer Gate-Opferstruktur über der Finnenstruktur so, dass die Gate-Opferstruktur einen Teil der Finnenstruktur bedeckt, während übrige Teile der Finnenstrukturen freigelegt bleiben; Entfernen der übrigen Teile der Finnenstruktur, die nicht von der Gate-Opferstruktur bedeckt sind; Herstellen eines Source-/Drain(S/D)-Bereichs; Entfernen der Gate-Opferstruktur; Entfernen der Opferschicht in der Finnenstruktur, nachdem die Gate-Opferstruktur entfernt worden ist, sodass der Kanalbereich freigelegt wird; und Herstellen einer dielektrischen Gate-Schicht und einer Gate-Elektrodenschicht um den freigelegten Kanalbereich, wobei das Herstellen des S/D-Bereichs Folgendes umfasst: Entfernen der ersten Halbleiterschicht, sodass mindestens eine der zweiten Halbleiterschichten freigelegt wird; und Herstellen einer ersten S/D-Schicht auf der und um die freigelegte zweite Halbleiterschicht, wobei die erste S/D-Schicht mit dem Kanalbereich verbunden ist, eine Seitenfläche der zweiten Halbleiterschicht in dem S/D-Bereich in Kontakt mit der dielektrischen Gate-Schicht ist, und eine Gitterkonstante der ersten S/D-Schicht von einer Gitterkonstante der zweiten Halbleiterschicht und von einer Gitterkonstante des Kanalbereichs verschieden ist.
  15. Verfahren nach Anspruch 14, wobei die Opferschicht in der Finnenstruktur und die erste Halbleiterschicht bei der Herstellung des S/D-Bereichs jeweils durch Nassätzen entfernt werden.
  16. Verfahren nach Anspruch 14 oder 15, wobei mehrere erste Halbleiterschichten und mehrere zweite Halbleiterschichten abwechselnd über dem Substrat hergestellt werden, und in der Finnenstruktur mehrere Opferschichten und mehrere Kanalbereiche abwechselnd aufeinander gestapelt werden.
  17. Verfahren nach einem der Ansprüche 14 bis 16, wobei der Kanalbereich aus Si oder einer Verbindung auf Si-Basis ausgebildet wird, und die erste S/D-Schicht aus Ge oder SiGe ausgebildet wird.
  18. Verfahren nach Anspruch 17, wobei die zweite Halbleiterschicht aus SiGe ausgebildet wird, und ein Ge-Gehalt der ersten S/D-Schicht größer als ein Ge-Gehalt der zweiten Halbleiterschicht ist.
  19. Verfahren nach einem der Ansprüche 14 bis 18, wobei bei der Herstellung der Finnenstruktur durch Strukturieren der ersten Halbleiterschicht und der zweiten Halbleiterschicht mehrere Finnenstrukturen so hergestellt werden, dass sie in einer horizontalen Richtung parallel zu einer Oberfläche des Substrats angeordnet sind, und bei der Herstellung der Gate-Opferstruktur die Gate-Opferstruktur einen Teil jeder der mehreren Finnenstrukturen bedeckt.
  20. Verfahren nach einem der Ansprüche 14 bis 19, wobei bei der Herstellung des S/D-Bereichs mehrere S/D-Bereiche hergestellt werden, die jeweils die erste S/D-Schicht und die zweite Halbleiterschicht umfassen.
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