TWI730347B - 靜態隨機存取記憶體結構及其製造方法 - Google Patents

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Abstract

本發明實施例提供靜態隨機存取記憶體結構。一種靜態隨機存取記憶體結構包括一基底、一P型井區在基底上、一N型井區在基底上並鄰近P型井區於一接面、一PMOS電晶體在N型井區中、一NMOS電晶體在P型井區中、一介電層在PMOS電晶體與NMOS電晶體上，以及一介電結構在接面上並從接面延伸到介電層的一頂表面。PMOS電晶體與NMOS電晶體是由介電結構所分離。

Description

靜態隨機存取記憶體結構及其製造方法
本揭露有關於一種靜態隨機存取記憶體結構，且特別有關於一種可防止閂鎖問題的靜態隨機存取記憶體結構。
記憶體通常用於積體電路。例如，靜態隨機存取記憶體（SRAM）為揮發記憶體，係用於需要高速、低耗電和簡單操作的電子應用中。嵌入式靜態隨機存取記憶體在高速通訊、影像處理和系統單晶片（SOC）的應用中是特別受歡迎的。靜態隨機存取記憶體具有不需要刷新（refresh）就能維持資料的優點。
靜態隨機存取記憶體包括設置在列和行而形成陣列的複數位元單元。每一位元單元包括耦接於位元線以及字元線的複數電晶體，而位元線與字元線係用於讀取和寫入一位元資料至記憶體單元。單埠靜態隨機存取記憶體能使單一位元的資料在特定的時間內寫入至位元單元或從位元單元中讀取出來。
本揭露提供一種靜態隨機存取記憶體結構。靜態隨機存取記憶體結構包括一基底、一P型井區在基底上、一N型井區在基底上並鄰近P型井區於一接面、一PMOS電晶體在N型井區中、一NMOS電晶體在P型井區中、一介電層在PMOS電晶體與NMOS電晶體上，以及一介電結構在接面上並從接面延伸到介電層的一頂表面。PMOS電晶體與NMOS電晶體是由介電結構所分離。
再者，本揭露提供一種靜態隨機存取記憶體結構。靜態隨機存取記憶體結構包括一N型井區夾在一基底上之一個第一P型井區和一第二P型井區之間、位在第一P型井區上的一第一下拉電晶體與一第一導通閘電晶體、位於N型井區上的一第一上拉電晶體與一第二上拉電晶體、位於第二P型井區上的一第二導通閘電晶體與一第二下拉電晶體，以及一介電結構位於第一接面上。第一P型井區在一第一接面與N型井區相鄰，而第二P型井區在一第二接面與N型井區相鄰。第一下拉電晶體包括一第一閘極而第一導通閘電晶體包括一第二閘極。第一上拉電晶體包括一第三閘極而第二上拉電晶體包括一第四閘極。第二導通閘電晶體包括一第五閘極而第二下拉電晶體包括一第六閘極。介電結構從第一接面延伸且在第二閘極和第四閘極之間。
再者，本揭露提供一種靜態隨機存取記憶體結構的製造方法。形成一第一鰭狀結構於一基底上。形成一隔離結構，圍繞第一鰭狀結構。形成一第一閘極堆疊線，橫跨第一鰭狀結構並在隔離結構上延伸。透過第一閘極堆疊線和隔離結構形成一溝槽，並延伸到基底中。用一第一介電材料填充溝槽，以形成將第一閘極堆疊線分成一第一閘極結構和一第二閘極結構的一介電結構。
為讓本揭露之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
以下揭露內容提供了許多用於實現在此所提供之標的不同部件的不同實施例或範例。以下描述組件和排列的具體範例以簡化本發明之實施例。當然，這些僅僅是範例，而不在於限制本發明之保護範圍。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明之實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡單和清楚的目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
下文描述實施例的各種變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。
再者，為了容易描述，在此可以使用例如“在…底下”、“在…下方”、“下”、“在…上方”、“上”等空間相關用語，以描述如圖所示的一個元件或部件與另一個（或另一些）元件或部件之間的關係。除了圖中所示的方位外，空間相關用語可涵蓋裝置在使用或操作中的不同方位。裝置可以採用其他方式定向（旋轉90度或在其他方位上），並且在此使用的空間相關描述可以同樣地作出相應的解釋。
根據各種示例性實施例提供各種靜態隨機存取記憶體（SRAM）結構，並討論了一些實施例的部分變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。
第1圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體（SRAM）30的簡單電路圖。靜態隨機存取記憶體30可以是獨立元件或是實施在積體電路（例如系統單晶片（SOC））中。靜態隨機存取記憶體30包括由多個SRAM單元（或稱為位元單元）10所形成的單元陣列，以及SRAM單元10是安排在單元陣列的複數行（column）和複數列（row）。
在SRAM單元的製造中，單元陣列是由多個帶狀（strap）單元20A和多個邊緣（edge）單元20B所分離，以及帶狀單元20A和邊緣單元20B是單元陣列的虛擬（dummy）單元。在一些實施例中，帶狀單元20A安排成水平地圍繞單元陣列，而邊緣單元20B安排成垂直地圍繞單元陣列。帶狀單元20A和邊緣單元20B的形狀和尺寸是根據實際應用而決定。在一些實施例中，帶狀單元20A和邊緣單元20B的形狀和尺寸與SRAM單元10相同。在一些實施例中，帶狀單元20A、邊緣單元20B的形狀和尺寸是不同於SRAM單元10。
在靜態隨機存取記憶體30中，每一SRAM單元10具有相同的矩形形狀/區域，例如SRAM單元10的寬度和高度是相同的。SRAM單元10的配置將描述如下。
第2A圖係顯示根據本發明一些實施例所述之單埠SRAM單元10。SRAM單元10包括一對交叉耦接的反向器Inverter-1和Inverter-2以及兩導通閘電晶體PG-1和PG-2。反向器Inverter-1和Inverter-2在節點105與110之間交叉耦接並形成鎖存器（latch）。導通閘電晶體PG-1耦接在位元線BL和節點105之間，而導通閘電晶體PG-2耦接在互補位元線BLB和節點110之間。互補位元線BLB是互補於位元線BL。導通閘電晶體PG-1和PG-2的閘極是耦接到相同的字元線WL。此外，導通閘電晶體PG-1和PG-2是NMOS電晶體。
第2B圖係顯示根據本發明一些實施例所述之第2A圖之SRAM單元10之簡單電路圖。第2A圖之反向器Inverter-1包括上拉電晶體PU-1和下拉電晶體PD-1，如第2B圖所顯示。上拉電晶體PU-1是PMOS電晶體，而下拉電晶體PD-1是NMOS電晶體。上拉電晶體PU-1的汲極和下拉電晶體PD-1的汲極是耦接於連接至導通閘電晶體PG-1的節點105。上拉電晶體PU-1與下拉電晶體PD-1的閘極是耦接於連接至導通閘電晶體PG-2的節點110。此外，上拉電晶體PU-1的源極是耦接到電源供應節點VDD，而下拉電晶體PD-1的源極是耦接到接地端VSS。
相似地，第2A圖之反向器Inverter-2包括上拉電晶體PU-2以及下拉電晶體PD-2，如第2B圖所顯示。上拉電晶體PU-2是PMOS電晶體，而下拉電晶體PD-2是NMOS電晶體。上拉電晶體PU-2與下拉電晶體PD-2的汲極是耦接於連接至導通閘電晶體PG-2的節點110。上拉電晶體PU-2與下拉電晶體PD-2的閘極是耦接於連接至導通閘電晶體PG-1的節點105。此外，上拉電晶體PU-2的源極是耦接到電源供應節點VDD，而下拉電晶體PD-2的源極是耦接到接地端VSS。
在一些實施例中，SRAM單元10的導通閘電晶體PG-1和PG-2、上拉電晶體PU-1和PU-2以及下拉電晶體PD-1和PD-2是鰭式場效電晶體（FinFET）。
在一些實施例中，SRAM單元10的導通閘電晶體PG-1和PG-2、上拉電晶體PU-1和PU-2以及下拉電晶體PD-1和PD-2是平面電晶體。
閂鎖（latch-up）是一種短路，其可以發生在靜態隨機存取記憶體30的SRAM單元10內。更具體地說，它是無意中產生的低阻抗路徑，其會導致在電源供應節點VDD和接地端VSS之間經由靜態隨機存取記憶體30中的寄生結構（例如PNPN結構）傳導高電流。閂鎖可能會導致靜態隨機存取記憶體30停止操作，甚至被破壞。寄生PNPN結構作為PNP電晶體和NPN電晶體彼此相鄰堆疊。當PNP電晶體和NPN電晶體的其中一個被導通時，另一個也會開始導通，且會發生不想要的閂鎖。然後，只要結構為正向偏壓且高電流會流過寄生PNPN結構，則PNP電晶體和NPN電晶體會彼此保持在飽和狀態。
第3A圖係顯示根據本發明一些實施例所述之第1圖之每一SRAM單元10的半導體可控整流器（semiconductor-controlled rectifier，SCR）40的等效電路，而第3B圖係顯示根據本發明一些實施例所述之第3A圖之半導體可控整流器40的剖面圖。
同時參考第3A圖與第3B圖，P型井區106和N型井區104形成在基底102上。在一些實施例中，基底102是P型基底，例如矽基底。SRAM單元10的PMOS電晶體MP形成在N型井區104上，而SRAM單元10的NMOS電晶體MN形成在N型井區106上。再次，N型井拾取（pick-up）區137會形成PMOS電晶體MP的基極（bulk）端，而P型井拾取區133會形成NMOS電晶體MN的基極端。
在這些實施例中，PMOS電晶體MP和NMOS電晶體MN是平面電晶體。再者，PMOS電晶體MP可以是SRAM單元10_1的上拉電晶體PU-1或PU-2，而NMOS電晶體MN可以是SRAM單元10的導通閘電晶體PG-1或PG-2或是下拉電晶體PD-1或PD-2。
寄生PNP電晶體Q1具有由P+區131（即PMOS電晶體MP的源極）所形成的射極、由N型井區104所形成的基極，以及由P型井區106和/或基底102所形成的集極。PNP電晶體Q1的基極是經由電阻R_NW而耦接到N型井拾取區137。N型井拾取區137是由N型井區104上的N型區所形成的電性連接，而N型井拾取區137被配置為連接到電源供應節點VDD。電阻R_NW是N型井區104的寄生成分（固有阻抗（intrinsic resistance））。PNP電晶體Q1的集極是經由電阻R_PW而耦接到P型井拾取區133。P型井拾取區133是由P型井區106上的P型區所形成的電性連接，而P型井拾取區133被配置為連接到接地端VSS。電阻R_PW是P型井區106的寄生元件（固有阻抗）。在一些實施例中，PNP電晶體Q1的集極是經由電阻R_PW和基底102的寄生電阻（未顯示）而耦接到P型井拾取區133。
寄生NPN電晶體Q2具有由N+區域135（即NMOS電晶體MN的源極）所形成的射極、由P型井區106和/或基底102所形成的基極，以及由N型井區104所形成的集極。
當電晶體Q1/Q2中的一個PN接面（junction）正向偏壓（forward-biased）時，假如PNP電晶體Q1或是NPN電晶體Q2導通，則可能引起SRAM結構10中不想要的閂鎖，而且在某些情況下，甚至會永久性地損壞SRAM單元10。
在第3B圖中，NMOS電晶體MN和PMOS電晶體MP是由隔離區114（或隔離層114）所隔開，例如淺溝槽隔離（STI）。再者，介電結構172會形成並從隔離區114延伸至P型井區106和N型井區104，即介電結構172穿透隔離區114。在一些實施例中，隔離區114的深度HH1是小於介電結構172的深度HH2，而介電結構172的深度HH2是小於P型井區106和N型井區104的深度HH3，即HH1 >HH2 >HH3。再者，介電結構172的材料是不同於隔離區114。
在一些實施例中,介電結構172會在寄生NPN電晶體Q2的集極以及寄生NPN電晶體Q1的基極之間或是在寄生NPN電晶體Q1的集極以及寄生NPN電晶體Q2的基極之間形成阻隔層。藉由選擇介電結構172的再填充材料（refill material），可改變從N+區135至N型井區104的第一漏電流I1和/或從P+區131到P型井區106的第二漏電流I2。
在一些實施例中，介電結構172包括具有正電荷的再填充材料，例如SiN、SiOCN或SiON。具有正電荷的再填充材料可以在P型井區106和N型井區104中引起負電荷。在P型井區106和N型井區104中的負電荷將增加從N+區135到N型井區104的第一漏電流I1。再者，從P+區131到P型井區106的第二漏電流I2則會減少。於是，藉由已減少的第二漏電流I2，可增加SCR的觸發電壓。假如寄生PNP電晶體Q1被第一漏電流I1導通，由於觸發電壓較高，則寄生NPN電晶體Q2仍會關閉，從而改善了SRAM單元10的閉鎖。在一實施例中，當介電結構172的正電荷增加時，第二漏電流I2會減小。於是，可提供更好的閂鎖預防。
在一些實施例中，介電結構172包括具有負電荷的再填充材料，例如具有電漿或植入的SiO2 。具有負電荷的再填充材料可以在P型井區106和N型井區104中引起正電荷。在P型井區106和N型井區104中的正電荷將降低從N+區135到N型井區104的第一漏電流I1。再者，從P+區131到P型井區106的第二漏電流I2則會增加。於是，藉由已減少的第一漏電流I1，可增加SCR的觸發電壓。假如寄生NPN電晶體Q2被第二漏電流I2導通，由於觸發電壓較高，則寄生PNP電晶體Q1仍會關閉，從而改善了SRAM單元10的閉鎖。在一實施例中，當介電結構172的負電荷增加時，第一漏電流I1會減小。於是，可提供更好的閂鎖預防。
在一些實施例中，介電結構172包括中性再填充材料，例如氧化矽（SiOx）。藉由使用中性再填充材料、具有正電荷的再填充材料和/或具有負電荷的再填充材料，可以改變介電結構172內的電荷量，使得第一漏電流I1和第二漏電流I2可以被控制，用以在SRAM單元10中提供更好的閂鎖預防。
相似地，介電結構172可以實現在邏輯單元中，例如（標準單元）。例如，介電結構172可形成在P型井區和N型井區之間的邊界（或是接面、介面）。因此，在邏輯單元中提供了更好的閂鎖預防。
第4圖係顯示根據本發明一些實施例所述之SRAM單元10_1至10_4之SRAM結構的佈局。在這些實施例中，SRAM單元10_1、10_2、10_3和10_4內的鰭式電晶體是在N型井區104a和104b以及P型井區106a至106c中。N型井區104b位於在P型井區106b和106c之間，而N型井區104a位於P型井區106a和106b之間。
兩相鄰的SRAM單元10_1和10_3是安排在靜態隨機存取記憶體30的單元陣列的相同列（row）中。兩相鄰的SRAM單元10_1和10_2是安排在靜態隨機存取記憶體30的單元陣列的相同行（column）中。兩相鄰的SRAM單元10_3和10_4是安排在靜態隨機存取記憶體30的單元陣列的相同行中。換句話說，兩相鄰的SRAM單元10_2和10_4是安排在靜態隨機存取記憶體30的單元陣列的相同列中。在第4圖中，每一SRAM單元10_1、10_2、10_3和10_4具有相同的矩形形狀/區域，而矩形形狀的高度是小於寬度。值得注意的是，第4圖所顯示的SRAM結構僅是個例子，並非用以限制靜態隨機存取記憶體30的SRAM單元10。
在靜態隨機存取記憶體30中，可使用任何合適的方法來圖案化半導體鰭狀結構。例如，可以使用一或多個光刻製程，包括雙圖案化或是多圖案化製程，對鰭狀結構進行圖案化。通常，雙圖案化或是多圖案化製程會組合光刻和自對準製程，其允許創造具有，例如，比使用單一直接光刻製程所能得到的間距還要更小之間距的圖案。舉例而言，在一實施例中，可在基底上形成犧牲層，並使用光刻製程對其進行圖案化。使用自對準製程在已圖案化的犧牲層旁邊形成間隔物（spacer）。接著，去除犧牲層，然後可以使用剩餘的間隔物來對半導體鰭狀結構進行圖案化。
在SRAM單元10_1中，導通閘電晶體PG-1是形成在P型井區106a上之鰭狀結構112a和112b與閘極結構150c的交叉點處。下拉電晶體PD-1是形成在P型井區106a上的鰭狀結構112a和112b與閘極結構150d的交叉點處。導通閘電晶體PG-2是形成在P型井區106b上之鰭狀結構112g和112f與閘極結構150g的交叉點處。下拉電晶體PD-2是形成在P型井區106b上的鰭狀結構112g和112f與閘極結構150e的交叉點處。上拉電晶體PU-1是形成在N型井區104a上的鰭狀結構112c與閘極結構150d的交叉點處。上拉電晶體PU-2是形成在N型井區104a上的鰭狀結構112d與閘極結構150e的交叉點處。在這些實施例中，下拉電晶體PD-1和PD-2以及導通閘電晶體PG-1和PG-2是雙鰭式電晶體，而上拉電晶體PU-1和PU-2是單鰭式電晶體。
可以使用各種接點及其對應的互連導通孔來耦接每一SRAM單元10_1至10_4中的組件。經由導通孔和閘極接點，字元線（WL）接點（未顯示）可以透過閘極結構150c而耦接到傳輸閘電晶體PG-1的閘極，以及另一個字線接點WL是透過閘極結構150g而耦接到傳輸閘電晶體PG-2的閘極。相似地，位元線（BL）接點（未顯示）是耦接到傳輸閘電晶體PG-1的汲極，以及互補位元線接點BLB是耦接到傳輸閘電晶體PG-2的汲極。
耦接到供應電源節點VDD的電源接點（未顯示）是耦接到上拉電晶體PU-1的源極，而耦接到供應電源節點VDD的另一電源接點（未顯示）是耦接到上拉電晶體PU-2的源極。耦接於接地端VSS的接地接點（未顯示）是耦接到下拉電晶體PD-1的源極，以及耦接於接地端VSS的另一接地接點（未顯示）是耦接到下拉電晶體PD-2的源極。
在這些實施例中，SRAM單元10_2是SRAM單元10_1的複製單元，但是在X軸上翻轉。再者，SRAM單元10_3是SRAM單元10_1的複製單元，但是在Y軸上翻轉。此外，SRAM單元10_4是SRAM單元10_3的複製單元，但是在X軸上翻轉。共同接點（例如BL、VDD和VSS）被組合以節省空間。
閘極結構150d是由SRAM單元10_1的上拉電晶體PU-1和下拉PD-1所共用，以及閘極結構150g是由SRAM單元10_1與10_3的導通閘電晶體PG-2共享。介電結構172b形成在P型井區106b和N型井區104a之間的邊界（或接面、介面）上，且閘極電極150d和150g是由介電結構172b所分離，即介電結構172b是閘極結構150d和150g的閘極切割（gate-cut）結構。在一些實施例中，閘極切割結構是由切割金屬閘極（cut metal gate，CMG）製程所形成。閘極結構150e由SRAM單元10_1的上拉電晶體PU-2和下拉電晶體PD-2所共用。介電結構172a是形成在P型井區106a和N型井區104a之間的邊界（或接面、介面）上，以及閘極電極150c和150e是由介電結構172a所分離，即介電結構172a是閘極結構150c和150e的閘極切割結構。在一些實施例中，閘極切割結構是由切割金屬閘極製程所形成。
第5A圖係顯示根據本發明一些實施例所述之第4圖的SRAM單元10_1與10_2中沿著剖面線A-AA之SRAM結構的剖面圖。P型井區106a和N型井區104a形成在基底102上。在一些實施例中，基底102是矽基底。隔離區114形成在P型井區106a和N型井區104a上。在一些實施例中，隔離區114是淺溝槽隔離（STI）區。
層間介電（ILD）層140形成在隔離區114上方。在一些實施例中，層間介電層140可以由，例如，磷矽酸鹽玻璃（Phospho-Silicate Glass ，PSG）、硼矽酸鹽玻璃（Boro-Silicate Glass，BSG）、摻雜硼的磷矽酸鹽玻璃（Boron-Doped Phospho-Silicate Glass ，BPSG）、四乙基正矽酸鹽（Tetra Ethyl Ortho Silicate，TEOS）氧化物等所形成。
閘極結構150a和150d形成在隔離區114上，以及閘極結構150a和150d是由層間介電層140所包圍。閘極結構150a包括閘極電極層154a和閘極介電層152a，而閘極結構150d包括閘極電極層154d和閘極介電層152d。在一些實施例中，閘極電極層154a和154d是由導電材料製成，例如鋁（Al）、銅（Cu）、鎢（W）、鈦（Ti）、鉭（Ta）或其他適合的材料。閘極間隔物（spacer）128形成在閘極結構150a和150d的側壁上。
介電結構172a的深度大於隔離區114和層間介電層140的深度之和。換言之，介電結構172a是延伸至P型井區106a和N型井區104a並穿過隔離區114。如先前所描述，隔離區114和介電結構172a是由不同的材料所製成。
第5B圖係顯示根據本發明一些實施例所述之第4圖的SRAM單元10_1中沿著剖面線B-BB之SRAM結構的剖面圖。P型井區106a和N型井區104a形成在基底102上。鰭狀結構112a和112b形成在P型井區106a上，而鰭狀結構112c和112d形成在N型井區104a上。隔離區114形成在P型井區106a和N型井區104a之上。鰭狀結構112a至112d是由隔離區114所分離。
閘極介電層152e是形成在隔離區114和鰭狀結構112c與112d之上。閘極電極層154e形成在極介電層152e上方，並位於鰭狀結構112c與112d的頂表面上方。位於鰭狀結構112d上之閘極電極層154e和閘極介電層152e形成上拉電晶體PU-2的閘極結構。再者，閘極介電層152c是形成在隔離區114以及鰭狀結構112a和112b之上。閘極電極層154c是形成在閘極介電層152c上方，並位於鰭狀結構112b和112a的頂表面上方。位於鰭狀結構112a和112b上方的閘極電極層154c和閘極介電層152c會形成導通閘電晶體PG-1的閘極結構。在第5B圖中，閘極介電層152e和152c是由介電結構172a所分離，以及閘極電極層154e和154c是由介電結構172a所分離。
第5C圖係顯示根據本發明一些實施例所述之第4圖的SRAM單元10_1和10_2中沿著剖面線C-CC之SRAM結構的剖面圖。P型井區106a和N型井區104a形成在基底102上。鰭狀結構112a和112b形成在P型井區106a上，而鰭狀結構112d形成在N型井區104a上。隔離區114形成在P型井區106a和N型井區104a之上。鰭狀結構112a、112b和112d由隔離區114所分離。
源極/汲極結構130d在鰭狀結構112d上形成源極/汲極區。在一些實施例中，源極/汲極結構130d是P型磊晶（EPI）結構。源極/汲極結構135b在鰭狀結構112b上形成源極/汲極區，以及源極/汲極結構135a在鰭狀結構112a上形成源極/汲極區。在一些實施例中，源極/汲極結構135a和135b是N型磊晶結構。層間介電層140是形成在隔離區114、源極/汲極結構130d和源極/汲極結構135a和135b上。
在一些實施例中，源極/汲極結構130d的材料包括磊晶材料。磊晶材料選自SiGe內容、SiGeC內容、Ge內容或其組合。
在一些實施例中，源極/汲極結構135a和135b的材料包括磊晶材料。磊晶材料選自SiP內容、SiC內容、SiPC、SiAs、Si或其組合。
第6A至6E圖係顯示根據本發明一些實施例所述之第4圖之方框20中所顯示之製造半導體結構的各個階段的透視圖。第7A至7E圖係顯示一些實施例所述之第4圖中沿著線A-AA之製造半導體結構的各階段的剖面圖，而第8A至8E圖係顯示第4圖中沿著線B-BB之製造半導體結構的各階段的剖面圖。
如第6A和8A圖所顯示，基底102包括第一型井區104a和第二型井區106a，以及第7A圖係顯示根據一些實施例所述之第一型井區104a和第二型井區106a（即第4圖的線A-AA）的介面。基底102可以是半導體晶圓，例如矽晶圓。另外，基底102可包括基本半導體材料、化合物半導體材料和/或合金半導體材料。基本半導體材料可包括晶體矽、多晶矽、非晶矽、鍺和/或鑽石，但不限於此。化合物半導體材料可包括碳化矽、砷化鎵、磷化鎵、磷化銦，砷化銦和/或銻化銦，但不限於此。合金半導體材料可包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP，但不限於此。
第一型井區104a和第二型井區106a可以藉由在基底102中摻雜不同類型的摻雜物而形成。在一些實施例中，第一型井區104a是摻雜有N型摻雜物的N型井區，而第二型井區106a是摻雜有P型摻雜物的P型井區。在第一型實施例中，第一型井區104a包括Si、SiGe、SiGeB、Ge、InSb、GaSb、InGaSb等，以及第二型井區106a包括Si、SiP、SiC、SiPC、InP、GaAs、AlAs、InAs、InAlAs、InGaAs等。
在形成第一型井區104a和第二型井區106a之後，鰭狀結構112a至112e形成在基板上，如第6A圖與第8A圖所顯示。更具體地說，根據一些實施例，鰭狀結構112a和112b形成在第二型井區106a上，以及鰭狀結構112c、112d和112e形成在第一型井區106b上。此外，根據一些實施例，鰭狀結構112c和112e是互相對齊但彼此分開，如第6A圖所顯示。
鰭狀結構112a至112e可以藉由圖案化基底102形成。例如，鰭狀結構112a和112b可以藉由圖案化第二型井區106a而形成，而鰭狀結構112c、112d和112e可以藉由圖案化第一型井區104a而形成。
在形成鰭狀結構112a至112e之後，在基底102上形成隔離結構114，以及鰭狀結構112a至112e是由隔離結構114所包圍，如第6A、7A與8A圖的一些實施例所顯示。可以藉由在基底102上沉積隔離層並使隔離層凹陷來形成隔離結構114。在一些實施例中，隔離結構114由氧化矽、矽氮化物、氮氧化矽，氟化物摻雜的矽酸鹽玻璃（FSG）或是其他低K介電材料。
接著，虛擬閘極（dummy gate）堆疊線122a至122d形成在鰭狀結構112a至112e上並延伸到隔離結構114上，如第6A、7A與8A的一些實施例所顯示。更具體地說，根據一些實施例，虛擬閘極堆疊線122a和122b形成且跨過在第二型井區106a上方的鰭狀結構112a和112b，並跨過在第一型井區104a上方的鰭狀結構112e和122d。另外，根據一些實施例，虛擬閘極堆疊線122c和122d形成且跨過在第二型井區106a上方的鰭狀結構112a和112b上，並且跨越在第一型井區104a上方的鰭狀結構112c和112d。
在一些實施例中，虛擬閘極堆疊線122a至122d分別包括閘極介電層124以及形成在閘極介電層124上的閘極電極層126。在一些實施例中，閘極介電層124是由氧化矽所製成。在一些實施例中，閘極電極層126是由多晶矽所製成。
在形成虛擬閘極堆疊線122a至122d之後，在虛擬閘極堆疊線122a至122d的側壁上形成閘極間隔物128，如第6B與7B圖的一些實施例所顯示。在一些實施例中，閘極間隔物128是由氮化矽、氧化矽、碳化矽、氮氧化矽或其他適合的材料所製成。
接著，在相鄰於虛擬閘極堆疊線122a至122d的鰭狀結構112a至112e中形成源極/汲極結構，如第6B圖的一些實施例所顯示。更具體地說，根據一些實施例，在第二型井區106a上，源極/汲極結構135a形成在虛擬閘極堆疊線122a至122d之相對側的鰭狀結構112a中，而源極/汲極結構135b形成在虛擬閘極堆疊線122a至122d之相對側的鰭狀結構112b中。再者，根據一些實施例，在第一型井區104a上，源極/汲極結構130c形成在虛擬閘極堆疊線122a與122d之相對側的鰭狀結構112c與112e中，而源極/汲極結構130d（第6B圖未顯示，而顯示於第9圖中）形成在虛擬閘極堆疊線122b和122c之相對側的鰭狀結構112d中。
源極/汲極結構135a、135b、130c和130d可以藉由使鰭狀結構112a至112e凹陷並藉由執行磊晶（epi）製程在凹槽中生長半導體材料而形成。半導體材料可以包括Si、SiP、SiC、SiPC、InP、GaAs、AlAs、InAs、InAlAs、InGaAs、SiGe、SiGeB、Ge、InSb、GaSb、InGaSb等。
在形成源極/汲極結構135a、135b、130c和130d之後，在虛擬閘極堆疊線122a至112d的周圍形成層間介電層（ILD）140，以覆蓋源極/汲極結構135a、135b、130c和130d以及隔離結構114，如第6B與7B圖所述。層間介電層140可以包括由多種介電材料所形成的多層，例如氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）和/或其他可以通過化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其他適合的製程來形成層間介電層140。
在形成層間介電層140之後，用閘極堆疊線142a至142d來取代虛擬極堆疊線122a至122d，如第6B、7B和8B圖的一些實施例所顯示。在一些實施例中,閘極堆疊線142a至142d分別包括閘極介電層144和閘極電極層146。
在一些實施例中，閘極介電層144是由高k介電材料所製成，例如金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽或是金屬的氮氧化物。高k介電材料的例子包括但不限於二氧化鉿（HfO2）、矽氧化鉿（HfSiO）、氮氧矽化鉿（HfSiON）、鉭氧化鉿（HfTaO）、鈦氧化鉿（HfTiO）、鋯氧化鉿（HfZrO）、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁（HfO2 -Al2 O3 ）合金或是其他適合的介電材料。
在一些實施例中，閘極電極層146是由導電材料所製成，例如鋁、銅、鎢、鈦、鉭或其他適合的材料。閘極堆疊線142a至142d可進一步包括在閘極介電層144和閘極電極層146之間的功函數層（未顯示）功能，使得閘極堆疊線142a至142d可以具有適當的功函數值。
接著，形成光罩層148，以覆蓋閘極堆疊線142a至142d和層間介電層140，如第6C、7C與8C所顯示。此外，光罩層148包括開口160，而開口160會暴露出部分的閘極堆疊線142b和部分的142c，這些部分被設計成在隨後的蝕刻製程中會被切割（例如被移除）。如第7C圖所顯示，根據一些實施例，開口160暴露出一部分的閘極堆疊線142b和142c和閘極間隔物128以及在閘極堆疊線142b和142c的暴露部分之間並與其相鄰部分的層間介電層140。
在一些實施例中，光罩層148是由氮化矽、氧氮化矽、氧化矽、氮化鈦、碳化矽、一或多種其他適合的材料或其組合所製成。藉由使用旋塗製程、CVD製程、PVD製程或其他可應用的製程來沉積介電層，並透過在介電層上所形成的光阻層（未顯示）中的開口來圖案化介電層，可形成光罩層148。
在形成光罩層148之後，透過光罩層148的開口160來蝕刻閘極堆疊線142b和142c的暴露部分以及層間介電層140的暴露部分，以形成凹槽162，如第6D、7D和8D圖的一些實施例所述。
在一些實施例中，在蝕刻過程中蝕刻由光罩層148的開口160所暴露的部分之閘極堆疊線142b和142c、閘極間隔物128和層間介電層140。再者，在蝕刻製程中所使用的蝕刻劑（例如蝕刻氣體）對於閘極堆疊線142b和142c之材料的蝕刻速率可以比對於閘極間隔物128和層間介電層140之材料具有更高的蝕刻速率。因此，雖然光罩層148中開口160的側壁大體上是直的，但是由於不同材料之蝕刻速率的差異，所產生之凹槽162的側壁可能不是直的（詳細將描述於後）。
此外，部分的隔離結構114以及開口160下方之第一型井區104a和第二型井區106a的上部也會被蝕刻，使得凹槽162更延伸穿過隔離結構114，並延伸到第一型井區104a和第二型井區106a，如第7D與8D圖的一些實施例所述。在一個實施例中，凹槽162形成在第一型井區104a和第二型井區106a的介面上，且第一型井區104a和第二型井區106a的介面會被凹槽162暴露。
再者，由於用於形成凹槽162的蝕刻製程朝向閘極堆疊線142b和142c的蝕刻速率大於朝向閘極間隔物128和層間介電層140的蝕刻速率，因此原來在閘極堆疊線142b和142c下方的凹槽162之底部的凹槽底部會低於原來在閘極間隔物128和層間介電層140下面的凹槽162的底部，如第7D圖的一些實施例所顯示。然而，儘管最初位於閘極堆疊線142b和142c下方之部分的凹槽162相對較深，但凹槽162不會穿透第一型井區104a和第二型井區106a。也就是說，根據一些實施例，凹槽162的最底部是高於第一型井區104a和第二型井區106a的底表面。
在形成凹槽162之後，根據一些實施例，在凹槽162的側壁和底表面上執行預處理製程。預處理製程可以配置為鈍化Si-H懸浮鍵（dangling bond）和Si/SiO2 介面缺陷（interface trap）。在一些實施例中，預處理製程包括將處理氣體的電漿施加到凹槽162的側壁和底表面上，以及處理氣體包括O2 、H2 、N2 H2 等。在處理氣體中的氫原子可以鈍化Si原子內部或表面上的缺陷而不會產生額外的電子。在一些實施例中，預處理製程包括施加含氟的氣體、含磷的氣體、或者含氧的氣體以間隙或替代方式插入矽晶格中，從而可以改變矽表面上的耗乏電荷或是形成更多的SiO2 以減少耗乏效應。
然後，在凹槽162中形成介電結構172a，並且去除光罩層148以形成半導體結構100，如第6E、7E和8E圖之一些實施例。如第6E圖所顯示，根據一些實施例，介電結構172a穿透閘極堆疊線142b和142c並且在閘極堆疊線142b和142c的相對側延伸到層間介電層140中。在一些實施例中，介電結構172a的長度L對閘極堆疊線142b和142c的間距P的比例在大約2.5到大約3的範圍內。間距P可以定義為閘極堆疊線142b的中心與閘極堆疊線142c的中心之間的距離。
如第4圖所顯示，可以形成介電結構（例如介電結構172a和172b）以將閘極堆疊線142a至142d分離成各種閘極結構，雖然第6E、7E和8E圖僅顯示出介電結構172a。更具體地，切割閘極堆疊線142b以形成由介電結構172a所分離的閘極結構150b和150f，以及切割閘極堆疊線142c以形成由介電結構172a所分離的閘極結構150c和150e，如第6E圖所顯示。此外，根據一些實施例，亦切割了閘極堆疊線142a和142d（第6E圖未顯示，而顯示於第4圖中）以形成閘極結構150a和150d。
在一些實施例中，閘極結構150a、150b、150c、150d、150e和150f分別包括閘極介電層152a、152b、152c、152d、152e和152f（即閘極介電層144）和閘極電極層154a、154b、154c、154d、154e和154f（即閘極電極層146）。
在一些實施例中，藉由沉積介電材料來填充凹槽162，並拋光介電材料直到層間介電層140的頂表面暴露而形成介電結構172a。形成介電結構172a的介電材料可以根據其應用來選擇，以改變基底102中的接面輪廓，並降低基底102中的漏電流。在一些實施例中，介電結構172a由含氮材料製成，例如SiN、SiOCN和SiON，以引起帶正電的耗乏區。在一些實施例中，介電結構172a由含氧材料如SiO2 製成，以引起中性耗乏區。在一些實施例中，介電結構172a由含氧材料製成，例如SiOx （x是正整數），以引起帶負電​​的耗乏區。在一些實施例中，當介電結構172a引起帶負電​​的耗乏區時，介電結構172a被植入或電漿處理。
在一些實施例中，在介電材料形成於凹槽162內之後，執行電漿處理。在一些實施例中，電漿處理包括將摻雜物施加到介電材料中。在一些實施例中，摻雜物包括氟、硼、氮、磷等。電漿處理可以配置成改變介電結構172a的特性，使得基底102中的接面輪廓可以相應地調整。
如第6E和7E圖所顯示，根據一些實施例，介電結構172a包括位於閘極結構150b和150f之間以及閘極結構150c和150e之間的第一部分173，以及位於第一部分173的相對側的第二部分174和第三部分175。
第9圖係顯示根據本發明一些實施例所述之第6E圖與第4圖的半導體結構100中沿著剖面線C-CC之SRAM結構剖面圖。在一些實施例中，由於在形成凹槽162時朝向不同材料的蝕刻速率的差異，第一部分173的寬度W1 大於第二部分174的寬度W2 。此外，根據一些實施例，介電結構172a的第一部分173、第二部分174和第三部分175的底表面不是平坦的。
如先前所述，凹槽162可以穿透層間介電層140和隔離結構114，並延伸到第一型井區104a和第二型井區106a。因此，介電結構172a的第二部分174是位於層間介電層140和隔離結構114的兩個部分之間，且在隔離結構114下方並且直接在第一型井區104a和第二型井區106a的介面上方具有延伸部分，如第9圖的一些實施例所示。延伸部分可以在基底102中引出耗乏電荷區，使得基底102中的電荷將受到延伸部分173的影響。
在一些實施例中，介電結構172a之第二部分174的延伸部分的厚度T2 在大約10nm至大約70nm的範圍內。第二部分174的延伸部分應該足夠厚，所以可以減少半導體結構100中的漏電流。另一方面，第二部分174的延伸部分可以不用太厚，或者第一部分173可以穿透第一型井區104a與第二型井區106A。
在一些實施例中，介電結構172a的第一部分173具有延伸到第一型井區104a和第二型井區106a的延伸部分，以及第一部分173的厚度T1 是大於第二部分174的厚度T2 。然而，介電結構172a的第一部分173不會穿透第一型井區104a和第二型井區106a。在一些實施例中，介電結構172a的第一部分173的延伸部分的厚度T1 在大約30nm至大約100nm的範圍內。第一部分173和第二部分174的延伸部分可以定義為低於隔離結構114之底部的部分，以及厚度可以從隔離結構114之底部的高度測量到延伸部分的最底部。
在一些實施例中，厚度T1 與厚度T2 的比率在大約2至大約5的範圍內。上述比率可能與不同區域中的蝕刻速率的差異有關。因此，當形成凹槽162時，該比率不應太低或者可能發生太多的橫向蝕刻。另一方面，由於在高電漿撞擊下的電荷效應，該比率不應太高或半導體結構的性能可能會被破壞。
第10A至10C圖係顯示根據本發明一些實施例所述之形成半導體結構100'的剖面圖。用於形成半導體結構100'的製程和材料可以相似或相同於用於形成半導體結構100的製程和材料，除了藉由執行兩蝕刻製程所形成之用於切割閘極堆疊線的凹槽。
更具體地，執行第7A至7C圖所顯示的製程，以及透過光罩層148的開口160執行第一蝕刻製程163以形成第一凹槽162-1，如第10A圖所示，並透過第一凹槽162-1執行第二蝕刻製程165以形成第二凹槽162-2，如第10B圖所示。
在第一蝕刻製程163期間，蝕刻由光罩層148的開口160所暴露的閘極堆疊線、閘極間隔物和層間介電層，直到露出隔離結構114的頂表面，如第10A圖的一些實施例所顯示。此外，根據一些實施例，在開口160下方之一部分的閘極間隔物128'、閘極介電層144'和閘極電極層（未顯示）仍保留在第一凹槽162-1中。
在執行第一蝕刻製程163之後，執行第二蝕刻製程165以完全地去除開口160下方的閘極間隔物128'、閘極介電層144'和閘極電極層146'，如第10B圖的一些實施例所顯示。此外，根據一些實施例，透過第一凹槽162-1蝕刻隔離結構114、第一型井區104a和第二型井區106a，以形成延伸穿透隔離結構114並進入第一型井區104a和第二型井區106a之上部的第二凹槽162-2。
在一些實施例中，在第一蝕刻製程163中所使用的蝕刻劑不同於在第二蝕刻製程165中使用的蝕刻劑。在一些實施例中，在第一蝕刻製程163中所使用的蝕刻劑（例如蝕刻氣體）對於閘極堆疊線142b和142c中的材料具有相對高的蝕刻速率，而在第二蝕刻製程165中使用的蝕刻劑（例如蝕刻氣體）對隔離結構114和基底102（包括第一型井區104a和第二型井區106a）的材料（例如SiO2 和Si）具有相對高的蝕刻速率。
在形成第二凹槽162-2之後，在第二凹槽162-2中形成介電結構172a'，如第10C圖的一些實施例所顯示。用於形成介電結構172a'的製程和材料可以相似或相同於用於形成第7E圖所顯示的介電結構172a的製程和材料，因此不再重複於此。
第11A與11B圖係顯示根據本發明一些實施例所述之形成半導體結構100''的剖面圖。用於形成半導體結構100''的製程和材料可以相似或相同於用於形成半導體結構100與100'的製程和材料，除了當蝕刻閘極堆疊線、閘極間隔物和層間介電層時會形成原生氧化層（native oxide layer）。
更具體地，執行第7A至7D圖或執行第10A和10B圖所顯示的步驟以形成凹槽162''，並形成原生氧化層171，如第11A圖的一些實施例所顯示。由於在蝕刻製程中用來形成凹槽162''的蝕刻劑，可以形成原生氧化層。在一些實施例中，原生氧化層171形成在凹槽162''的側壁和底表面上。在一些實施例中，原生氧化層171的厚度在大約1nm至大約3nm的範圍內。
接著，在第二凹槽162''中會形成介電結構172a''，如第11B圖的一些實施例所顯示。用於形成介電結構172a''的製程和材料可以相似或相同於用於形成第7E圖中介電結構172a的製程和材料，因此不再重複於此。
第12圖係顯示根據本發明一些實施例所述之形成半導體結構100'''的剖面圖。用於形成半導體結構100'''的製程和材料可以相似或相同於用於形成半導體結構100與100'的製程和材料，除了沉積兩介電材料在凹槽中以形成介電結構172a'''。
更具體地，可以執行第7A至7D、10A和10B圖以形成凹槽，並在凹槽的側壁和底表面上保形地（conformally）沉積第一介電材料層172a-1，以及在第一介電材料層172a-1上沉積第二介電材料層172a-2，以形成介電結構172a'''，如第12圖之一些實施例所顯示。
如先前所描述，可以藉由調整介電結構的材料來改變接面輪廓。因此，在一些實施例中，介電結構172a'''包括由不同的介電材料所製成第一介電材料層172a-1和第二介電材料層172a-2。在一些實施例中，第一介電材料層172a-1是由含氧材料（例如氧化矽）製成，而第二介電材料層172a-2是由含氮材料（例如氮化矽）製成。
再者，可以藉由調整第一介電材料層172a-1和第二介電材料層172a-2的厚度，而控制由介電結構172'''所引起的耗乏電荷區。在一些實施例中，第二介電材料層172a-2的厚度T3 大於第一介電材料層172a-1的厚度T4 ，從而可以減小從P+區至P井區的漏電流，如第12圖所顯示。
第13圖係顯示根據本發明一些實施例所述之形成半導體結構100''''的剖面圖。用於形成半導體結構100''''的製程和材料可以相似或相同於用於形成半導體結構100'''的製程和材料，除了原生氧化層171形成在第一介電材料層172a-1和第二介電材料層172a-2下方。
更具體地，執行第11A圖的製程以形成凹槽，以及在原生氧化層171上沉積第一介電材料層172a-1，並在第一介電材料層172a-1上沉積第二介電材料層172a-2，以形成半導體結構100''''，如第13圖的一些實施例所顯示。在一些實施例中，第一介電材料層172a-1、第二介電材料層172a-2和原生氧化層171由不同的介電材料製成。
如先前所描述，可以藉由形成介電結構（例如介電結構172a、172a'、172a''、172a'''和172a''''）來調整基底102中的接面輪廓。在一些實施例中，可以藉由調整在隔離結構114下方之介電結構的延伸部分的厚度來改變接面輪廓。在一些實施例中，在沉積用於形成介電結構的材料之前，可以藉由對凹槽（例如凹槽162）執行預處理製程來改變接面輪廓。在一些實施例中，可以藉由調整/改變用於形成介電結構（例如介電結構172a）的材料並使用多種介電材料來形成介電結構（例如介電結構172a''、172a'''和172a''''），來改變接面輪廓。
可以藉由任何合適的方法來圖案化鰭狀結構。例如，可以使用一或多個光刻製程來圖案化鰭狀結構，包括雙圖案化或多圖案化製程。通常，雙圖案化或多圖案化製程會結合光刻和自對準製程，其允許創造具有，例如，比使用單一直接光刻製程所能得到的間距更小的間距的圖案。例如，在一實施例中，在基底上形成犧牲層並使用光刻製程進行圖案化。使用自對準製程在已圖案化的犧牲層旁邊形成間隔物。接著，去除犧牲層，然後可以使用剩餘的間隔物來圖案化鰭狀結構。
本發明實施例提供了SRAM結構。在N型井區中所形成的PMOS電晶體和在P型井區中所形成的NMOS電晶體是由隔離區（例如STI）所分離。介電結構形成在P型井區和N型井區之間的邊界（或是接面、介面）。介電結構會穿透隔離區。再者，假如介電結構包括具有正電荷的再填充材料，則從P型井區中之NMOS電晶體的N+區到N型井區的第一漏電流會減少。假如介電結構包括具有負電荷的再填充材料，則從N型井區中之PMOS電晶體的P+區到P型井區的第二漏電流會減少。因此，藉由調整介電結構的再填充材料，可以降低第一漏電流和第二漏電流，於是可防止閂鎖且不需改變P型井區和N型井區的植入條件。
在一些實施例中，本揭露提供一種靜態隨機存取記憶體結構。靜態隨機存取記憶體結構包括一基底、一P型井區在基底上、一N型井區在基底上並鄰近P型井區於一接面、一PMOS電晶體在N型井區中、一NMOS電晶體在P型井區中、一介電層在PMOS電晶體與NMOS電晶體上，以及一介電結構在接面上並從接面延伸到介電層的一頂表面。PMOS電晶體與NMOS電晶體是由介電結構所分離。
在一些實施例中， NMOS電晶體包括在P型井區的一第一鰭狀結構，以及第一鰭狀結構從P型井區經由一隔離層延伸至介電層。PMOS電晶體包括在N型井區的一第二鰭狀結構，以及第二鰭狀結構從N型井區經由隔離層延伸至介電層。介電結構延伸穿過隔離層。
在一些實施例中， NMOS電晶體包括在第一鰭狀結構上之一第一閘極結構。PMOS電晶體包括在第二鰭狀結構上之一第二閘極結構。介電結構在第一閘極結構以及第二閘極結構之間延伸。
在一些實施例中，介電結構的材料不同於隔離層的材料。
在一些實施例中，介電結構包括帶正電的材料。
在一些實施例中，介電結構包括帶負電的材料。
在一些實施例中，本揭露提供一種靜態隨機存取記憶體結構。靜態隨機存取記憶體結構包括一N型井區夾在一基底上之一個第一P型井區和一第二P型井區之間、位在第一P型井區上的一第一下拉電晶體與一第一導通閘電晶體、位於N型井區上的一第一上拉電晶體與一第二上拉電晶體、位於第二P型井區上的一第二導通閘電晶體與一第二下拉電晶體，以及一介電結構位於第一接面上。第一P型井區在一第一接面與N型井區相鄰，而第二P型井區在一第二接面與N型井區相鄰。第一下拉電晶體包括一第一閘極而第一導通閘電晶體包括一第二閘極。第一上拉電晶體包括一第三閘極而第二上拉電晶體包括一第四閘極。第二導通閘電晶體包括一第五閘極而第二下拉電晶體包括一第六閘極。介電結構從第一接面延伸且在第二閘極和第四閘極之間。
在一些實施例中，靜態隨機存取記憶體結構更包括一隔離層。一隔離層在第二閘極與第一P型井區之間以及在第四閘極與N型井區之間，其中介電結構延伸穿過隔離層。
在一些實施例中，隔離層與介電結構由不同的材料製成。
在一些實施例中，靜態隨機存取記憶體結構更包括另一介電結構，位在第二接面上，並從第二接面內部延伸且在第三閘極和第五閘極之間。
在一些實施例中，介電結構是由氮化矽、碳氮氧化矽或氮氧化矽所形成，用以在第一P型井區和N型井區引起負電荷。
在一些實施例中，介電結構是由摻雜物或電漿處理的含氧介電材料所形成，用以在第一P型井區和N型井區引起正電荷。
在一些實施例中，本揭露提供一種靜態隨機存取記憶體結構的製造方法。在該製造方法包括形成一第一鰭狀結構於一基底上。形成一隔離結構，圍繞第一鰭狀結構。形成一第一閘極堆疊線，橫跨第一鰭狀結構並在隔離結構上延伸。透過第一閘極堆疊線和隔離結構形成一溝槽，並延伸到基底中。用一第一介電材料填充溝槽，以形成將第一閘極堆疊線分成一第一閘極結構和一第二閘極結構的一介電結構。
在一些實施例中，在該製造方法更包括形成一第二鰭狀結構於基底上，其中第一鰭狀結構是形成在一第一型井區上，而第二鰭狀結構是形成在一第二型井區上。形成一第二閘極堆疊線橫跨第一鰭狀結構和第二鰭狀結構，並在隔離結構上延伸。溝槽是透過第二閘極堆疊線形成，使得介電結構將第二閘極堆疊線分離成一第三閘極結構和一第四閘極結構。
在一些實施例中，在該製造方法更包括形成一層間介電層於第一閘極堆疊線和第二閘極堆疊線之間，其中溝槽連續地延伸跨過第一閘極堆疊線和第二閘極堆疊線，以將層間介電層分成兩部分。
在一些實施例中，介電結構包括在第一閘極結構與第二閘極結構之間的一第一部分、在第三閘極結構與第四閘極結構之間的一第二部分，以及在第一部分與第二部分之間的一第三部分，以及介電結構的第一部分的底部是低於介電結構的第三部分的底部。
在一些實施例中，在該製造方法更包括藉由蝕刻第一閘極堆疊線、隔離結構和基底而形成溝槽，以及在填充第一介電材料之前，在溝槽的側壁和底表面上形成原生氧化層。
在一些實施例中，在該製造方法更包括在填充第一介電材料之前，在溝槽的側壁和底表面上沉積一第二介電材料，其中第一介電材料不同於第二介電材料。
在一些實施例中，在該製造方法更包括藉由執行一第一蝕刻製程，蝕刻第一閘極堆疊線，直到暴露出隔離結構。藉由執行一第二蝕刻製程，蝕刻隔離結構和基底。在第一蝕刻製程中所使用的一第一蝕刻劑不同於在第二蝕刻製程中所使用的一第二蝕刻劑。
雖然本揭露已以較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中包括通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
10、10_1-10_4‧‧‧SRAM單元； 20A‧‧‧帶狀單元； 20B‧‧‧邊緣單元； 30‧‧‧靜態隨機存取記憶體； 40‧‧‧半導體可控整流器； 100、100'、100''、100'''、100''''‧‧‧半導體結構； 102‧‧‧基底； 104、104a、104b‧‧‧N型井區； 106、106a-106c‧‧‧P型井區； 105、110‧‧‧節點； 112a-112g‧‧‧鰭狀結構； 114‧‧‧隔離區； 122a-122d‧‧‧虛擬閘極堆疊線； 124、144、144'、152a-152f‧‧‧閘極介電層； 126、146、154a-154f‧‧‧閘極電極層； 128、128'‧‧‧閘極間隔物； 130c、130d、135a、135b‧‧‧源極/汲極結構； 131‧‧‧P+區域； 133‧‧‧P型井拾取區； 135‧‧‧N+區域； 137‧‧‧N型井拾取區； 140‧‧‧層間介電層； 142a-142d‧‧‧閘極堆疊線； 148‧‧‧光罩層； 150a-150g‧‧‧閘極結構； 160‧‧‧開口； 162、162-1、162-2、162''‧‧‧凹槽； 163‧‧‧第一蝕刻製程； 165‧‧‧第二蝕刻製程； 171‧‧‧原生氧化層； 172、172a、172a'、172a''、172a'''、172a''''、172-1、172-2、172b‧‧‧介電結構； 173‧‧‧第一部分； 174‧‧‧第二部分； 175‧‧‧第三部分； BL‧‧‧位元線； BLB‧‧‧互補位元線； HH1、HH2、HH3‧‧‧深度； I1‧‧‧第一漏電流； I2‧‧‧第二漏電流； Inverter-1、Inverter-2‧‧‧反向器； MN‧‧‧NMOS電晶體； MP‧‧‧PMOS電晶體； PD-1、PD-2‧‧‧下拉電晶體； PG-1、PG-2‧‧‧導通閘電晶體； PU-1、PU-2‧‧‧上拉電晶體； Q1‧‧‧PNP電晶體； Q2‧‧‧NPN電晶體； R_NW、R_PW‧‧‧電阻； VDD‧‧‧電源供應節點； VSS‧‧‧接地端；以及 WL‧‧‧字元線。
第1圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體（SRAM）的簡單電路圖； 第2A圖係顯示根據本發明一些實施例所述之單埠SRAM單元； 第2B圖係顯示根據本發明一些實施例所述之第2A圖之SRAM單元之簡單電路圖； 第3A圖係顯示根據本發明一些實施例所述之第1圖之每一SRAM單元的半導體可控整流器的等效電路； 第3B圖係顯示根據本發明一些實施例所述之第3A圖之半導體可控整流器的剖面圖； 第4圖係顯示根據本發明一些實施例所述之SRAM單元之SRAM結構的佈局； 第5A圖係顯示根據本發明一些實施例所述之第4圖的SRAM單元中沿著剖面線A-AA之SRAM結構的剖面圖； 第5B圖係顯示根據本發明一些實施例所述之第4圖的SRAM單元中沿著剖面線B-BB之SRAM結構的剖面圖； 第5C圖係顯示根據本發明一些實施例所述之第4圖的SRAM單元中沿著剖面線C-CC之SRAM結構的剖面圖； 第6A至6E圖係顯示根據本發明一些實施例所述之第4圖之方框中所顯示之製造半導體結構的各個階段的透視圖； 第7A至7E圖係顯示一些實施例所述之第4圖中沿著線A-AA之製造半導體結構的各階段的剖面圖； 第8A至8E圖係顯示第4圖中沿著線B-BB之製造半導體結構的各階段的剖面圖； 第9圖係顯示根據本發明一些實施例所述之第6E圖與第4圖的半導體結構中沿著剖面線C-CC之SRAM結構剖面圖； 第10A至10C圖係顯示根據本發明一些實施例所述之形成半導體結構的剖面圖； 第11A與11B圖係顯示根據本發明一些實施例所述之形成半導體結構的剖面圖； 第12圖係顯示根據本發明一些實施例所述之形成半導體結構的剖面圖；以及 第13圖係顯示根據本發明一些實施例所述之形成半導體結構的剖面圖。
10_1-10_4‧‧‧SRAM單元
104a、104b‧‧‧N型井區
106a-106c‧‧‧P型井區
112a-112g‧‧‧鰭狀結構
150a-150g‧‧‧閘極結構
172a、172b‧‧‧介電結構
PD-1、PD-2‧‧‧下拉電晶體
PG-1、PG-2‧‧‧導通閘電晶體
PU-1、PU-2‧‧‧上拉電晶體

Claims (12)

  1. 一種靜態隨機存取記憶體結構，包括：一基底；一P型井區，位在上述基底上；一N型井區，位在上述基底上並鄰接上述P型井區於一接面；一PMOS電晶體，位在上述N型井區中；一NMOS電晶體，位在上述P型井區中；一介電層，位在上述PMOS電晶體與上述NMOS電晶體上；一隔離層，位在上述N型井區與上述P型井區以及上述介電層之間；以及一介電結構，位在上述接面上並從上述接面經由上述隔離層延伸到上述介電層的一頂表面，其中上述PMOS電晶體與上述NMOS電晶體是由上述介電結構所分離。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體結構，其中上述NMOS電晶體包括在上述P型井區的一第一鰭狀結構，以及上述第一鰭狀結構從上述P型井區經由上述隔離層延伸至上述介電層；其中上述PMOS電晶體包括在上述N型井區的一第二鰭狀結構，以及上述第二鰭狀結構從上述N型井區經由上述隔離層延伸至上述介電層；其中上述介電結構延伸穿過上述隔離層。
  3. 如申請專利範圍第2項所述之靜態隨機存取記憶體結構，其中上述NMOS電晶體包括在上述第一鰭狀結構上之一第一閘極結構；其中上述PMOS電晶體包括在上述第二鰭狀結構上之一第二閘極結構；其中上述介電結構在上述第一閘極結構以及上述第二閘極結構之間延伸。
  4. 如申請專利範圍第1項所述之靜態隨機存取記憶體結構，其中上述介電結構包括帶正電的材料或是帶負電的材料。
  5. 一種靜態隨機存取記憶體結構，包括：一N型井區，夾設在一基底上之一第一P型井區和一第二P型井區之間，其中上述第一P型井區在一第一接面鄰接於上述N型井區，而上述第二P型井區在一第二接面鄰接於上述N型井區；一第一下拉電晶體與一第一導通閘電晶體，位在上述第一P型井區上，其中上述第一下拉電晶體包括一第一閘極，而上述第一導通閘電晶體包括一第二閘極；一第一上拉電晶體與一第二上拉電晶體，位於上述N型井區上，其中上述第一上拉電晶體包括一第三閘極，而上述第二上拉電晶體包括一第四閘極；一第二導通閘電晶體與一第二下拉電晶體，位於上述第二P型井區上，其中上述第二導通閘電晶體包括一第五閘極，而上述第二下拉電晶體包括一第六閘極；一隔離層，位於上述N型井區、上述第一P型井區和上述第二P型井區上；以及一介電結構，位於上述第一接面上，並從上述第一接面延伸穿過上述隔離層且在上述第二閘極和上述第四閘極之間。
  6. 如申請專利範圍第5項所述之靜態隨機存取記憶體結構，其中上述隔離層在上述第二閘極與上述第一P型井區之間以及在上述第四閘極與上述N型井區之間，其中上述隔離層的深度是小於上述介電結構的深度。
  7. 如申請專利範圍第5項所述之靜態隨機存取記憶體結構，其中上述介電結構是由氮化矽、碳氮氧化矽或氮氧化矽所形成，用以在上述第一P型井區和上述N型井區引起負電荷。
  8. 如申請專利範圍第5項所述之靜態隨機存取記憶體結構，其中上述介電結構是由摻雜物或電漿處理的含氧介電材料所形成，用以在上述第一P型 井區和N型井區引起正電荷。
  9. 一種靜態隨機存取記憶體結構的製造方法，包括：形成一第一鰭狀結構於一基底上；形成一隔離結構，圍繞上述第一鰭狀結構；形成一第一閘極堆疊線，橫跨上述第一鰭狀結構並在上述隔離結構上延伸；透過上述第一閘極堆疊線和上述隔離結構形成一溝槽，並延伸到上述基底上一第一型井區與一第二型井區的一接面；以及用一第一介電材料填充上述溝槽，以在上述接面上形成將上述第一閘極堆疊線分成一第一閘極結構和一第二閘極結構的一介電結構。
  10. 如申請專利範圍第9項所述之製造方法，更包括：形成一第二鰭狀結構於上述基底上，其中上述第一鰭狀結構是形成在上述第一型井區上，而上述第二鰭狀結構是形成在上述第二型井區上；以及形成一第二閘極堆疊線橫跨上述第一鰭狀結構和上述第二鰭狀結構，並在上述隔離結構上延伸；其中上述溝槽是透過上述第二閘極堆疊線形成，使得上述介電結構將上述第二閘極堆疊線分離成一第三閘極結構和一第四閘極結構。
  11. 如申請專利範圍第10項所述之製造方法，更包括：形成一層間介電層於上述第一閘極堆疊線和上述第二閘極堆疊線之間，其中上述溝槽連續地延伸跨過上述第一閘極堆疊線和上述第二閘極堆疊線，以將上述層間介電層分成兩部分。
  12. 如申請專利範圍第10項所述之製造方法，其中上述介電結構包括在上述第一閘極結構與上述第二閘極結構之間的一第一部分、在上述第三閘極結構與上述第四閘極結構之間的一第二部分，以及在上述第一部分與上述第二部分之間的一第三部分，以及上述介電結構的上述第一部分的底部是低於上 述介電結構的上述第三部分的底部。
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