DE4407210A1 - Halbleiterspeicherbauelementschaltung und diese realisierender Halbleiterspeicherbauelementaufbau - Google Patents

Halbleiterspeicherbauelementschaltung und diese realisierender Halbleiterspeicherbauelementaufbau

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Description

Die Erfindung bezieht sich auf eine Halbleiterspeicherbauele­ mentschaltung, insbesondere hinsichtlich der Ankopplung der Speicherelemente an zugehörige Bitleitungen, sowie auf einen diese Schaltung realisierenden Halbleiterspeicherbauelementauf­ bau.
Bekanntlich lassen sich Halbleiterspeicherbauelemente in RAM(Direktzugriffsspeicher)-Bauelemente, mit denen sowohl Schreib- wie auch Lesevorgänge durchführbar sind, sowie ROM(Festspeicher)-Bauelemente unterteilen, mit denen lediglich Lesevorgänge durchführbar sind. Die Bauelemente von RAM-Typ un­ terteilen sich wiederum in DRAMs (dynamische RAMs) und SRAMs (statische RAMs), während als ROM-Typen Masken-ROMs und pro­ grammierbare ROMs bekannt sind.
Ein solches Speicherbauelement beinhaltet eine Mehrzahl von matrixförmig angeordneten Speicherzellen, von denen jede wenig­ stens einer Wortleitung und wenigstens einer Bitleitung zuge­ ordnet ist. Jede Wortleitung ist mit einem Signal beaufschlag­ bar, welches den Zugriff auf die entsprechenden Zellen steuert. Wenn eine Wortleitung aktiv ist, wird der Zugriff zu den zu­ gehörigen Zellen freigegeben werden, während er andernfalls ge­ sperrt wird. Die Daten von und zur Speicherzelle werden über die jeweilige Bitleitung übertragen.
Zur Datenerkennung dient in einem Speicherbauelement üblicher­ weise eine logische NAND-Schaltung oder eine logische NOR- Schaltung. Jeder Bitleitung ist über eine Last an einen Strom­ versorgungsknoten angeschlossen, während sie mit ihrem anderen Ende mit einem Leseverstärker verbunden ist. In Speicherbauele­ menten, die eine NAND-Schaltung verwenden, bilden eine Mehrzahl von Speicherzellen eine Kette, und mehrere Ketten können an eine Bitleitung angeschlossen sein, um die Integrationsdichte zu erhöhen. Mit steigender Anzahl von an eine Bitleitung ge­ koppelten Ketten erhöhen sich sowohl die Streukapazität der Bitleitung als auch die zwischen der Bitleitung und der Kette vorliegende Sperrschichtkapazität, wodurch sich die mit der je­ weiligen Bitleitung verbundene Gesamtkapazität vergrößert, was in einem Anwachsen der Zeitverzögerung in der Bitleitung resul­ tiert.
Der Erfindung liegt als technisches Problem die Bereitstellung einer Halbleiterspeicherbauelementschaltung und eines diese realisierenden Halbleiterspeicherbauelementaufbaus zugrunde, mit denen eine hohe Betriebsgeschwindigkeit bei geringem Chipflächenbedarf erzielt wird.
Dieses Problem wird durch eine Halbleiterspeicherbauelement­ schaltung mit den Merkmalen des Patentanspruches 1 oder 6 sowie durch einen Halbleiterspeicherbauelementaufbau mit den Merk­ malen des Patentanspruches 7 gelöst.
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus den Unteransprüchen sowie unter Berücksichtigung der nachfol­ genden Beschreibung bevorzugter Ausführungsbeispiele.
Bevorzugte Ausführungsformen der Erfindung sind in den Zeich­ nungen dargestellt und werden nachfolgend beschrieben. Es zei­ gen:
Fig. 1 ein Blockschaltbild eines Bereichs einer Zellenfeld­ anordnung eines NAND-ROMs als ein erstes Beispiel ei­ nes Halbleiter-ROM-Bauelementes,
Fig. 2 ein Blockschaltbild eines Bereichs einer Zellenfeld­ anordnung eines ROMs mit sowohl logischer NAND- wie auch logischer NOR-Verschaltung als ein zweites Bei­ spiel eines Halbleiter-ROM-Bauelementes,
Fig. 3 ein Blockschaltbild einer Variante von Fig. 2 als drittes Beispiel eines Halbleiter-ROM-Bauelementes,
Fig. 4A und 4B Blockschaltbilder eines ersten bzw. zweiten, für die Bauelemente nach Fig. 1 bis 3 verwendbaren Speicher­ elementes,
Fig. 5 ein Blockschaltbild eines Halbleiter-SRAM-Bauelemen­ tes,
Fig. 6 ein Blockschaltbild eines für das Bauelement von Fig. 5 verwendbaren Datenpufferelementes,
Fig. 7 eine Draufsicht auf ein Beispiel eines zur Realisie­ rung eines entsprechenden Teils der in Fig. 3 gezeig­ ten Halbleiter- ROM-Bauelementschaltung verwendbaren Halbleiterspeicherbauelementaufbaus,
Fig. 8 eine Querschnittsansicht entlang der Linie A-A′ in Fig. 7,
Fig. 9A bis 9G Querschnittsansichten zur Veranschaulichung der Her­ stellung des in Fig. 7 gezeigten Stromtreibertransi­ storaufbaus und dessen benachbarter Struktur,
Fig. 10 eine Draufsicht auf ein weiteres Beispiel eines zur Realisierung eines entsprechenden Teils der in Fig. 3 gezeigten Halbleiter-ROM-Bauelementschaltung verwend­ baren Halbleiterspeicherbauelementaufbaus,
Fig. 11 eine Querschnittsansicht entlang der Linie B-B′ in Fig. 10 und
Fig. 12A bis 12F Querschnittsansichten zur Veranschaulichung der Her­ stellung des in Fig. 10 gezeigten Stromtreibertransi­ storaufbaus und dessen benachbarter Struktur.
Das erfindungsgemäße Halbleiterspeicherbauelement beinhaltet einen Bipolartransistor mit einem an eine Bitleitung angekop­ pelten Emitter und einem mit Masse verbundenen Kollektor, wel­ cher die Stromtreiberfähigkeit verbessert und dadurch die Be­ triebsgeschwindigkeit erhöht.
Wie bereits gesagt, sind für ROM-Bauelemente NOR-ROMs, die eine logische NOR-Verschaltung verwenden, sowie NAND-ROMs bekannt, die eine logische NAND-Verschaltung benutzen. In einem NOR-ROM ist jede Speicherzelle zwischen eine Bitleitung und Masse ge­ schaltet, was den Vorteil einer hohen Betriebsgeschwindigkeit hat. Andererseits erfordert dies jedoch die Einbringung eines Kontaktloches für jede Zelle, so daß die Chipfläche nicht effektiv ausgenutzt wird, was das Problem hoher Herstellungsko­ sten hervorruft. Auf der anderen Seite hat ein NAND-ROM den Vorteil, daß die Chipfläche effizient ausgenutzt wird, wobei jedoch das Problem besteht, daß die Stromtreiberfähigkeit ge­ ring ist, was in einer geringen Betriebsgeschwindigkeit resul­ tiert. Die erfindungsgemäße Verwendung eines Stromtreibertran­ sistors ist für ein NAND-ROM effektiv, da der Stromtreibertran­ sistor zur Verbesserung der Stromtreiberfähigkeit in der Spei­ cherzelle dient.
Bezugnehmend auf Fig. 1 beinhaltet das dortige Bauelement eine Mehrzahl von Wortleitungen (WL-1) bis (WL-8) und eine Mehrzahl von Bitleitungen (BL-1) bis (BL-3). Jede Bitleitung ist an ei­ nen Stromversorgungsknoten (VDD) über eine Last (Q1, Q2, Q3) angeschlossen, um jeweils einen der in denjenigen Speicherzel­ len abgespeicherten Datenwerte zu übertragen, die in der zuge­ hörigen Kette enthalten sind. Mehrere, eine jeweilige Kette bildende Speicherzellen sind seriell zwischen die Basis eines Stromtreibertransistors (Q4, Q5, Q6) und Masse eingeschleift. Eine Kette besteht üblicherweise aus 8 oder 16 Speicherzellen, im Fall von Fig. 1 aus 8 Speicherzellen. Die Speicherzellen sind in Matrixform mit Wortleitungsspalten angeordnet, und jede Speicherzelle besteht in einer gemäß eines vorbestimmten Pro­ gramms getroffenen Auswahl entweder aus einem ersten oder einem zweiten Speicherelement. Das erste Speicherelement befindet sich unabhängig vom Signal auf der Wortleitung immer auf "EIN", während das zweite Speicherelement in Abhängigkeit vom Signal auf der zugehörigen Wortleitung zwischen "EIN" und "AUS" umge­ schaltet wird.
Die Stromtreibertransistoren (Q4, Q5 und Q6) bestehen aus Bipo­ lartransistoren mit an die zugehörige Bitleitung gekoppeltem Emitter, an Masse angeschlossenem Kollektor und an die erste Speicherzelle der zugehörigen Kette gekoppelter Basis. Vorzugs­ weise bestehen die Stromtreibertransistoren aus vertikalen Bi­ polartransistoren.
Für ein ROM mit einer derartigen Verschaltung ergibt sich fol­ gende Betriebsweise. Wenn eine aus den mehreren Wortleitungen ausgewählte Wortleitung mit einem Aktivierungssignal beauf­ schlagt wird, werden die Daten gemäß dem Programmzustand der zu der ausgewählten Wortleitung gehörigen Speicherzellen über die Bitleitungen detektiert. Mit anderen Worten hat für die ausge­ wählte Wortleitung die zugehörige Bitleitung im Fall, daß die Speicherzelle ein erstes Speicherelement ist, einen ersten Zu­ stand, und im Fall, daß die Speicherzelle ein zweites Speicher­ element ist, einen zweiten Zustand.
Als Methoden zur Programmierung der Speicherzellen in einem ROM sind Feldoxidprogrammierung, Ionenimplantationsprogrammierung und Durchkontaktierungsprogrammierung bekannt. Bei der Feld­ oxidprogrammierung wird die Schwellenspannung von einer Diffe­ renz zwischen den Gate-Oxiddicken der ersten bzw. der zweiten Speicherelemente unterschiedlich eingestellt. Bei der Ionen­ implantationsprogrammierung wird die Schwellenspannung durch Verändern des Leitfähigkeitstyps des Implantierstoffes zur Kanaldotierung unterschieden. Im Falle eines NAND-ROMs ist der Kanal des ersten Speicherelementes mit einem Implantierstoff desselben Leitfähigkeitstyps dotiert wie die Source- und Drain- Gebiete, wodurch dieses Speicherelement unabhängig vom zuge­ hörigen Wortleitungssignal stets auf "EIN" geschaltet ist. Bei der Durchkontaktierungsprogrammierung werden die Kontaktlöcher für die jeweilige Durchverbindung einer jeden Zelle in Abhän­ gigkeit vom zugrundeliegenden Programm selektiv gebildet.
Im Fall der Ionenimplantationsprogrammierung eines NAND-ROMs können als erstes Speicherelement ein NMOS-Transistor vom Ver­ armungstyp (wie in Fig. 4A gezeigt) und als zweites Speicher­ element ein NMOS-Transistor vom Anreicherungstyp (wie in Fig. 4B gezeigt) gebildet werden, wobei der NMOS-Transistor vom Ver­ armungstyp unabhängig vom zugehörigen Wortleitungssignal stets auf "EIN" geschaltet ist, während der NMOS-Transistor vom An­ reicherungstyp auf "AUS" geschaltet ist, wenn sich das zugehö­ rige Wortleitungssignal auf niedrigem L-Pegel befindet (das Wortleitungssignal ist low-aktiv), sowie auf "EIN" geschaltet ist, wenn sich das zugehörige Wortleitungssignal auf hohem H- Pegel befindet. Wenn der NMOS-Transistor vom Anreichungstyp auf "AUS" geschaltet ist, fließt durch die zugehörige Kette kein Strom, was in einem Anwachsen der Spannung auf der zugehörigen Bitleitung auf im wesentlichen den H-Pegel resultiert. Da an­ dererseits der NMOS-Transistor vom Verarmungstyp unabhängig vom zugehörigen Wortleitungssignal seinen "EIN"-Zustand beibehält, fließt der Strom über die zugehörige Kette nach Masse ab, was in einem Herabsetzen der Spannung auf der zugehörigen Bitlei­ tung auf Masse (d. h. L-Pegel) resultiert.
In dem Ausführungsbeispiel von Fig. 2 ist jede Bitleitung (BL-1, BL-2, BL-3) an zwei Ketten angekoppelt. In diesen Ketten steu­ ern Auswahltransistoren (Q7, Q8, Q9, Q10, Q11, Q12) den Zugriff auf die zugehörige Kette. Jeder Gate-Elektrode eines Auswahl­ transistors ist mit einer zugehörigen Kettenauswahlleitung (S-1, S-2) verbunden. Um nur eine von mehreren, an eine jewei­ lige Bitleitung angeschlossenen Ketten auszuwählen, kann das Signal auf der einen Auswahlleitung (S-1) den entgegengesetzten Pegelzustand haben wie das Signal auf der anderen Auswahllei­ tung (S-2). Wenn mit anderen Worten die Kettenauswahlleitung (S-1) aktiviert wird, wird die aus denjenigen Speicherzellen aufgebaute Kette, die durch die Wortleitungen (WL-11 bis WL-18) adressiert werden, ausgewählt, während die aus denjenigen Spei­ cherzellen bestehende Kette, die von den Wortleitungen (WL-21 bis WL-28) adressiert werden, ausgewählt wird, wenn die Ketten­ auswahlleitung (S-2) aktiviert wird.
Stromtreibertransistoren (Q4, Q5, Q6) sind jeweils mit ihrer Basis an die Drain-Elektroden der zwei benachbarten Auswahl­ transistoren, mit ihrem Kollektor an Masse und mit ihrem Emit­ ter an eine zugehörige Bitleitung angekoppelt. Die Basis des Stromtreibertransistors und die Drain-Elektroden der beiden be­ nachbarten Auswahltransistoren sind hierbei jeweils durch einen gemeinsamen Bereich gebildet. Mit einem solchen Aufbau erhöht sich die Chipfläche durch die Implementierung der Stromtreiber­ transistoren nicht wesentlich. Alternativ z. B. von Fig. 2 kann zur Erhöhung der Integrationsdichte die Basis eines Stromtrei­ bertransistors auch an drei oder mehr Ketten angekoppelt wer­ den.
In einem in Fig. 3 gezeigten weiteren Ausführungsbeispiel ist jede Bitleitung (BL-1, BL-2, BL-3) mit mindestens drei Ketten verbunden, wobei jede Kette mindestens zwei Auswahltransistoren beinhaltet. Wenn die Auswahlleitungen (S1, S2) mit Aktivierungs­ signalen beaufschlagt werden, werden die Auswahltransistoren (Q13, Q14, Q15, Q7, Q8 und Q9) leitend geschaltet, so daß die zu den Wortleitungen (WL-11 bis WL-18) gehörigen Ketten ausge­ wählt werden. Wenn hingegen die Auswahlleitungen (S3 und S4) mit Aktivierungssignalen beaufschlagt werden, werden die Aus­ wahltransistoren (Q10, Q11, Q12, Q16, Q17 und Q18) leitend ge­ schaltet, wodurch die zu den Wortleitungen (WL-21 bis WL-28) gehörigen Ketten ausgewählt werden.
Das in Fig. 5 dargestellte weitere Ausführungsbeispiel in Form eines Halbleiter-SRAM-Bauelementes beinhaltet eine Bitleitung (BL), eine inverse Bitleitung (), eine Wortleitung (WL), zwei Stromtreibertransistoren (Q21, Q24), zwei Zugriffstransistoren (Q22, Q23) und ein Datenpufferelement (501).
Der Stromtreibertransistor (Q21) ist mit seinem Emitter an die Bitleitung (BL), mit seinem Kollektor an Masse und mit seiner Basis an die Drain-Elektrode des Zugriffstransistors (Q22) an­ geschlossen. Analog ist der Stromtreibertransistor (Q24) mit seinem Emitter an die inverse Bitleitung (), mit seinem Kollektor an Masse und mit seiner Basis an die Drain-Elektrode des Zugriffstransistors (Q23) angeschlossen. Die Gate-Elektro­ den der Zugriffstransistoren (Q22, Q23) sind an die Wortleitung (WL) angekoppelt. Die Source-Elektrode des Zugriffstransistors (Q22) ist an einen Knoten (N1) und die Source-Elektrode des Zugriffstransistors (Q23) mit einem Knoten (N2) verbunden. Das Datenpufferelement (501) speichert Daten in Form der Spannungs­ differenz zwischen dem Knoten (N1) und dem Knoten (N2).
In dieser SRAM-Speicherzelle ist der Stromfluß durch die Bit­ leitung vergrößert, was die Betriebsgeschwindigkeit erhöht. Hierbei bestehen die Stromtreibertransistoren (Q21, Q24) vor­ zugsweise aus vertikalen Bipolartransistoren.
Fig. 6 zeigt ein konkretes Ausführungsbeispiel für das Daten­ pufferelement von Fig. 5, wobei dieses Datenpufferelement eine erste Last (L1) und eine zweite Last (L2) sowie zwei Pull-down- Transistoren (Q25, Q26) enthält. Dabei ist die erste Last (L1) zwischen einen Stromversorgungsknoten (Vcc) und den Knoten (N1) eingeschleift, während die zweite Last (L2) zwischen den Strom­ versorgungsknoten (Vcc) und den Knoten (N2) geschaltet ist. Die Drain- und die Source-Elektrode des Transistors (Q25) sind mit dem Knoten (N1) bzw. mit Masse verbunden, und die Gate-Elektro­ de dieses Transistors (Q25) ist an den Knoten (N2) gekoppelt. Entsprechend sind die Drain- und die Source-Elektrode des Tran­ sistors (Q26) mit dem Knoten (N2) bzw. mit Masse verbunden, und die Gate-Elektrode dieses Transistors (Q26) ist an den Knoten (N1) gekoppelt. Dieser Schaltungsaufbau besitzt zwei stabile Zustände. Im einen stabilen Zustand liegt der Knoten (N1) auf H-Pegel und der Knoten (N2) auf L-Pegel, während im anderen stabilen Zustand der Knoten (N1) auf L-Pegel und der Knoten (N2) auf H-Pegel liegt.
Fig. 7 zeigt nun eine Draufsicht auf einen Halbleiterbauele­ mentaufbau, der einem Teil der in Fig. 3 gezeigten Halbleiter- ROM-Bauelementschaltung entspricht. Dabei bezeichnen die Be­ zugszeichen (706A und 706B) Kettenauswahlleitungen, die jeweils als Gate-Elektrode eines entsprechenden Kettenauswahltran­ sistors fungieren. Die Bezugszeichen (708A bis 708H) bezeichnen Wortleitungen, wobei jedes Speicherelement entweder aus einem MOS-Transistor vom Anreicherungstyp oder aus einem MOS-Tran­ sistor vom Verarmungstyp besteht. Die jeweiligen Wortleitungen dienen hierbei als Gate-Elektroden der zugehörigen, als Spei­ cherelemente fungierenden MOS-Transistoren. Das Bezugszeichen (701) bezeichnet das Emittergebiet des Stromtreibertransistors, das aus einer p-dotierten Polysiliziumschicht besteht. Das Bezugszeichen (702) bezeichnet die Basis des Stromtreiber­ transistors und das Bezugszeichen (703) das Kontaktloch für Durchverbindungen zwischen der Basis und dem Emitter sowie zwischen dem Emitter und der Bitleitung. Das Bezugszeichen (704) bezeichnet die Bitleitung, und mit dem Bezugszeichen (710) ist ein aktiver Bereich markiert, in welchem die dotier­ ten Gebiete, wie Source- und Drain-Transistorgebiete und Kanal­ gebiete, ausgebildet sind. Mit dem Bezugszeichen (707) ist eine während einer Ionenimplantation zur Bildung der Source- und Drain-Gebiete verwendete Schutzmaske bezeichnet.
In der zugehörigen Fig. 8 ist eine p-dotierte Wanne (705) zu erkennen, die auf einem Halbleitersubstrat (801) ausgebildet ist und als Kollektor für den Stromtreibertransistor dient, wo­ bei sie über ein separates, in Fig. 8 nicht gezeigtes Kontakt­ loch mit Masse verbunden ist. Alternativ kann die p-dotierte Wanne auch an einen Knoten mit gegenüber Masse geringerem Span­ nungspotential angeschlossen sein, um die Entladefähigkeit für die entsprechende Bitleitung zu verbessern. Das dotierte Gebiet (702) dient sowohl als Basis für den Stromtreibertransistor wie auch als gemeinsame Drain-Elektrode zweier benachbarter Ketten­ auswahltransistoren. Die Bezugszeichen (802) und (803) bezeich­ nen die Source-Gebiete zweier benachbarter Kettenauswahltran­ sistoren. Eine Halbleiterschicht (701) ist zwischen einer Iso­ lationsschicht (804) und einer weiteren Isolationsschicht (805) angeordnet und dient als Emitter des Stromtreibertransistors. Die Halbleiterschicht (701) ist über ein in der Isolations­ schicht (804) gebildetes Kontaktloch mit dem dotierten Gebiet (702) sowie über ein in der Isolationsschicht (805) gebildetes Kontaktloch mit einer zugehörigen Bitleitung (704) verbunden.
Anhand der Fig. 9A bis 9G wird nachfolgend der Herstellungsvor­ gang für den Stromtreibertransistor und die angrenzenden Struk­ turen erläutert.
Gemäß Fig. 9A wird zunächst die p-dotierte Wanne (705) auf dem Halbleitersubstrat (801) gebildet, und dann werden ein Gate- Isolationsfilm (804A) und Polysilizium-Gate-Elektroden (706A) auf der p-dotierten Wanne (705) angeordnet. Die Polysilizium- Gate-Elektroden (706A) dienen hierbei als jeweilige Kettenaus­ wahlleitungen. Außerdem werden im selben Prozeß wie die Erzeu­ gung der Polysilizium-Gate-Elektroden (706A) die (in den Fig. 9A bis 9G nicht gezeigten) Wortleitungen (708A bis 708H) gebil­ det. Dann werden n-leitende Fremdatome (901), z. B. Phosphor, in einer Konzentration von 3,2 × 1013 Dotieratome/cm2 mit einer Energie von 60 keV implantiert, um n-dotierte Gebiete (802A, 702A und 803A) zu erzeugen. Das dotierte Gebiet (802A) stellt die Source-Elektrode eines Auswahltransistors, das dotierte Ge­ biet (803A) die Source-Elektrode eines weiteren Auswahltransi­ stors und das dotierte Gebiet (702A) die gemeinsame Drain-Elek­ trode zweier benachbarter Auswahltransistoren sowie die Basis des Stromtreibertransistors dar.
Anschließend wird, wie in Fig. 9B dargestellt, durch einen pho­ tolithographischen Prozeß eine Fotoresistmaskenstruktur (902) erzeugt, bei der ein Teil des dotierten Gebietes (702A) frei­ liegt, wonach n-leitende Fremdatome (903), z. B. Phosphor, in einer Konzentration von 2 × 1013 Dotieratome/cm2 bis 6 × 1013 Dotieratome/cm2 mit einer Energie von 100 keV bis 180 keV implantiert werden, um das n-dotierte Gebiet (702) auszubilden. Hierbei werden der Abstand des dotierten Gebietes (702) zu den Polysilizium-Gate-Elektroden (706A) und die Tiefe des dotierten Gebietes (702) kontrolliert eingestellt, um sowohl den Durch­ greifeffekt als auch Kurzschlüsse zwischen dem dotierten Gebiet (702) und den dotierten Gebieten (802A und 803A) zu verhindern.
Gemäß Fig. 9C werden dann Abstandsschichten (804B) an den Sei­ tenwänden der jeweiligen Polysilizium-Gate-Elektroden (706A) erzeugt. Daraufhin wird eine Fotoresistmaskenstruktur (904) ausgebildet, bei der die Source-Gebiete (802A und 803A) frei­ bleiben, wonach eine Ionenimplantation (905) durchgeführt wird, bei der n-leitende Fremdatome, z. B. Arsen (As), in einer Kon­ zentration von 5 × 1015 Dotieratome/cm2 mit einer Energie von 40 keV eindotiert werden, um so eine LDD-Struktur für die Source- Gebiete (802 und 803) der jeweiligen Auswahltransistoren zu er­ zeugen.
Nach Entfernung der Maske (904) werden nacheinander eine HTO (Hochtemperaturoxid)-Schicht (804C) und eine BPSG(Borphosphor­ silikatglas)-Schicht (804D) als zwischenliegende Isolations­ schichtanordnung aufgebracht. Als nächstes wird auf der Ober­ fläche der BPSG-Schicht (804D) eine Fotoresistmaskenstruktur (906) erzeugt, die einen Kontaktlochbereich freiläßt, wonach die Isolationsschichten (804D und 804C) zur Bildung des Kon­ taktlochs selektiv geätzt werden. Anschließend werden, wie in Fig. 9E gezeigt, die Fotoresistmaskenstruktur (906) entfernt und eine p⁺-Polysiliziumschicht (701A) in einer Dicke von 50 nm bis 150 nm aufgebracht, die über das in den zwischenliegenden Isolationsschichten (804C und 804D) gebildete Kontaktloch mit dem dotierten Gebiet (702) verbunden ist. Das Aufbringen der p⁺-Polysiliziumschicht erfolgt hierbei durch einen in-situ-De­ positionsprozeß oder durch Eindotieren von Bor (B) nach der De­ position einer undotierten Polysiliziumschicht. Daraufhin wird unter Verwendung einer den Emitter des Stromtreibertransistors festlegenden Fotoresistmaskenstruktur (907) die p⁺-Halbleiter­ schicht (701A) selektiv geätzt.
Wie aus Fig. 9F ersichtlich, wird dann eine HTO/BPSG-Schicht (805) als Isolationszwischenschicht auf die Oberflächen der BPSG-Isolationszwischenschicht (804D) und der strukturierten p⁺-Polysiliziumschicht (701) aufgebracht, wonach ein Auf­ schmelzprozeß durchgeführt wird, um die Oberfläche der HTO/- BPSG-Schicht (805) zu planarisieren.
Als nächstes wird durch einen photolithographischen Prozeß eine ein Kontaktloch festlegende Fotoresistmaskenstruktur (908) zur Freilegung der p⁺-Polysiliziumemitterschicht (701) erzeugt, und anschließend wird die HTO/BPSG-Isolationszwischenschicht (805) zur Bildung des Kontaktlochs selektiv geätzt. Daraufhin wird, wie Fig. 9G zeigt, die aus einem Metall, wie z. B. Aluminium, bestehende Bitleitung (704) auf der resultierenden Struktur ge­ bildet, so daß die Bitleitung (704) mit der p⁺-Polysilizium­ emitterschicht (701) verbunden ist.
In Fig. 10 ist ein weiterer möglicher, einem Teil der Halb­ leiter-ROM-Bauelementschaltung von Fig. 3 entsprechender Halb­ leiterbauelementaufbau dargestellt. Dabei bezeichnen die Be­ zugszeichen (706A und 706B) die Kettenauswahlleitungen und die Bezugszeichen (708A bis 708H) die Wortleitungen. Mit dem Be­ zugszeichen (1002) ist das Emittergebiet des Stromtreibertran­ sistors und mit dem Bezugszeichen (1003) die Basis des Strom­ treibertransistors bezeichnet. Das Kontaktloch für Durchverbin­ dungen zwischen dem Emitter des Stromtreibertransistors und der Bitleitung ist mit dem Bezugszeichen (1001) markiert. Das Be­ zugszeichen (704) bezeichnet die Bitleitung, während das Be­ zugszeichen (710) einen aktiven Bereich markiert, in welchem die n-leitenden Source- und Drain-Gebiete und Kanalgebiete an­ geordnet sind. Das Bezugszeichen (707) bezeichnet die während einer Ionenimplantation für die Bildung der Source- und Drain- Gebiete verwendete Schutzmaske.
Bezugnehmend auf die zugehörige Fig. 11 dient das dotierte Ge­ biet (1003) sowohl als gemeinsame Drain-Elektrode zweier be­ nachbarter Auswahltransistoren wie auch als Basis des Strom­ treibertransistors. Ein dotiertes Gebiet (1002) dient als Emit­ ter des Stromtreibertransistors und ist über ein in einer Iso­ lationsschicht (1004) gebildetes Kontaktloch mit der zugehöri­ gen Bitleitung (704) verbunden.
Anhand der Fig. 12A bis 12F wird nachfolgend der Herstellungs­ vorgang für diesen in Fig. 11 gezeigten Stromtreibertransistor­ aufbau mit den benachbarten Strukturen erläutert.
Wie aus Fig. 12A zu erkennen, wird zunächst eine p-leitende Wanne (705), die als Kollektor des Stromtreibertransistors dient, auf einem Halbleitersubstrat (801) erzeugt, wonach auf die p-leitende Wanne (705) ein Gate-Isolationsfilm (1004A) und Polysilizium-Gate-Elektroden (706A) aufgebracht werden. Zur Er­ zeugung von n⁻-dotierten Gebieten (802A, 1003A und 803A) werden n-leitende Fremdatome (1201) implantiert.
Wie in Fig. 12B gezeigt, wird als nächstes durch einen photo­ lithographischen Prozeß eine Fotoresistmaskenstruktur (1202) gebildet, die einen Teil des dotierten Gebietes (1003A) frei­ läßt, wonach zur Erzeugung des n⁻-dotierten Gebietes (1003) n- leitende Fremdatome (1203), z. B. Phosphor, in einer Konzentra­ tion von 2 × 1013 Dotieratome/cm2 bis 6 × 1013 Dotieratome/cm2 mit einer Energie von 130 keV bis 180 keV implantiert werden.
Nach Entfernung der Maskenstruktur (1202) wird zur Festlegung des Emitters des Stromtreibertransistors, wie in Fig. 12C ge­ zeigt, eine Fotoresistmaskenstruktur (1204) erzeugt, und an­ schließend wird eine Ionenimplantation (1205) zur Bildung des Emitters durchgeführt, bei welcher p-leitende Fremdatome, z. B. BF2, in einer Konzentration von 2 × 1015 Dotieratome/cm2 bis 4 × 1015 Dotieratome/cm2 mit einer Energie von 40 keV bis 80 keV implantiert werden.
Als nächstes wird die Maskenstruktur (1204) entfernt, wonach, wie in Fig. 12D dargestellt, Abstandsschichten (1004B) an den Seitenwänden der jeweiligen Polysilizium-Gate-Elektroden (706A) erzeugt werden. Dann wird eine Fotoresistmaskenstruktur (1206) gebildet, welche die Source-Gebiete (802A, 803A) zweier benach­ barter Kettenauswahltransistoren freiläßt, und anschließend wird eine Ionenimplantation durchgeführt, bei der n-leitende Fremdatome (1207), z. B. Arsen (As), in einer Konzentration von 5 × 1015 Dotieratome/cm2 mit einer Energie von 40 keV eindotiert werden, so daß eine LDD-Struktur für die Source-Gebiete (802, 803) der jeweiligen Auswahltransistoren entsteht.
Nach Entfernung der Maskenstruktur (1206) werden nacheinander als eine Isolationszwischenschicht, wie in Fig. 12E gezeigt, eine HTO(Hochtemperaturoxid)-Schicht (1004C) und eine BPSG(Bor­ phosphorsilikatglas)-Schicht (1004D) aufgebracht. Als nächstes wird auf der Oberfläche der BPSG-Schicht (1004D) eine ein Kon­ taktloch festlegende Fotoresistmaskenstruktur (1208) erzeugt, wonach die Isolationsschichten (1004D und 1004C) zur Bildung des Kontaktlochs selektiv geätzt werden. Anschließend wird, wie in Fig. 12F dargestellt, die Fotoresistmaskenstruktur (1208) entfernt und daraufhin eine aus Metall, z. B. Aluminium, beste­ hende Bitleitung (704) auf der resultierenden Struktur gebil­ det, wobei die Bitleitung (704) mit dem Emittergebiet (1002) verbunden ist.
Das erfindungsgemäß den Stromtreibertransistor beinhaltende Halbleiterspeicherbauelement besitzt die Eigenschaft, daß der Stromfluß in den jeweiligen Bitleitungen gesteigert werden kann, was in einer Zunahme der Betriebsgeschwindigkeit resul­ tiert, wobei die Integrationsdichte der Speicherelemente erhöht wird. Dies wiederum senkt die Kosten.
Es versteht sich, daß der Fachmann zahlreiche Alternativen und Varianten der oben beschriebenen Ausführungsbeispiele im Rahmen der Erfindung vorzunehmen vermag, wie sie durch die beigefügten Patentansprüche festgelegt ist.

Claims (12)

1. Halbleiterspeicherbauelementschaltung mit
  • - einer Mehrzahl von Wortleitungen (WL-1 bis WL-8),
  • - einer Mehrzahl von Bitleitungen (BL-1, BL-2, BL-3) und
  • - einer Mehrzahl von jeweils aus mehreren, hintereinander geschalteten Speicherelementen bestehenden Speicherele­ mentketten, die jeweils mit einem ersten Ende an ein festes Potential (Masse) angeschlossen sind,
    dadurch gekennzeichnet, daß
  • - jedes Speicherelement in Abhängigkeit von einem vorgegebe­ nen Programm entweder aus einem ersten oder einem zweiten Speicherelement besteht, wobei das erste Speicherelement unabhängig von einem zugehörigen Wortleitungssignal auf "EIN" geschaltet ist und das zweite Speicherelement in Ab­ hängigkeit von einem zugehörigen Wortleitungssignal zwi­ schen "Ein" und "AUS" umschaltbar ist, und
  • - eine Mehrzahl von Stromtreibertransistoren (Q4, Q5, Q6) mit einem Emitter, einem Kollektor und einer Basis vorge­ sehen ist, wobei jeder Emitter an eine zugehörige Bit­ leitung (BL-1, BL-2, BL-3) und jeder Kollektor an ein festes Potential (Masse) angeschlossen sind und die jewei­ lige Basis mit dem zweiten Ende einer oder mehrerer Spei­ cherelementketten verbindbar ist.
2. Halbleiterspeicherbauelementschaltung nach Anspruch 1, weiter dadurch gekennzeichnet, daß die Basis eines Stromtrei­ bertransistors (Q4, Q5, Q6) direkt in leitender Verbindung mit dem zweiten Ende einer jeweils zugehörigen Speicherelementkette steht.
3. Halbleiterspeicherbauelementschaltung nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, daß das erste Speicher­ element aus einem MOS-Transistor vom Verarmungstyp und das zweite Speicherelement aus einem MOS-Transistor vom Anreiche­ rungstyp besteht.
4. Halbleiterspeicherbauelementschaltung nach Anspruch 1 oder 3, weiter gekennzeichnet durch
  • - wenigstens eine Kettenauswahlleitung (S-1, S-2), über die ein Kettenauswahlsignal übertragbar ist, und
  • - eine Mehrzahl von Kettenauswahltransistoren (Q7 bis Q12), von denen jeweils einer zwischen die Basis eines zugehöri­ gen Stromtreibertransistors und das zweite Ende einer zu­ gehörigen Speicherelementkette eingeschleift und mit sei­ ner Gate-Elektrode an eine Kettenauswahlleitung ange­ schlossen ist.
5. Halbleiterspeicherbauelementschaltung nach Anspruch 1 oder 3, weiter gekennzeichnet durch
  • - eine Mehrzahl von Kettenauswahlleitungen (S1 bis S4) zur Übertragung eines Kettenauswahlsignals und
  • - eine Mehrzahl von Kettenauswahltransistoren (Q7 bis Q18), wobei jeweils wenigstens zwei Kettenauswahltransistoren seriell zwischen die Basis eines zugehörigen Stromtreiber­ transistors und das zweite Ende einer zugehörigen Spei­ cherelementkette eingeschleift sind und die Gate-Elektro­ den der Kettenauswahltransistoren jeweils an eine zuge­ hörige Kettenauswahlleitung angeschlossen sind.
6. Statische Direktzugriffsspeicher-Halbleiterbauelement­ schaltung mit wenigstens einer Bitleitung (BL), wenigstens ei­ ner inversen Bitleitung () und wenigstens einer Wortleitung (WL), gekennzeichnet durch folgenden Speicherzellenaufbau:
  • - ein erster Stromtreibertransistor (Q21) mit einem Emitter, einem Kollektor und einer Basis ist mit seinem Emitter an die Bitleitung angeschlossen,
  • - ein zweiter Stromtreibertransistor (Q24) mit einem Emit­ ter, einem Kollektor und einer Basis ist mit seinem Emit­ ter an die inverse Bitleitung angeschlossen,
  • - ein Datenpufferelement (501) ist zwischen einen ersten An­ schlußknoten (N1) und einen zweiten Anschlußknoten (N2) geschaltet, um Daten in Form einer Spannungsdifferenz zwi­ schen diesen beiden Anschlußknoten zu speichern,
  • - ein erster Zugriffstransistor (Q22) ist zwischen die Basis des ersten Stromtreibertransistors und den ersten An­ schlußknoten des Datenpufferelementes eingeschleift und in Abhängigkeit vom Signal auf der Wortleitung leitend oder sperrend schaltbar und
  • - ein zweiter Zugriffstransistor ist zwischen die Basis des zweiten Stromtreibertransistors und den zweiten Anschluß­ knoten des Datenpufferelementes eingeschleift und in Ab­ hängigkeit vom Signal auf der Wortleitung leitend oder sperrend schaltbar.
7. Halbleiterspeicherbauelementaufbau mit
  • - einem Halbleitersubstrat (801),
  • - einer Mehrzahl von auf dem Halbleitersubstrat unter Zwi­ schenfügung einer ersten Isolationsschicht (804) gebilde­ ten Wortleitungen (708A bis 708H) und
  • - einer Mehrzahl von über der ersten Isolationsschicht unter Zwischenfügung einer zweiten Isolationsschicht (805) ge­ bildeten Bitleitungen (704),
    gekennzeichnet durch
  • - eine Mehrzahl von jeweils aus mehreren hintereinanderge­ schalteten Speicherelementen bestehenden Ketten, die über dem Halbleitersubstrat gebildet und mit einem ersten Ende jeweils an Masse angeschlossen sind, wobei jedes Speicher­ element in Abhängigkeit von einem vorgegebenen Programm entweder aus einem ersten Speicherelement, das unabhängig von einem zugehörigen Wortleitungssignal auf "EIN" ge­ schaltet ist, oder einem zweiten Speicherelement besteht, das in Abhängigkeit von einem zugehörigen Wortleitungssig­ nal zwischen "EIN" und "AUS" umschaltbar ist,
  • - eine Mehrzahl von Kettenauswahltransistoren mit an das zweite Ende einer zugehörigen Kette angeschlossenen Source-Elektroden, mit an eine Kettenauswahlleitung an­ geschlossenen Gate-Elektroden und mit Drain-Elektroden, wobei für die Drain-Elektroden von je zwei benachbarten Kettenauswahltransistoren ein gemeinsames Drain-Gebiet (702) vorgesehen ist, und
  • - eine Mehrzahl von Stromtreibertransistoren, deren Kollek­ tor jeweils aus einem Wannenbereich (705) besteht, deren Basis jeweils aus einem über der Wanne angeordneten, ge­ meinsamen Drain-Gebiet (702) zweier benachbarter Ketten­ auswahltransistoren besteht und deren Emitter jeweils mit dem zugehörigen gemeinsamen Drain-Gebiet in Kontakt und über ein Kontaktloch in der zweiten Isolationsschicht (805) an eine zugehörige Bitleitung (704) angeschlossen ist.
8. Halbleiterspeicherbauelementaufbau nach Anspruch 7, weiter dadurch gekennzeichnet, daß der jeweilige Emitter eines Stromtreibertransistors aus einer Halbleiterschicht (701) be­ steht, die zwischen der ersten (804) und der zweiten Isola­ tionsschicht (805) angeordnet und über ein Kontaktloch in der ersten Isolationsschicht mit dem gemeinsamen Drain-Gebiet (702) verbunden ist.
9. Halbleiterspeicherbauelementaufbau nach Anspruch 7, weiter dadurch gekennzeichnet, daß der jeweilige Emitter eines Stromtreibertransistors durch ein im zugehörigen gemeinsamen Drain-Gebiet (1003) ausgebildetes, dotiertes Gebiet (1002) gebildet ist.
10. Halbleiterspeicherbauelementaufbau nach einem der An­ sprüche 7 bis 9, weiter dadurch gekennzeichnet, daß das jewei­ lige, gleichzeitig als Basis eines zugehörigen Stromtreiber­ transistors dienende gemeinsame Drain-Gebiet mit n-leitenden Fremdatomen in einer Konzentration zwischen 1017 Dotieratome/ cm2 und 1019 Dotieratome/cm2 dotiert ist.
11. Halbleiterspeicherbauelementaufbau nach einem der An­ spruche 7, 8 und 10, weiter dadurch gekennzeichnet, daß die als Emitter des jeweiligen Stromtreibertransistors dienende Halb­ leiterschicht (701) eine Polysiliziumschicht mit einer Dicke zwischen 50 nm und 150 nm ist.
12. Halbleiterspeicherbauelementaufbau nach einem der An­ sprüche 7 bis 11, weiter dadurch gekennzeichnet, daß die als Kollektor des jeweiligen Stromtreibertransistors dienende Wanne in einer Konzentration zwischen 1014 Dotieratome/cm2 und 1016 Dotieratome/cm2 mit Fremdatomen dotiert ist.
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