CN1095188A - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN1095188A
CN1095188A CN94102636A CN94102636A CN1095188A CN 1095188 A CN1095188 A CN 1095188A CN 94102636 A CN94102636 A CN 94102636A CN 94102636 A CN94102636 A CN 94102636A CN 1095188 A CN1095188 A CN 1095188A
Authority
CN
China
Prior art keywords
memory cell
line
row
current drive
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN94102636A
Other languages
English (en)
Other versions
CN1036231C (zh
Inventor
崔正达
徐康德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1095188A publication Critical patent/CN1095188A/zh
Application granted granted Critical
Publication of CN1036231C publication Critical patent/CN1036231C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种半导体存储器，包括一由双极晶体管构成的 电流驱动晶体管，其连接到相应的位线以增加位线电 流。该电流驱动晶体管的收集极由一个接地的阱构 成，基极由二个相邻选行晶体管的公共漏区构成。其 发射极是一与第一层间隔离层及第二层间隔离层分 开排列的多晶硅层，它通过接触孔同时被接到基区和 位线。该发射极是形成在作为二个相邻选行晶体管 公共漏区的基区中的一个掺杂区。这种存储器件具 有提高运行速度和提高集成度的能力。

Description

本发明涉及一种半导体存储器件，更确切地说是一种能借助于增加位线电流而高速运行的半导体存储器件。
熟知的半导体器件包括能执行写和读二种操作的随机存取存储器RAM以及只能进行读操作的只读存储器ROM。RAM中有熟知的动态随机存储器DRAM和静态随机存储器SRAM，而ROM中则有熟知的掩模型ROM和可编程ROM。
存储器件含有许多排列成矩阵的存储单元，其中每一存储单元至少对应于一个字线和一个位线。字线加有对相应单元进行存取控制的信号。若字线被激活，则允许对相应的单元存取，否则就不能存取。数据通过位线传输到存储单元或从存储单元传输出来。
通常使用“与非”逻辑或者“或非”逻辑电路技术来检测存储器件中的数据。电源节点经过一个负载连接到位线，而位线的另一端连接到读出放大器。在使用“与非”电路的存储器件中，为了提高集成度，将多个存储单元组成一行，而将多个行连接到一个位线上。当连接在一个位线上的行数增加时，位线的寄生电容和存在于位线和行之间的结电容都要增加，以致与位线有关的总电容增加，引起位线中时间延迟的增加。
本发明的目的是提供一种能够高速运行的半导体器件。
为达到上述目的，根据本发明特征之一的半导体存储器件包含：
多个字线;
多个位线;
多个各自具有发射极、收集极和基极的电流驱动晶体管，其中发射极连接到相应的位线而收集极接地;以及
多个由许多存储单元组成的行，这些存储单元串接在相应的电流驱动晶体管和地之间，其中每一个存储单元都根据预定的程序由从第一存储单元和第二存储单元中选定的一个组成，第一存储单元与相应的字线信号无关地处于“通”，而第二存储单元根据相应的字线信号可在“通”与“断”之间进行转换。
在一个实施例中，第一存储单元由一个耗尽型MOS晶体管组成而第二存储单元由一个增强型MOS晶体管构成，另外还包括一个传输选行信号的选行线;以及多个各自串接在相应的电流驱动晶体管基极和相应行的一端之间的选行晶体管，其栅极接选行线。
为达到上述目的，根据本发明第二特征的半导体存储器件包含：
多个字线;
多个位线;
多个各由串接的多个存储单元组成的行，每行有一端接地，其中每一存储单元由根据预定的程序从一个第一存储单元和第二存储单元中选出的一个组成，第一存储单元与相应的字线信号无关处于“通”，而第二存储单元根据相应的字线信号可在“通”与“断”之间转换;
多个接收相应选行信号的选行线;
多个各自具有源极、漏极和栅极的选行晶体管，其源极接相应行的另一端而栅极接相应的选行线;以及
多个各自具有收集极、发射极和基极的电流驱动晶体管，其基极接相邻二个选行晶体管的漏极而发射极接相应的位线。
在一个实施例中，第一存储单元由一个耗尽型MOS晶体管组成而第二存储单元由一个增强型MOS晶体管组成。
为达到上述目的，根据本发明第三特征的半导体SRAM单元电路包含：
一个位线;
一个反位线;
一个字线;
一个具有发射极、收集极和基极的第一电流驱动晶体管，其发射极接位线;
一个具有发射极、收集极和基极的第二电流驱动晶体管，其发射极接反位线;
一个具有一第一节点和一第二节点的数据锁存单元，用来以第一节点与第二节点间电位差的形式储存数据;
一个连接在第一电流驱动晶体管的基极和数据锁存单元第一节点之间、根据字线信号而在“通”与“断”之间进行转换的第一存取晶体管;以及
一个连接在第二电流驱动晶体管的基极和数据锁存单元第二节点之间、根据字线信号而在“通”与“断”之间进行转换的第二存取晶体管。
为达到上述目的，根据本发明的第四特征的半导体存储结构包含：
一个半导体衬底;
多个形成在半导体衬底上的字线，衬底和字线之间排列有一第一隔离层;
多个形成在第一隔离层上的位线，第一隔离层和位线之间排列有一个第二隔离层;
多个形成在半导体衬底上各由串接的多个存储单元组成的行，各行的一端接地，其中每一存储单元由根据预定的程序从一个第一存储单元和一个第二存储单元中选出的一个组成，第一存储单元与相应的字线信号无关而处于“通”，而第二存储单元根据相应的字线信号可在“通”与“断”之间进行转换;
多个选行晶体管，各有一个与相应行的另一端相连的源极、一个用来接收相应选行信号的栅极行和一个公共漏区，其中的公共漏区用作二个相邻选行晶体管的漏极;以及
多个电流驱动晶体管，各有一个由阱构成的收集极、一个由排列在该阱上的公共漏区构成的基极和一个发射极，该发射极由形成在第一隔离层和第二隔离层之间并通过第一隔离层中的接触孔接到公共漏区、通过第二隔离层中的接触孔接到相应位线的半导体层构成。
在一个实施例中，该也用作电流驱动晶体管基极的公共漏区用N型杂质掺杂到浓度为1017-1019/cm2。用作电流驱动晶体管发射极的半导体层是一多晶硅层，其厚度为500-1500 。用作电流驱动晶体管收集极的阱的掺杂浓度为1014-1016/cm2。
为达到上述目的，根据本发明第五特征的半导体存储器结构包含：
一个半导体衬底;
多个形成在半导体衬底上的字线，衬底和字线之间排列有一第一隔离层;
多个形成在半导体衬底上的位线，衬底和位线之间排列有一个第二隔离层;
多个形成在半导体衬底上的行，每行由多个存储单元组成并有一端接地，其中每一存储单元是根据预定的程序从第一存储单元和第二存储单元中选出的一个，第一存储单元与相应字线信号无关处于“通”，而第二存储单元根据相应的字线信号可在“通”与“断”之间进行转换;
多个选行晶体管，各有一个与相应行的另一端相连的源极、一个用来接收相应的选行信号的栅极和一个公共漏区，其中公共漏区用作二个相邻选行晶体管的漏极;以及
多个电流驱动晶体管，各有一个由阱组成的收集极、一个由排列在阱上的公共漏区构成的基极和一个由形成在公共漏区中的掺杂区组成并通过第二隔离层中的接触孔接到相应位线的发射极。
在一个实施例中，该也用作电流驱动晶体管基极的公共漏区用N型杂质掺杂到浓度为1017-1019/cm2，掺杂深度为0.1-0.5μm。用作电流驱动晶体管收集极的阱的掺杂浓度为1014-1016/cm2。
参照附图详细描述一个实施例，将使本发明的上述目的和其它优点更为明显。
图1示出了根据本发明的半导体ROM器件的一个实施例。
图2示出了本发明半导体ROM器件的另一实施例。
图3示出了本发明半导体ROM器件的又一实施例。
图4A和图4B分别示出了第一存储单元和第二存储单元的例子。
图5示出根据本发明的半导体SRAM器件的一个实施例。
图6示出了图5中数据锁存单元的一个例子。
图7是相应于图3所示半导体ROM器件的局部结构的一个例子的平面图。
图8是图7中沿AA′的剖面图。
图9A至9G是根据本发明图7所示电流驱动晶体管结构及其附近结构的制造过程的剖面图。
图10是相应于图3所示半导体ROM器件的局部结构又一例子的平面图。
图11是图7沿BB′线的剖面图。
图12A至12F是根据本发明图10所示电流驱动晶体管及其附近结构的制造过程的剖面图。
本发明的半导体存储器件包括一个双极晶体管，其发射极接位线而收集极接地，它改善了电流驱动能力从而提高了运行速度。
图1是根据本发明一个实施例的半导体ROM器件电路的示意图，具体表示了“与非”ROM的单元阵列结构的一部分。
ROM中有熟知的采用“或非”逻辑电路技术的“或非”只读存储器（NOR    ROM）和采用“与非”逻辑电路技术的“与非”只读存储器（NAND    ROM）。在NOR    ROM中，每个均存储单元连接在位线和地之间，有运行速度高的优点。同时，这种器件要求在每个单元上都做接触孔，因则芯片面积利用率不高，导致制造成本高的缺点。另一方面，NAND    ROM具有芯片面积可得到充分利用的优点;但存在着电流驱动能力低的问题，其结果是运行速度低。因为电流驱动晶体管是为了改善存储单元中的电流驱动能力，故根据本发明采用电流驱动晶体管对NAND    ROM是有效的。
参照图1，形成了多个字线（WL-1至WL-8）和多个位线（BL-1至BL-3）。每一位线通过负载Q1、Q2或Q3都接至电源节点VDD，以传输储存在相应行的存储单元中的一个数据。组成一行的多个存储单元串联在电流驱动晶体管的基极和地之间。每行通常由8或16个存储单元组成（图1中每行由8个存储单元组成）。存储单元被排列成一个带有字线列的矩阵，每一个存储单元由根据预定的程序从第一存储单元和第二存储单元中选出的一个组成。第一存储单元不管字线信号为何总是处于“通”，而第二存储单元则根据相应的字线信号在“通”与“断”之间转换。
电流驱动晶体管Q4、Q5和Q6由双极晶体管构成，各有一个接到相应位线的发射极、一个接地的收集极和一个接相应行第一存储单元的基极。电流驱动晶体管最好由纵向双极晶体管构成。
具有这种结构的ROM其运行如下。将多个字线中选出的任一字线加以激活信号，然后通过位线根据相应于被选出的字线的存储单元的程序状态检测出数据。换言之，在该被选出的字线中，若该存储单元为第一存储单元，相应的位线就有第一状态，若该存储单元为第二存储单元，则相应的位线有第二状态。
就对ROM中存储单元的编程方法而言，熟知的方法有场氧化物编程、离子注入物编程和通孔接触编程。场氧化物编程根据第一存储单元与第二存储单元之间的栅极氧化物的厚度差来区分阈值电压。离子注入物编程根据沟道中离子注入物的导电类型的变化来区分阈值电压。在“或非”ROM中，第一存储单元的沟道内掺入物的导电类型与源极及漏极的相同，致使存储单元总是处于“通”态而与相应的字线信号无关。在通孔接触编程中，连接各单元的接触孔根据该程序而有选择地形成。
在“或非”ROM的离子注入物编程中，耗尽型NMOS晶体管（图4A所示）可形成为第一存储单元而增强型NMOS晶体管（图4B所示）可形成为第二存储单元，其中耗尽型NMOS晶体管总处于“通”态而与相应的字线无关。增强型NMOS晶体管则在相应的字线信号为“低”态时被转换为“断”，相应的字线为“高”态时转换为“通”。若增强型NMOS晶体管为“断”态，则相应的行内设有电流，这使相应位线的电位基本升到“高”电平。另一方面，由于耗尽型NMOS晶体管保持“通”态而与相应的字线信号无关，故电流流过相应的行到地，这使相应位线的电压降到地（即“低”电平）。
图2是根据本发明另一特征的半导体存储器件的电路示意图，表示了采用“与非”及“或非”二种逻辑电路技术的ROM单元阵列的局部结构。
在图2中，每一位线（BL-1、BL-2、BL-3）都接至二个行。在这些行中，选择晶体管Q7、Q8、Q9、Q10、Q11和Q12控制对相应行的存取。该选择晶体管的栅极接至相应的选行线S-1或S-2。此外，为了从连接于一个位线上的多行中只选一行，选行线S-1的信号可以与S-2的信号取相反的态。换言之，当选行线S-1被激活时，由被字线WL-11至WL-18访问的各存储单元所组成的行被选出。另一方面，当选行线S-2被激活时，由字线WL-21至WL-28访问的各存储单元组成的行被选出。
电流驱动晶体管Q4、Q5和Q6各有一个接至相邻二个选择晶体管漏极和基极、一个接地的收集极和一个接相应位线的发射极。该电流驱动晶体管的基极和二个相邻的选择晶体管的漏极由一个公共区组成。这种结构不会明显地增加用于添补电流驱动晶体管而要求的管芯面积。此外，与图2不同，不了增加集成度，电流驱动晶体管的基极至少可接至三个行。
图3是根据本发明又一特征的半导体ROM器件的电路示意图。
在图3中，各位线BL-1、BL-2和BL-3至少与三个行相连接，以致每一行至少包括二个选择晶体管。若选择线S1和S2都加上激活信号，则选择晶体管Q13、Q14、Q15、Q7、Q8和Q9接通，选择出由WL-11至WL-18定义的各行。同时，若对都对选择线S3和S4施加激活信号，则选择晶体管Q10、Q11、Q12、Q16、Q17和Q18导通，从而选择出由WL-21至WL-28定义的多行。
图5是根据本发明又一个特征在半导体SRAM器件的电路示意图。半导体SRAM器件包括一个位线BL、一个反位线BL、一个字线WL、两个电流驱动晶体管Q21和Q24、两个存取晶体管Q22和Q23以及一个数据锁存元件501。
在电流驱动晶体管Q21中，发射极接位线 BL，收集极接地，而基极接存取晶体管Q22的漏极。与此类似，电流驱动晶体管Q24的发射极接反位线 BL，其收集极接地，而基极存取晶体管Q23的漏极。存取晶体管Q22和Q23的栅极都接字线WL，存取晶体管Q22的源极接至节点N1而Q23的源极接节点N2。数据锁存元件501以节点N1和节点N2之间电位差的形式储存数据。
在这种SRAM存储单元中，流经位线的电流增加了，致使运行速度得以提高。此外，电流驱动晶体管Q21和Q24最好由纵向双极晶体管组成。
图6示出了图5所示数据锁存元件的一个例子，其中数据锁存元件包括L1和L2两个负载，以及二个下拉晶体管Q25和Q26。
参照图6，负载L1连接在电源节点Vcc和节点N1之间，而负载L2连接在电源节点Vcc和节点N2之间。晶体管Q25的漏极和源极分别接节点N1和地，而Q25的栅极接节点N2。对应地，晶体管Q26的漏极和源极分别接节点N2和地，其栅极接节点N1。这处结构有二个稳态，其中一个态中，节点N1为“高”电平而节点N2为“低”电平，另一个态中，节点N1为“低”电平而节点N2为“高”电平。
图7是图3所示半导体ROM局部结构例子的平面图。
在图7中，参考号706A和706B表示用作相应选行晶体管栅极的选行线。参考号708A至708H表示字线，其中每一存储单元都由一个增强型MOS晶体管和一个耗尽型MOS晶体管中选出的一个组成。此外，各字线用作相应的存储单元MOS晶体管的栅极。参考号701表示电流驱动晶体管的发射区，由掺杂有P型杂质的多晶硅组成。参考号702表示电流驱动晶体管的基极，参考号703表示用于在基极和发射区之间以及发射极和位线之间进行连接的接触孔。参考号704表示位线，参考号701表示激活区，其中形成了诸如晶体管源区和漏区以及沟道之类的掺杂区。参考号707表示在形成源和漏区的离子注入过程中使用的保护掩模。
图8为沿图7中AA′线的剖面图。
在图8中，用作电流驱动晶体管收集极的P型阱705形成在半导体衬底801上并经由分立的接触孔（图8中未绘出）接地。此处，为了改善位线的放电能力，P型阱705可接至电位比地更低的电位节点。掺杂区702同时用作电流驱动晶体管的基极和二个相邻选行晶体管的公共漏极。参考号802和803表示二个相邻进行晶体管的源区。在隔离层804和隔离层805之间形成了一个半导体层701，用作电流驱动晶体管的发射极。半导体层701通过形成在隔离层804中的接触孔接至掺杂区702，并通过形成在隔离层805中的接触孔接至一个相应的位线704。
图9A至图9G是说明根据本发明示于图7的电流驱动晶体管及其附近结构的制造工艺的剖面图。
参照图9A，在半导体衬底801上形成P型阱705，然后在P型阱705上形成一个栅极隔离膜804A和各个多晶硅栅706A。此处各多晶硅栅706A用作各个选行线。此外，在形成多晶硅栅706A的同一工序中，形成字线708A至708H（图9A-9G中未绘出）。以60KeV的能量注入浓度为3.2×1013/cm2磷之类的N型杂质（901），以便形成n-掺杂区802A、702A和803A。掺杂区802A确定出一个选择晶体管的源区，掺杂区803A确定出另一个选择晶体管的源区，而掺杂区702A确定出二个相邻选择晶体管的公共漏区和电流驱动晶体管的基极。
接着，如图9B所示，用光刻工艺形成一个暴露出局部掺杂区702A的光刻胶掩模图形902，然后以100-180KeV的能量注入诸如磷之类的n型杂质（903），其浓度为2×1013-6×1013/cm2，以形成n-掺杂区702。此处，要控制掺杂区702和多晶硅栅706A之间的距离和掺杂区702的深度以防止掺杂区802A、803A和702之间的短路以及穿通。
参照图9C，在各个多晶硅栅极706A的侧面形成间隔层804B。形成一个暴露出源区802A和803A的光刻胶掩模图形904，然后进行离子注入（905），其中，用40KeV的能量注入浓度为5×1015/cm2的砷之类的n型杂质以形成各选择晶体管源区802和803的LDD结构。
除去掩模904之后，相继形成作为层间绝缘层的高温氧化物（HTO）层804C和硼磷硅玻璃（BPSG）层804D。然后，在BPSG层804D的表面形成一个确定接触孔的光刻胶掩模图形906，再选择性腐蚀隔离层804D和804C以形成接触孔。接着，如图9E所示，除去光刻掩模图形906，并形成厚度为500-1500 的P+多晶硅层701A，该多晶硅层通过层间隔离层804C和804D中形成的接触孔与掺杂区702连接起来。P+多晶硅层701A是用原位沉积工艺形成的，或者通过在沉积一个不掺杂的多晶硅层之后再掺硼的方法形成。然后用确定电流驱动晶体管发射极的光刻胶掩模907，选择性腐蚀P+半导体层701A。
参照图9F，在BPSG层间隔离层804D和形成图形的P+多晶硅层701上，沉积一个HTO/BPSG层805作为层间隔离层，再进行回流工序以展平HTO/BPSG层805的表面。
接下去用光刻工艺形成一个确定接触孔以暴露出P+多晶硅发射极层701的光刻胶掩模图形908，然后选择性腐蚀HTO/BPSG层间隔离层以形成接触孔。再如图9G，在如此得到的结构上形成一个由铝之类金属构成的位线704，以使位线704连接到P+多晶硅发射极层701。
图10是图3所示半导体ROM器件局部结构另一例子的平面图。
在图10中，参考号706A和706B表示选行线，而参考号708A-708H表示字线。参考号1002表示电流驱动晶体管的发射区而参考号1001表示电流驱动晶体管的基极。参考号1001表示连接电流驱动晶体管发射极和位线的接触孔。参考号704表示位线而参考号710表示形成了n+源/漏和沟道的激活区。参考号707表示离子注入形成源/漏区过程中所用的保护掩膜。
图11是沿图7中BB′线的剖面图。
在图11中，掺杂区1003同时用作二个相邻选择晶体管的公共漏极和电流驱动晶体管的基极。掺杂区1002用作电流驱动晶体管的发射极，它通过隔离层1004中形成的接触孔与相应的位线704相连接。
图12A至图12F是根据本发明制造图11所示电流驱动晶体管及邻近结构所用方法的剖面图。
参照图12A，在半导体衬底801上形成一个用作电流驱动晶体管收集极的P型阱705，再在P型阱705上形成一个栅极隔离膜1004A和多晶硅栅极706A。注入N型杂质（1201）以形成n-掺杂区802A、1003A和803A。
然后为图12B所示，用光刻方法形成一个局部暴露出掺杂区1003A的光刻胶掩模图形1202，再用130-180KeV的能量注入浓度为2×1013-6×1013/cm2的磷之类n型杂质（1203），以形成n-掺杂区1003。
清除掩模图形1202之后，如图12c所示，形成一个确定电流驱动晶体管发射极的光刻胶图形1204，再用40-80KeV的能量进行形成发射极的离子注入（1205），所用的P型杂质诸如BF2之类的注入浓度为2×1015-4×1015/cm2。
其后，除去掩模图形1204，再如图12D所示，在各多晶硅栅极706A的侧面形成隔离1004B。形成暴露出两个相邻选行晶体管的源区802A和803A的光刻胶掩模图形1206，之后再用40KeV的能量进行离子注入，其掺杂的N型杂质（如As等）浓度为5×1015/cm2，从而使各选行晶体管的源区802和803形成LDD结构。
除去掩模图形1206之后，相继形成高温氧化物（HTO）层1004C和磷硼硅玻璃（BPSG）层1004D作为层间绝缘层（图12E）。接着，在BPSG层1004D的表面上形成限定出接触孔的光刻胶掩模图形1208，并选择性地腐蚀绝缘层1004D和1004C，以形成接触孔。其后如图12F所示，除去光刻胶掩模图形1208，是地如此得到的结构上形成由铝等金属构成的位线704，该位线704连接到发射区1002。
根据本发明的包括有电流驱动晶体管的半导体存储器件具有增大各位线电流从而增加运行速度的效能，这样就提高了存储单元的集成度。因而其成本也得到降低。
虽然本发明已结合一些具体的实施例进行了描述，对本技术领域的技术人员来说，显然可以根据前面的描述做很多的变通、修改和改变。因此，本发明应视为包括所有这些符合所附权利要求的修改和改变。

Claims (13)

1、一种半导体存储器件，它包含：
多个字线；
多个位线；
多个电流驱动晶体管，它们各有一个发射极、一个收集极和一个基极，其中的发射极与相应的位线相连接而收集极接地；以及
多个由许多存储单元组成的行，这些存储单元串连在相应电流驱动晶体管的基极和地之间，其中每一个存储单元都由根据预定的程序从一个第一存储单元和一个第二存储单元中选出的一个所构成，第一存储单元与相应的字线信号无关而处于“通”，而第二存储单元根据相应字线信号可在“通”和“断”之间转换。
2、如权利要求1所述的半导体存储单元，其中，所述第一存储单元由一个耗尽型MOS晶体管组成，而所述第二存储单元由一个增强型MOS晶体管组成。
3、如权利要求1所述的半导体存储器件，还包含：
一个通过它来传输选行信号的选行线;以及
多个选行晶体管，它们各自串接在相应的电流驱动晶体管的基极和相应行的一端之间，而其栅极接所述选行线。
4、一种半导体存储单元，它包含：
多个字线;
多个位线;
多个由许多串接的存储单元组成的行，每一行有一端接地，其中每个存储单元由根据预定的程序从一个第一存储单元和一个第二存储单元中选出的一个构成，第一存储单元与相应的字线信号无关处于“通”，而第二存储单元根据相应字线信号可在“通”和“断”之间转换;
多个用来接收相应的选行信号的选行线;
多个选行晶体管，各有一个源、一个漏和一个栅，其源极接相应行的另一端而栅极接相应的选行线;以及
多个电流驱动晶体管，多有一个连接到二个相邻选行晶体管漏极的基极和一个连接到相应位线的发射极。
5、如权利要求4所述的半导体存储器件，其中，所述第一存储单元由一个耗尽型MOS晶体管组成，而所述第二存储单元由一个增强型MOS晶体管组成。
6、一种半导体SRAM单元电路，它包含：
一个位线;
一个反位线;
一个字线;
一个第一电流驱动晶体管，它有一个发射极、一个收集极和一个基极，其发射极接所述位线;
一个第二电流驱动晶体管，它有一个发射极、一个收集极和一个基极，其发射极接所述反位线;
一个数据锁存单元，它有一个第一节点和一个第二节点，并以第一节点和第二节点之间电位差的形式来储存数据;
一个连接在所述第一电流驱动晶体管基极和所述数据锁存单元第一节点之间并根据所述字线的信号而在“通”与“断”之间转换的第一存取晶体管;以及
一个连接在所述第二电流驱动晶体管基极和所述数据锁存单元第二节点之间并根据所述字线的信号而在“通”与“断”之间转换的第二存取晶体管。
7、一种半导体存储器结构，它包含：
一个半导体衬底;
多个形成在所述半导体衬底上的字线，在衬底和字线之间排列了一个第一隔离层;
多个形成在所述第一隔离层上的位线，在第一隔离层和位线之间排列了一个第二隔离层;
多个形成在所述半导体衬底上的行，每个行由多个串连的存储单元组成并有一端接地，其中的每个存储单元由根据预定的程序从一个第一存储单元和一个第二存储单元中选出的一个构成，第一存储单元与相应的字线信号无关处于“通”，而第二存储单元根据相应的字线信号可在“通”与“断”之间转换;
多个选行晶体管，各有一个接到相应行另一端的源极、一个接收相应的选行信号的栅极和一个公共漏区，其中的公共漏区用作二个相邻选行晶体管的漏极;以及
多个电流驱动晶体管，各有一个由一个阱构成的收集极、一个由排列在阱上的公共漏区组成的基极和一个形成在第一隔离层和第二隔离层之间的半导体层构成的发射极，该半导体层通过第一隔离层中的接触孔连接到公共漏区而且通过第二隔离层中的接触孔连接到相应位线。
8、如权利要求7所述的半导体存储器结构，其中，所述公共漏区还用作所述电流驱动晶体管的基极，它用N型杂质掺杂到浓度为1017-1019/cm2。
9、如权利要求7所述的半导体存储器结构，其中，所述用作所述电流驱动晶体管发射极的半导体层是一个厚度为500-1500A的多晶硅层。
10、如权利要求7所述的半导体存储器结构，所述用作所述电流驱动晶体管收集极的阱被掺杂到杂质浓度为1014-1016/cm2。
11、一种半导体存储器，它包含：
一个半导体衬底;
多个形成在上述中导体衬底上的字线，衬底与字线之间排列了一个第一隔离层;
多个形成在上述半导体衬底上的位线，衬底与位线之间排列了一个第二隔离层;
多个形成在上述半导体衬底上的行，每一行由多个存储单元组成且其一端接地，其中各存储单元是根据预定的程序从一个第一存储单元和一个第二存储单元中选出的一个构成的，第一存储单元与相应字线的信号无关而处于“通”，而第二存储单元根据相应的字线信号可在“通”与“断”之间转换;
多个选行晶体管，各有一个接到相应行另一端的源极、一个接收相应的选行信号的栅极和一个公共漏区，其中的公共漏区用作二个相邻选行晶体管的漏极;以及
多个电流驱动晶体管，各晶体管有一个由阱构成的收集极、一个由排列在阱上的公共漏区构成的基极以及一个由形成在公共漏区中并通过第二隔离层中的接触孔连接到相应位线的掺杂区构成的发射极。
12、如权利要求11所述的半导体存储器结构，其中，所述公共漏区还用作上述电流驱动晶体管的基极，它由N型杂质掺杂到浓度为1017-1019/cm2。深度为0.1-0.5μm。
13、如权利要求11所述的半导体存储器结构，其中，所述用作上述电流驱动晶体管收集极的阱由杂质掺杂到浓度为1014-1016/cm2。
CN94102636A 1993-03-05 1994-03-04 半导体存储器件 Expired - Lifetime CN1036231C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019930003299A KR960012252B1 (ko) 1993-03-05 1993-03-05 반도체 메모리장치
KR3299/93 1993-03-05

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNB971029296A Division CN1149579C (zh) 1993-03-05 1997-03-04 半导体存储器件

Publications (2)

Publication Number Publication Date
CN1095188A true CN1095188A (zh) 1994-11-16
CN1036231C CN1036231C (zh) 1997-10-22

Family

ID=19351689

Family Applications (2)

Application Number Title Priority Date Filing Date
CN94102636A Expired - Lifetime CN1036231C (zh) 1993-03-05 1994-03-04 半导体存储器件
CNB971029296A Expired - Lifetime CN1149579C (zh) 1993-03-05 1997-03-04 半导体存储器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNB971029296A Expired - Lifetime CN1149579C (zh) 1993-03-05 1997-03-04 半导体存储器件

Country Status (5)

Country Link
US (1) US5483483A (zh)
JP (1) JP3943603B2 (zh)
KR (1) KR960012252B1 (zh)
CN (2) CN1036231C (zh)
DE (1) DE4407210B4 (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0135798B1 (ko) * 1994-08-17 1998-04-24 김광호 전류증폭형 마스크-롬
GB2300983A (en) * 1995-05-13 1996-11-20 Holtek Microelectronics Inc Flexible CMOS IC layout method
US5631486A (en) * 1995-09-22 1997-05-20 United Microelectronics Corporation Read-only-memory having both bipolar and channel transistors
TW372363B (en) * 1996-04-04 1999-10-21 Mitsubishi Electric Corp Manufacturing method for static semiconductor memory apparatus and semiconductor apparatus and bipolar transistor
KR100210846B1 (ko) * 1996-06-07 1999-07-15 구본준 낸드셀 어레이
JPH1092950A (ja) 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH10154393A (ja) * 1996-11-22 1998-06-09 Mitsubishi Electric Corp スタティック型半導体記憶装置
JPH10163435A (ja) * 1996-11-29 1998-06-19 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
US5895241A (en) * 1997-03-28 1999-04-20 Lu; Tao Cheng Method for fabricating a cell structure for mask ROM
US5896313A (en) 1997-06-02 1999-04-20 Micron Technology, Inc. Vertical bipolar SRAM cell, array and system, and a method of making the cell and the array
JPH1139877A (ja) * 1997-07-15 1999-02-12 Mitsubishi Electric Corp 半導体記憶装置
JPH1139878A (ja) * 1997-07-16 1999-02-12 Mitsubishi Electric Corp スタティック型半導体メモリセル
JPH1139880A (ja) * 1997-07-16 1999-02-12 Mitsubishi Electric Corp 半導体記憶装置
JPH1166858A (ja) * 1997-08-12 1999-03-09 Mitsubishi Electric Corp 半導体記憶装置
JP4073525B2 (ja) * 1997-09-05 2008-04-09 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JPH1187659A (ja) * 1997-09-05 1999-03-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH11163278A (ja) * 1997-11-25 1999-06-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6034881A (en) * 1998-04-15 2000-03-07 Vlsi Technology, Inc. Transistor stack read only memory
US6492211B1 (en) 2000-09-07 2002-12-10 International Business Machines Corporation Method for novel SOI DRAM BICMOS NPN
US6542396B1 (en) * 2000-09-29 2003-04-01 Artisan Components, Inc. Method and apparatus for a dense metal programmable ROM
CN101515478B (zh) * 2002-09-30 2011-12-21 张国飙 改进的三维只读存储器
US7187036B2 (en) * 2004-03-31 2007-03-06 Taiwan Semiconductor Manufacturing Company Connection structure for SOI devices
JP2006260742A (ja) 2005-02-15 2006-09-28 Sanyo Electric Co Ltd メモリ
US8223553B2 (en) * 2005-10-12 2012-07-17 Macronix International Co., Ltd. Systems and methods for programming a memory device
JP2007257786A (ja) * 2006-03-24 2007-10-04 Toshiba Corp 半導体記憶装置
US8638605B2 (en) 2011-05-25 2014-01-28 Micron Technology, Inc. Apparatus and methods including a bipolar junction transistor coupled to a string of memory cells
JP6297783B2 (ja) * 2013-03-08 2018-03-20 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4648074A (en) * 1984-06-29 1987-03-03 Rca Corporation Reference circuit with semiconductor memory array
US4868628A (en) * 1984-08-22 1989-09-19 Signetics Corporation CMOS RAM with merged bipolar transistor
KR900000065B1 (ko) * 1985-08-13 1990-01-19 가부시끼가이샤 도오시바 독출전용 반도체기억장치와 그 제조방법
US5200355A (en) * 1990-12-10 1993-04-06 Samsung Electronics Co., Ltd. Method for manufacturing a mask read only memory device
JPH05129554A (ja) * 1991-07-01 1993-05-25 Toshiba Corp ダイナミツク型半導体記憶装置
US5101257A (en) * 1991-07-01 1992-03-31 Motorola, Inc. Semiconductor device having merged bipolar and MOS transistors and process for making the same

Also Published As

Publication number Publication date
US5483483A (en) 1996-01-09
KR960012252B1 (ko) 1996-09-18
DE4407210A1 (de) 1994-09-08
JPH077090A (ja) 1995-01-10
CN1036231C (zh) 1997-10-22
CN1149579C (zh) 2004-05-12
JP3943603B2 (ja) 2007-07-11
KR940022834A (ko) 1994-10-21
CN1171599A (zh) 1998-01-28
DE4407210B4 (de) 2007-05-16

Similar Documents

Publication Publication Date Title
CN1036231C (zh) 半导体存储器件
CN1154189C (zh) 静态半导体存储器
US6269021B1 (en) Memory cell of nonvolatile semiconductor memory device
US5998820A (en) Fabrication method and structure for a DRAM cell with bipolar charge amplification
CN1302554C (zh) 静态随机存取存储单元的布置及其器件
US20050205943A1 (en) Memory and method of fabricating the same
CN1759450A (zh) 可编程阻抗存储器器件
CN1949522A (zh) 非易失性存储单元与集成电路
CN1618129A (zh) 负微分电阻场效应晶体管及其电路
US20020175359A1 (en) Semiconductor memory device
CN1992283A (zh) 用在高密度cmos sram中的叠置存储单元
CN1284244C (zh) 静态型半导体存储器
CN1126111C (zh) 多端口随机存取存储器的整体布线管理装置与方法
CN1967718A (zh) 非易失性存储单元、存储单元矩阵和存储装置
EP0469554B1 (en) Non-volatile programmable read only memory device having a plurality of memory cells each implemented by a memory transistor and a switching transistor stacked thereon
CN1159764C (zh) N沟道金属氧化物半导体驱动电路及其制造方法
CN1229811C (zh) Eeprom使用的单一晶体管存储单元
CN1477647A (zh) Rom单元及其编程方法和布局方法以及rom器件
CN1146996C (zh) 含有逻辑电路和存储电路的半导体器件
US6788562B2 (en) Semiconductor memory device and write/readout controlling method error correction code decoding device
CN1420546A (zh) 半导体集成电路器件的制造方法
JP4040102B2 (ja) 冗長エレメントとして単一ポリシリコンフローティングゲートトランジスタを使用するメモリ冗長回路
CN1516189A (zh) 半导体存储器件
US5650956A (en) Current amplification type mask-ROM
US6201725B1 (en) Nonvolatile memory cell structure for integration with semiconductor logic devices and method of using same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CX01 Expiry of patent term

Expiration termination date: 20140304

Granted publication date: 19971022