CN1146996C

CN1146996C - 含有逻辑电路和存储电路的半导体器件

Info

Publication number: CN1146996C
Application number: CNB991259610A
Authority: CN
Inventors: ��ɭ; 新森正洋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-12-09
Filing date: 1999-12-09
Publication date: 2004-04-21
Anticipated expiration: 2019-12-09
Also published as: JP2000174239A; KR100465009B1; TW439260B; CN1256517A; JP3159191B2; US6630707B1; KR20000047993A

Abstract

根据本发明具有主位线和辅助位线的半导体器件能够被高速地访问。在半导体器件中，多个辅助位线中的任何一个被选择性地连接到主位线。主位线(1)和辅助位线(3)都形成在相同的绝缘膜(26)上。存储单元选择字线(8)的成行的布线层(15)形成在绝缘膜(27)上。

Description

含有逻辑电路和存储电路的半导体器件

技术领域

本发明涉及半导体器件，特别涉及包括逻辑电路和存储电路的半导体器件。

背景技术

近些年来，由于闪速存储器为非易失性半导体存储器，适于提高集成度(增加容量)，因此倍受关注。闪速存储器单元基本上由具有浮栅的存储单元组成。存储单元晶体管的阈值随着所述浮栅中电荷的积累而改变，这意味着存储信息。以此方式，由于闪速存储器中的存储单元基本上由一个存储单元晶体管组成，因此被一个存储单元所占的面积很小；由此提高了集成度。

然而，由于闪速存储器仅由一个用做存储单元晶体管的晶体管组成，因此需要很精确地调节存储单元晶体管的阈值。

即，在闪速存储器中，由于每个存储单元没有配备选择晶体管，因此需要每个存储单元使用它自己的阈值电压来决定是否被选择。由于此原因，对于简单的每个存储单元来说，根据需要存储的信息(即，逻辑电平‘1’或‘0’)设置‘高阈值’或‘低阈值’是不够的。例如，当将某个逻辑电平(写数据)存储在存储单元时，在该存储单元晶体管被选中时，将该存储单元晶体管的阈值电压设置为等于或高于栅电压。另一方面，当将另一逻辑电平(删除数据)存储在存储单元时，在它被选中时，需要将该存储单元晶体管的阈值电压设置为等于或低于存储单元晶体管的栅电压，但当取消选择时，将阈值电压设置为等于或高于栅电压。

为此目的，当写数据时，不需要准确地调节存储单元晶体管的阈值。然而，当擦除数据时，则需要很精确地调节阈值以使其落在上面提到的范围内。

假设擦除数据的阈值电压过低，低于取消选择的栅电压。然后，无论是否它被选择或取消选择，存储单元晶体管将正常导通，不能读取，这称做‘过删除’。此外，闪速存储单元具有一次块擦除的特点，但包含在每个块中的大量存储单元的擦除不均匀：是分散的。由于此，很难使一次所擦除的大量存储单元的擦除阈值电压落入上面提到的范围内。

为了防止所述过擦除的问题，已提出各种方法，包括使用选择晶体管。使用选择晶体管，即使存储单元晶体管被过量删除时，选择晶体管可以确保取消选择的存储单元晶体管的不导通。因此，擦除时不需要使存储单元晶体管的阈值电压落入以上提到的范围内，由此简化了擦除功能。为了满足提高存储器存取速度的需要，近来以下类型的闪速存储单元引人注意：使用存储单元晶体管和选择晶体管，并用主(primary)位线和辅助(secondary)位线构成存储单元阵列的闪速存储器。这种类型的闪速存储器良好地使用了控制由许多存储单元连接到一个位线所引起的寄生电容量可能的增加的技术，由此缩短了每个位线的充电/放电时间。要简要地介绍所述技术，连接到n个存储单元的m个辅助位线中的任何一个通过m个辅助位线选择晶体管选择，由此连接到主位线。因此，由于通常仅有一个辅助位线连接到主位线，因此寄生电容值仅包括主位线、选择的辅助位线以及n个存储单元的电容值。与不具有主位线/辅助位线的常规结构相比，选择时充电和放电的寄生电容值的总量减小。

如图1所示，该存储单元阵列结构由以下部件组成：辅助位线103的第一层、主位线101的第二层、具有源扩散层106的存储单元选择的晶体管105、存储单元104、以及辅助位线选择的晶体管102。存储单元104的源连接到存储单元选择的晶体管105的漏，而存储单元104的漏连接到辅助位线103。器件隔离区107隔开辅助位线选择的晶体管102。晶体管102的源连接到辅助位线103，而它的漏连接到主位线101。在所述常规存储单元阵列结构中，主位线101的第二层由铝布线制成，辅助位线103的第一层由多晶硅布线制成。

由于在常规的结构中辅助位线利用多晶硅布线，因此需要除使用金属布线作为第一布线层形成逻辑电路以外有助于高速功能的其它工艺来形成非易失存储器。当用混合存储器/逻辑电路制造半导体器件时会造成成本的增加。此外，由于辅助位线利用多晶硅布线，辅助位线的电阻值增加。由此，连接到辅助位线的存储单元的数量不能增加，工作速度也不能增加。

发明内容

因此，本发明的目的是提供一种具有混合非易失存储器/逻辑电路的半导体器件，以下面的方式制造：非易失存储电路的互连工艺与逻辑电路互连工艺共享，由此减小了辅助位线的电阻，也增加了访问非易失存储电路的速度。

为了实现本发明的上述目的，提供了一种半导体器件，它包括一个主位线和连接到多个存储单元的多个辅助位线，多个辅助位线中选中的任何一个被连接到主位线；使用相同的布线层构成主位线和多个辅助位线。

为了实现本发明的上述目的，还提供了一种半导体器件，它包括：第一和第二扩散层，形成在半导体衬底上；选择晶体管，包括具有相互串联连接在第一和第二扩散层之间的浮栅和控制栅的存储单元晶体管以及选择栅；存储单元选择字线，将信号传送到控制栅；选择晶体管选择字线，将信号传送到选择栅；第一绝缘膜，覆盖存储单元晶体管、选择晶体管、存储单元选择字线以及选择晶体管选择字线；第一接触孔，露出形成在第一绝缘膜上的第一扩散层的表面；第一导电材料，填充第一接触孔并将其与扩散层连接；第一和第二成行的布线，沿存储单元选择字线和存储单元选择晶体管选择字线形成在第一绝缘膜上；第二接触孔，形成在第一绝缘膜上，将第一成行的布线层连接到存储单元选择字线上；第三接触孔，形成在第一绝缘膜上，将第二成行布线层连接到存储单元选择晶体管选择字线；第二绝缘膜，覆盖第一和第二成行布线层；第四接触孔，形成在第二绝缘膜上，由此露出第一接触孔；第二导电材料，填充第四接触孔并将其连接到第一导电材料；辅助位线，其形成在第二绝缘膜上，并与第二导电材料相连接；主位线，形成在第二绝缘膜上；以及开关器件，选择性地将辅助位线连接到主位线。

为了实现本发明的上述目的，又进一步提供了一种半导体器件，它包括：第一和第二扩散层，形成在半导体衬底上；存储单元选择晶体管，包括具有相互串联连接在第一和第二扩散层之间的浮栅和控制栅的存储单元晶体管以及选择栅；存储单元选择字线，将信号传送到控制栅；存储单元选择晶体管选择字线，将信号传送到选择栅；第一绝缘膜，覆盖存储单元晶体管、选择晶体管、存储单元选择字线以及存储单元选择晶体管选择字线；第一接触孔，露出形成在第一绝缘膜上的第一扩散层的表面；第一导电材料，填充第一接触孔并将其连接到扩散层；辅助位线，形成在第一绝缘膜上并被连接到第一接触孔；形成在半导体衬底上的第三和第四扩散层；辅助位线选择晶体管，其辅助位线选择栅形成在第三和第四扩散层之间的沟道区上方；第二接触孔，对应于第三扩散层形成在第一绝缘膜上；第二导电材料，填充第二接触孔并将第三扩散层连接到辅助位线；第三接触孔，对应于第四扩散层形成在第一绝缘膜上；第三导电材料，填充第三接触孔并被连接到第四扩散层；主位线，形成在第一绝缘膜上，并被连接到第三导电材料。

附图说明

从下面结合附图的详细说明中，会使本发明的以上和其它目的、特点及优点变得更加明显。

图1是显示具有主位线和辅助位线的常规器件结构的剖面图；

图2示出了根据本发明第一实施例具有主位线和辅助位线的存储电路；

图3示出了本发明第一实施例的俯视图；

图4为沿图3中AA’线的剖面图；

图5为沿图3中BB’线的剖面图；

图6是显示根据本发明第一实施例成行布线的互连的俯视图；

图7(a)为沿图6中CC’线的剖面图；

图7(b)为沿图6中DD’线的剖面图；

图7(c)为沿图6中EE’线的剖面图；

图8(a)到8(c)示出了制造本发明第一实施例的工艺步骤；

图9(a)到9(c)示出了制造本发明第一实施例的工艺步骤；

图10示出了本发明第二实施例的俯视图；

图11为沿图10中II’线的剖面图；

图12为沿图10中JJ’线的剖面图；

图13是显示根据本发明第二实施例成行布线的互连的俯视图；

图14(a)为沿图13中FF’线的剖面图；

图14(b)为沿图13中GG’线的剖面图；

图14(c)为沿图13中HH’线的剖面图。

具体实施方式

下面参考附图介绍本发明的几个实施例。

(第一实施例)

图2示出了具有主位线和辅助位线的非易失存储电路的结构。所述非易失存储电路的结构包括：主位线1、多个辅助位线3、多个辅助位线选择晶体管2以及多个存储单元4。每个辅助位线选择晶体管2被连接在每个辅助位线3和主位线1之间。每个辅助位线选择晶体管2的栅被连接到对应的一个辅助位线选择字线10。存储单元4由多个存储单元选择晶体管5和多个如EEPROM等的非易失存储单元晶体管6组成。

当与辅助位线选择字线10的信号相应而使辅助位线选择晶体管2导通时，每个辅助位线3电连接到主位线1。连接到选中的一个辅助位线3的存储单元晶体管6被存储单元选择字线8选择，并与存储单元选择晶体管选择字线121的信号相应，通过电连接的存储选择晶体管5被电连接到源线9。由此，存储单元晶体管6被电连接在源线9和主位线1之间。当选择存储单元晶体管6时，存储其中的数据电平“0”或“1”由连接到主位线1的检测电路(图中未示出)检测。

图3示出了图2中存储电路结构的俯视图。图4为沿图3中AA’线的剖面图。图5为沿图3中BB’线的剖面图。

首先简要介绍形成在半导体衬底11上的存储单元4和辅助位线选择晶体管2的结构。

器件隔离区18将存储单元14和辅助位线选择晶体管2相互隔开，隔离区18形成于阱19内，而阱19形成在半导体衬底11上。

存储单元4由存储选择晶体管5和存储单元晶体管6组成，两者具有几乎相同的器件结构。

存储选择晶体管5由扩散层171和172以及存储单元选择晶体管选择字线121组成，选择字线的一部分用作晶体管5的栅极。存储单元晶体管6由以下组成：在阱19内所形成的扩散层172和173(即，漏和源)；形成在栅绝缘膜上，形成在扩散层171和172之间或源和漏之间的沟道区上方的浮栅122；以及在浮栅122上的绝缘膜上形成的存储单元选择字线8。应该注意双层互连7，其由多晶硅和金属硅化物层组成，以和存储单元晶体管相同的方式形成在存储单元选择晶体管选择字线121上。

辅助位线选择晶体管2由扩散层161和162组成，为形成在阱19内的源和漏，辅助位线选择字线10的一部分用作晶体管2的栅极，所述栅由栅绝缘膜制备在扩散层161和162之间(即，源和漏之间)所形成的沟道区上方。应该注意辅助位线选择字线10具有低电阻的双层结构，由多晶硅和金属硅化物层组成。

下面介绍与多个存储单元4相连接的每个辅助位线3。

使用第二铝布线层，在层间绝缘膜26上形成辅助位线3，并通过形成在绝缘膜26上的接触孔14和形成在层间绝缘膜27上的接触孔13连接到存储单元晶体管6的扩散层173。接触孔13由第一铝布线层组成。将上端区域构成为大于接触孔14的方垫形，以使在接触孔14周围留出余裕区域。

每个辅助位线3借助第一铝布线层连接到对应的一个辅助位线选择晶体管2的扩散层162，由第二铝布线层组成并形成在层间绝缘膜26上的主位线通过其对应的接触孔13和形成在层间绝缘膜26上的接触孔14，连接到辅助位线选择晶体管2的每个扩散层161。

以此方式，由低阻铝布线构成第一布线1和多个辅助位线3，允许形成由主位线1和第二布线3组成的低阻位线。由此，可以高速访问每个存储单元4。

如上所述，主位线1和辅助位线3都由第二铝布线层制成。因此，改善了穿过每个位线的响应时间。然而，穿过每个字线的响应时间依赖于硅化物字线的电阻。每个字线由硅化物制成，由此具有低电阻。然而，由于所述电阻高于金属布线，因此对输入信号的响应时间很长。

因此，考虑不仅提高每个晶体管对加给其栅的信号的响应时间、而且提高整个存储单元的响应时间的另外装置。

如上所述，第一铝布线层15用作中继布线，将扩散层161和162或扩散层173连接到各第二铝布线层(主位线1和辅助位线3)。由此，第一铝布线层的布线密度很低。在所述实施例中，仅形成方垫形焊盘。由此，第一铝布线层密度很低的区域可以用于其它的布线。因此使用沿第二位选择字线10的第一铝布线层、存储单元选择晶体管选择布线121以及存储单元选择字线8形成成行的用于降低字线电阻的布线。通过接触孔将所述第一成行铝布线层连接到它的对应字线，这样就可以形成很低电阻的字线。此外，可以高速访问每个存储单元4。

所述成行布线层和它的对应字线之间的连接关系显示在图6和7中。

图6为沿图3字线方向展宽的俯视图。使用了与图3中对应元件相同的标号。

通过形成在层间绝缘膜27上的各接触孔131，将存储单元选择字线8连接到它们各自的第一铝布线层15或连接到沿存储单元选择字线8形成在层间绝缘膜27上的成行布线层。

图7(a)为沿图6中线CC’截取的剖面图。通过形成在层间绝缘膜上所形成的各接触孔132，将存储单元选择晶体管选择字线121连接到沿存储单元选择晶体管选择字线121形成在层间绝缘膜27上的各第一铝布线层。在存储单元选择晶体管选择字线121的正上方形成布线层7之后除去部分布线层7。然后在开口上形成接触孔132。通过各接触孔132，将存储单元选择晶体管选择字线121连接到各第一布线层15或沿字线121形成的成行的布线层。图7(b)和7(c)为沿图6中的各线DD’和EE’截取的剖面图。应该注意的是通过将布线7穿孔而不是除去它的办法，将成行的布线层交替地连接到存储单元选择晶体管选择字线121。采用所述结构，布线7可以用于成行的布线层，以降低存储单元选择晶体管选择字线的电阻。

顺便提及，由于辅助位线选择字线10的构成基本上与存储单元选择字线8相同，因此省略了对它们的介绍。

接下来，参考图3、8和9的同时介绍根据本发明的制造存储单元和CMOS逻辑电路的工艺步骤。

图8示出了制备沿图3中的线AA’截取的存储单元区域的工艺步骤，逻辑电路区未显示在图3中，而图9示出了制备沿图3中的线BB’截取的存储单元区域的工艺步骤，逻辑电路区未显示在图3中。

逻辑电路区由nMOS晶体管和pMOS晶体管组成。nMOS晶体管由p型阱19中的n型源区和n型漏区22组成，而pMOS晶体管由n型阱21中的p型源和p型漏区23组成。另一方面，存储单元区域由辅助位线选择nMOS晶体管2和存储单元nMOS晶体管6组成。辅助位线选择nMOS晶体管2由p阱19中的扩散层161和162，即n型源区和n型漏区组成。存储单元nMOS晶体管6由p型阱19中的扩散层172和173，即n型源区和n型漏区、浮栅122以及控制栅或存储单元选择字线8组成。形成层间绝缘膜27以覆盖逻辑电路和存储单元区域。用于与每个位线选择晶体管2的源区和漏区建立接触的接触孔13形成在层间绝缘膜27上。与形成在层间绝缘膜27上的每个MOS晶体管建立接触的其它接触孔13形成在层间绝缘膜27上。由于可以使用常规的工艺技术制造以上介绍的结构，因此不再说明。以上提到的结构形成时的状态显示在图8(a)和9(a)中。

此后，通过溅射工艺或CVD工艺形成填充接触孔的栓塞，并在整个表面上形成铝膜。然后通过CMP工艺平整铝膜，根据第一铝布线层的形状选择性地腐蚀掉铝膜。在所述腐蚀工艺期间，大于方垫形接触孔的焊盘的铝区域完整无缺地保留在存储单元区域中的栓塞顶部上。此外，铝布线或成行的布线层沿各字线完整无缺地保留。在腐蚀工艺的同时，在逻辑电路区中的栓塞顶部形成大于方垫形接触孔的焊盘。除此以外，使用第一铝布线层完成nMOS晶体管和pMOS晶体管的布线，由此形成例如CMOS晶体管。当到此为止的工艺结束时，存储单元和逻辑电路区的状态显示在图8(b)和9(b)中。

此后，在第一铝布线层上形成层间绝缘膜26，然后通过CMP工艺等平整。接下来制出接触孔14将第一铝布线层连接到第二铝布线层。随后通过溅射工艺或CVD工艺，在接触孔14和层间绝缘膜20上形成铝膜。然后平整所述形成的铝膜，然后选择性地腐蚀掉铝膜，由此形成第二铝布线层15。第二铝布线层15包括存储单元区域中的主位线1和辅助位线3，然而它包括将它连接到逻辑电路区中的晶体管和逻辑电路的布线。

根据本发明的第一实施例，由于形成第一和第二铝布线层的工艺也可用以形成逻辑电路和存储单元，因此不必填加进一步的工艺，可以高速地访问由逻辑电路和存储单元组成的混合半导体器件的存储单元。

使用铝布线以下面的方式形成主位线和辅助位线：第一铝布线层用做中继布线，将走向与对应的字线(第二铝布线层)相同的成行布线层和扩散层连接。这些线形成在同一层中。这样可以不使用另一层形成用于各字线的成行的布线层。由此，可以不使用附加的工艺和增加成本，形成低阻位线和字线，由此提高了到存储单元的访问速度。

(第二实施例)

在如上所述的本发明的第一实施例中，由第二铝布线层形成主位线和辅助位线，使用第一铝布线层形成用于各字线的成行的布线层。相反，根据第二实施例，由第一铝布线层形成主位线和辅助位线，而使用第二铝布线层形成用于各字线的成行的布线层。

由于根据本发明第二实施例的电路结构与第一实施例的相同，因此这里不再说明。

图10示出了器件结构的俯视图。沿线II’和JJ’截取的剖面显示在图11和12中。

在第二实施例中，接触孔、成行的布线层、主位线以及辅助位线的布局与第一实施例的不同。

如图11所示，由第一布线层形成在层间绝缘膜27上的主位线1通过接触孔13连接到每个辅助位线选择晶体管2的扩散层。使用第二铝布线沿各辅助位线选择字线10、存储单元选择字线121、存储单元选择晶体管选择字线8形成成行的布线25。

如图12所示，借助第一铝布线，通过接触孔13将辅助位线选择晶体管2的扩散层162连接到形成在层间绝缘膜上的辅助位线3，而辅助位线3通过接触孔13连接到存储单元晶体管6的扩散区域173。

由第二铝布线层所形成的成行的布线层25及其对应的字线之间的关系显示在图13中。沿图13中线FF’、GG’和HH’截取的剖面显示在图14(a)、14(b)和14(c)中。

通过形成在层间绝缘膜27上接触孔133，将如图14(a)中所示的存储单元选择字线8连接到方垫形的各第一铝布线层15，并通过形成于层间绝缘膜26上的接触孔141，再连接到各第二铝布线层，即成行的布线层。每个接触孔141大于它的对应接触孔133，但小于由第一铝布线15形成的对应的方垫形焊盘，由此提供了一定的余裕空间。

通过形成在层间绝缘膜27上的接触孔134，将如14(b)和14(c)中所示的存储单元选择晶体管选择字线121连接到各方垫形第一铝布线层15，并通过形成在层间绝缘膜26上的接触孔142再连接到第二铝布线层25或成行的布线层。选择性地除去布线7，由此露出存储单元选择晶体管选择字线121。此外，如果不选择性地除去布线7，布线7可以用做成行布线层，形成通过该层的接触孔。然后，由于成行的第二铝布线层25是降低电阻的主要因素，布线7对此的贡献很小，并且由于布线7的寄生电容造成信号传播的延迟，因此在第二实施例中不需要将布线7连接到存储单元选择晶体管选择字线121。如果布线7的寄生电容很小，那么布线7还可以用作成行的布线层。

通过接触孔133和141，将未显示在图中的辅助位线选择字线10连接到由第二铝布线层所形成的成行的布线层。

采用所述布局，第二实施例提供了和第一实施例类似的低阻位线和字线。

根据第一实施例，如图3所示，两个存储单元的每一个都需要接触孔13和14。此外，如图6所示，每个存储单元选择晶体管选择字线121需要接触孔132；每个存储单元选择字线8需要接触孔131；以及每个辅助位线选择字线10需要形成在层间绝缘膜27上的接触孔(未在图中示出)。然而，根据第二实施例，如图10所示，两个存储单元的每一个都需要一个接触孔13。此外，如图13所示，每个存储单元选择晶体管选择字线121需要两个接触孔13和14；每个存储单元选择字线8、需要接触孔13和14；以及每个辅助位线选择字线10需要形成在层间绝缘膜27和26上的接触孔(未在图中示出)。然而，每个存储单元不需要用于将存储单元连接到成行的布线层的接触孔。是否需要取决于每个字线的电阻。因此，根据第二实施例的结构可以减少接触孔的总数。这控制了接触孔上发生的缺陷并提高了成品率。

此外，当使用铝布线构成逻辑电路时，如果不形成用于各字线的成行的布线，那么通过相同的铝布线层可以形成主位线和辅助位线。因此，提高了设计的自由度。

如上所述，根据本发明，由于主位线和辅助位线都由金属布线构成，因此可以提供低阻位线。此外，用于各字线的成行的布线的形成提供了低阻字线。因此，可以高速访问每个存储单元。

已结合一些优选实施例介绍了根据本发明的半导体器件。应该理解本发明包含的主题不限于这些特定实施例。相反，本发明意在包括所附权利要求书精神和范围所涵盖的所有替换、修改和等效。

Claims

1.一种半导体器件，包括一个主位线和连接到多个存储单元的多个辅助位线，所述多个辅助位线中选中的任何一个被连接到所述主位线；所述半导体器件的特征在于使用相同的布线层构成所述主位线和所述多个辅助位线。

2.根据权利要求1的半导体器件，其中所述主位线和所述辅助位线都由金属布线形成。

3.根据权利要求1的半导体器件，其中所述多个存储单元的每一个包括浮栅、控制栅和连接到所述辅助位线的扩散层；以及将信号传送到所述控制栅的存储单元选择字线由与所述辅助位线不同的布线层形成；所述半导体器件还包括连接到所述存储单元选择字线的成行的布线层。

4.根据权利要求1的半导体器件，其中所述多个存储单元的每一个包括由第一扩散层、第二扩散层、形成在所述第一和第二扩散层之间的沟道区域上方所形成的浮栅、形成在所述浮栅上的控制栅组成的第一晶体管，由所述第二扩散层、第三扩散层以及形成在所述第二和第三扩散层之间沟道上方的选择栅组成的第二晶体管；所述主位线和所述多个辅助位线都由不同于将信号传送到所述控制栅的存储单元选择字线和将信号传送到所述选择栅的存储单元选择晶体管选择字线所使用的布线层的布线层形成；以及成行的布线层，连接到各存储单元选择字线和存储单元选择晶体管选择字线，由与所述存储单元选择字线、所述存储单元选择晶体管选择字线以及所述主位线和辅助位线不同的布线层形成。

5.一种半导体器件，包括：

第一和第二扩散层，形成在半导体衬底上；

选择晶体管，包括具有相互串联连接在所述第一和第二扩散层之间的浮栅和控制栅的存储单元晶体管以及选择栅；

存储单元选择字线，将信号传送到所述控制栅；

选择晶体管选择字线，将信号传送到所述选择栅；

第一绝缘膜，覆盖所述存储单元晶体管、所述选择晶体管、所述存储单元选择字线以及所述选择晶体管选择字线；

第一接触孔，露出形成在第一绝缘膜上的所述第一扩散层的表面；

第一导电材料，填充所述第一接触孔并将其与所述扩散层连接；

第一和第二成行的布线，沿所述存储单元选择字线和所述存储单元选择晶体管选择字线形成在所述第一绝缘膜上；

第二接触孔，形成在所述第一绝缘膜上，将所述第一成行的布线层连接到所述存储单元选择字线上；

第三接触孔，形成在所述第一绝缘膜上，将所述第二成行布线层连接到所述存储单元选择晶体管选择字线；

第二绝缘膜，覆盖所述第一和所述第二成行布线层；

第四接触孔，形成在所述第二绝缘膜上，由此露出所述第一接触孔；

第二导电材料，填充所述第四接触孔并将其连接到所述第一导电材料；

辅助位线，其形成在第二绝缘膜上，并与所述第二导电材料相连接；

主位线，形成在所述第二绝缘膜上；以及

开关器件，选择性地将所述辅助位线连接到所述主位线。

6.根据权利要求5的半导体器件，其中所述主位线和所述辅助位线与所述成行的布线交叉。

7.根据权利要求5的半导体器件，其中所述开关器件包括：第三扩散层，通过形成在所述第二绝缘膜上的第五接触孔和形成在所述第一绝缘膜上对应所述第五接触孔的第六接触孔，连接到所述辅助位线；第四扩散层，通过形成在所述第二绝缘膜上的第七接触孔和形成在所述第一绝缘膜上对应于所述第七接触孔的第八接触孔，连接到所述主位线；以及辅助位线选择栅，形成在所述第三和所述第四扩散层之间沟道区域上方。

8.根据权利要求7的半导体器件，还包括：辅助位线选择字线，形成在第一绝缘膜上并将信号传送到所述辅助位线选择栅；以及第三成行布线层，沿所述辅助位线选择字线形成在所述第一绝缘膜上，并连接到所述辅助位线选择字线。

9.一种半导体器件，包括：

第一和第二扩散层，形成在半导体衬底上；

存储单元选择晶体管，包括具有相互串联连接在所述第一和第二扩散层之间的浮栅和控制栅的存储单元晶体管以及选择栅；

存储单元选择字线，将信号传送到所述控制栅；

存储单元选择晶体管选择字线，将信号传送到所述选择栅；

第一绝缘膜，覆盖所述存储单元晶体管、所述选择晶体管、所述存储单元选择字线以及所述存储单元选择晶体管选择字线；

第一导电材料，填充所述第一接触孔并将其连接到所述扩散层；

辅助位线，形成在第一绝缘膜上并被连接到所述第一接触孔；

形成在所述半导体衬底上的第三和第四扩散层；

辅助位线选择晶体管，其辅助位线选择栅形成在所述第三和第四扩散层之间的沟道区上方；

第二接触孔，对应于所述第三扩散层形成在所述第一绝缘膜上；

第二导电材料，填充所述第二接触孔并将所述第三扩散层连接到所述辅助位线；

第三接触孔，对应于所述第四扩散层形成在所述第一绝缘膜上；

第三导电材料，填充所述第三接触孔并被连接到所述第四扩散层；

主位线，形成在所述第一绝缘膜上，并被连接到所述第三导电材料。

10.根据权利要求9的半导体器件，还包括：第二绝缘膜，覆盖所述辅助位线和所述主位线；第一成行布线层，其沿所述存储单元选择字线形成在所述第二绝缘膜上，并连接到形成在所述存储单元选择字线和所述第二绝缘膜上的第四接触孔。

11.根据权利要求10的半导体器件，还包括第二成行的布线层，沿所述存储单元选择字线形成在所述第二绝缘膜上，并被连接到形成在所述存储单元选择晶体管选择字线和所述第二绝缘膜上的第五接触孔。

12.根据权利要求10的半导体器件，还包括第三成行的布线层，沿所述辅助位线选择字线形成在所述第二绝缘膜上，并被连接到形成在所述辅助位线选择字线和所述第二绝缘膜上的第六接触孔。