KR100465009B1

KR100465009B1 - 논리회로와 메모리회로를 포함하는 반도체장치

Info

Publication number: KR100465009B1
Application number: KR10-1999-0055703A
Authority: KR
Inventors: 신모리마사히로
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 1998-12-09
Filing date: 1999-12-08
Publication date: 2005-01-13
Also published as: CN1256517A; US6630707B1; JP2000174239A; KR20000047993A; CN1146996C; JP3159191B2; TW439260B

Abstract

본 발명에 따른 주 비트선과 부 비트선을 갖는 반도체장치는 액세스의 속도를 향상시킬 수 있다. 상기 반도체장치에 있어서, 복수의 부 비트선 중의 어느 하나의 부 비트선은 주 비트선에 선택적으로 접속되어 있다. 주 비트선(1)과 부 비트선(3)은 동일 절연막(26)상에 형성되어 있다. 메모리셀 선택워드선(8)에 대한 라이닝배선(15)은 절연막(27)상에 형성되어 있다.

Description

논리회로와 메모리회로를 포함하는 반도체장치{SEMICONDUCTOR DEVICE INCLUDING LOGIC CIRCUIT AND MEMORY CIRCUIT}

본 발명은 반도체장치에 관한 것으로서, 특히 논리회로와 메모리회로를 포함하는 반도체장치에 관한 것이다.

최근에, 불휘발성 메모리이면서 고집적화(대용량화)에 매우 적합한 반도체메모리로서 플래시메모리가 주목받고 있다. 플래시메모리의 메모리셀은 기본적으로 플로팅게이트를 갖는 메모리셀 1개로 이루어지고, 이 플로팅게이트에 전하를 축적시킴으로서 메모리셀 트랜지스터의 임계값을 변화시켜 정보를 불휘발적으로 기억한다. 이와 같이, 플래시메모리에서는 메모리셀이 기본적으로 하나의 메모리셀 트랜지스터만으로 이루어지기 때문에, 하나의 메모리셀이 점유하는 면적이 작고 고집적화에 적합한다.

그러나, 플래시메모리는 하나의 트랜지스터에 의해서 메모리셀 트랜지스터를 구성하고 있기 때문에, 메모리셀 트랜지스터의 임계값 조정을 고정밀도로 행할 필요가 있다.

즉, 플래시메모리에서, 각 메모리셀에 선택트랜지스터가 구비되어 있지 않고 개개의 메모리셀은 자기자신이 선택되는지 아닌지를 판단하기 위해 자기의 임계값 전압을 사용할 필요성이 있기 때문에, 각각의 셀이 단지 어떤 정보가 기억될 필요가 있는지에 따라 「높은 임계값」인지「낮은 임계값」인지(예컨대, 1 또는 0의 논리레벨중의 하나)로 설정되는 것만으로는 충분치가 않다. 예컨대, 메모리셀에 한쪽의 논리 레벨을 저장하는(데이터를 기입함) 경우에는, 그 메모리셀 트랜지스터의 임계값 전압을 선택시의 게이트전압 이상의 전압으로 설정하고, 반면에, 메모리셀에 다른쪽의 논리 레벨을 저장하는(데이터를 소거함) 경우에는, 그 메모리셀 트랜지스터의 임계값 전압을 선택시의 게이트전압 이하의 전압으로 설정할 필요가 있지만, 비 선택시의 게이트전압 이상으로 설정할 필요가 있다.

상기와 같은 이유로 의해, 데이터의 기입에 있어서는 메모리셀 트랜지스터의 임계값을 정확히 조정할 필요는 없지만, 데이터의 소거시에는 메모리셀 트랜지스터의 임계값 전압을 상기에 언급된 범위내로 두어야 할 정도로 정확히 제어할 필요가 생긴다.

가령, 데이터 소거시에 임계값 전압이 지나치게 낮게 되어 비 선택시의 게이트전압의 이하가 되어 버리면, 선택시 뿐만 아니라 비 선택시에도 메모리셀 트랜지스터는 항상 도통상태가 되어서 판독이 불능으로 되어 버린다, 소위「과소거」가 생긴다. 더구나, 플래시메모리는 블록단위로서의 일괄소거를 특징으로 하고 있지만, 각 블록에 포함되는 다수의 메모리셀은 그 소거특성이 일정하지 않고 흩어지기 때문에, 일괄해서 소거되는 다수의 메모리셀의 소거시 임계값 전압을 상기 범위내로 두는 것에는 많은 문제가 따른다.

상기 과소거의 문제를 방지하기 위해서 여러가지의 방법이 제안되고 있지만, 그 하나로서 선택트랜지스터를 사용하는 방법이 있다. 이러한 선택트랜지스터를 사용함으로서 메모리셀 트랜지스터가 과소거의 상태로 되는 경우에도, 비 선택시에는 선택트랜지스터가 확실히 메모리셀 트랜지스터의 비 도통상태를 확보할 수가 있다. 따라서, 소거시에 있어서의 메모리셀 트랜지스터의 임계값 전압을 상기의 범위내로 둘 필요성이 없어져 소거동작이 용이하게 된다. 상기와 같은 메모리셀 트랜지스터와 선택트랜지스터를 사용한 플래시메모리에 있어서, 액세스 속도의 고속화라는 요구에 수반되어 비트선을 분할한 주 비트선 및 부 비트선을 갖는 메모리셀 어레이구조가 주목되고 있다. 이것은 1개의 비트선에 다수의 메모리셀이 접속됨에 따라, 이 비트선에 메모리셀을 접속함으로서 기인되는 기생용량이 증가하는 것을 억제해주는 기술이면서 비트선의 충방전에 걸리는 시간을 단축하는 기술이기도 하다. 상기 기술을 간단히 설명하면, n개의 메모리셀이 접속된 부 비트선을 m개 준비하여, 이들 부 비트선을 m개의 부 비트선 선택트랜지스터에 의해서 선택적으로 주 비트선에 접속하는 기술이다. 따라서, 주 비트선에는 항상 1개의 부 비트선만이 접속되게 되어, 주 비트선에 부가되는 기생용량은 주 비트선 자신의 용량, 부 비트선 자신의 용량, 및 n개의 메모리셀의 용량만을 포함하고, 주 비트선 및 부 비트선을 마련하지 않는 종래의 구성에 비해 선택시에 충방전을 하여야 하는 기생용량의 크기가 작게 된다.

상기 메모리 셀 어레이 구조는 도1에서 도시하는 바와 같이, 이하의 구성으로 되어있다. 즉, 상기 메모리셀 어레이구조는 첫번째 층의 부 비트선(103)과, 두번째 층의 주 비트선(101)과, 소스가 되는 확산층(106)을 소스로 하는 메모리셀 선택트랜지스터(105)와, 메모리셀(104)과, 부 비트선선택트랜지스터(102)로 구성되어 있다. 메모리셀(104)의 소스는 메모리셀 선택트랜지스터(105)의 드레인에 접속되어 있으며, 메모리셀(104)의 드레인은 부 비트선(103)에 접속되어 있다. 소자분리영역(107)은 부 비트선선택트랜지스터(102)를 분리시킨다. 상기 트랜지스터(102)의 소스는 부 비트선(103)에 접속되어 있고 상기 트랜지스터(102)의 드레인은 주 비트선(101)에 접속되어 있다. 상기와 같은 종래의 메모리셀 어레이구조에서, 두번째 층의 주 비트선(101)은 알루미늄배선으로 형성되고, 첫번째 층의 부 비트선(103)은 폴리실리콘배선으로 형성된다.

종래의 구성에서 부 비트선은 폴리실리콘배선을 사용하므로, 고속동작을 위해 첫번째 층의 배선에 사용되는 금속배선을 갖는 논리회로를 형성하는 공정과는 별도의 공정이 불휘발성 메모리를 형성하는데 필요하므로, 메모리회로 및 논리회로를 혼성하는 반도체장치를 제조하는 때에는 제조 코스트가 상승하고 폴리실리콘배선을 부 비트선으로서 사용하고 있기 때문에 부 비트선의 저항치가 커져서 부 비트선에 접속하는 메모리셀의 수를 증가시킬 수가 없고 고속동작을 시킬 수 없다는 문제가 발생한다.

따라서, 본 발명의 목적은 불휘발성 메모리회로와 논리회로의 혼성으로 이루어진 반도체장치를 제공하는 것으로서, 불휘발성 메모리회로의 배선공정을 논리회로의 배선공정과 공용으로 하여 부 비트선의 저항치를 저감하고 또한 불휘발성 메모리회로로의 액세스의 속도를 고속화하는 반도체장치를 제공하는 것에 있다.

도 1은 주 비트선과 부 비트선을 갖는 종래의 디바이스의 구성을 도시하는 단면도.

도 2는 본 발명의 제1 실시예에 따른 주 비트선 및 부 비트선을 갖는 메모리의 회로도.

도 3은 본 발명의 제1 실시예의 평면도.

도 4는 도 3의 A-A'선에 따른 단면도.

도 5는 도 3의 B-B'선에 따른 단면도.

도 6은 본 발명의 제1 실시예에 따른 라이닝배선의 접속을 도시하는 평면도.

도 7의 (a)는 도 6의 C-C'선에 따른 단면도.

도 7의 (b)는 도 6의 D-D'선에 따른 단면도.

도 7의 (c)는 도 6의 E-E'선에 따른 단면도.

도 8의 (a) 내지 (c)는 본 발명의 제1 실시예의 제조공정을 도시하는 도면.

도 9의 (a) 내지 (c)는 본 발명의 제1 실시예의 제조공정을 도시하는 도면.

도 10은 본 발명의 제2 실시예의 평면도.

도 11은 도 10의 I-I'선에 따른 단면도.

도 12는 도 10의 J-J'선에 따른 단면도.

도 13은 본 발명의 제2 실시예에 따른 라이닝배선의 접속을 도시하는 평면도.

도 14의 (a)는 도 13의 F-F'선에 따른 단면도.

도 14의 (b)는 도 13의 G-G'선에 따른 단면도.

도 14의 (c)는 도 12의 H-H'선에 따른 단면도.

<도면의 주요부에 대한 간단한 설명>

1 : 주 비트선 2 : 부 비트선 선택트랜지스터

3 : 부 비트선 4 : 메모리셀

5 : 메모리셀 선택트랜지스터 6 : 메모리셀 트랜지스터

8 : 메모리셀 선택워드선 10 : 부 비트선 선택워드선

15 : 첫번째층 알루미늄배선 25 : 두번째층 알루미늄배선

13 : 콘택홀 131 : 콘택홀

132 : 콘택홀 133 : 콘택홀

134 : 콘택홀 14 : 콘택홀

141 : 콘택홀 142 : 콘택홀

121 : 메모리셀 선택트랜지스터 선택워드선

122 : 플로팅게이트 27 : 층간절연막

26 : 층간절연막

이하, 본 발명의 여러 실시예가 도면을 참조하며 기술될 것이다.

제1 실시예

도2는 주 비트선 및 부 비트선을 갖는 불휘발성 메모리회로의 구성을 도시하고 있다. 상기 불휘발성 메모리는 주 비트선(1), 복수의 부 비트선(3), 복수의 부 비트선선택트랜지스터(2) 및 복수의 메모리셀(4)로 구성되어 있다. 상기 각각의 부 비트선선택트래지스터(2)는 부 비트선(3)과 주 비트선(1)의 사이에 각각 접속되어 있다. 부 비트선선택트랜지스터(2) 각각의 게이트는 대응하는 부 비트선선택워드선(10)의 하나에 접속되어 있다. 메모리셀(4)은 복수의 메모리셀선택트랜지스터(5)와 EEPROM과 같은 복수의 불휘발성 메모리셀트랜지스터(6)로 구성되어 있다.

각각의 부 비트선(3)은 대응하는 부 비트선선택트랜지스터(2)가 부 비트선선택워드선(10)의 신호를 따라 결정되는 경우에 주 비트선(l)에 접속된다. 선택된 부 비트선(3)의 메모리셀트랜지스터(6)는 메모리셀선택워드선(8)에 의해서 선택됨과 동시에 메모리셀 선택트랜지스터 선택워드선(121)에 의해서 도통된 메모리셀 선택트랜지스터(5)를 개재하여 소스선(9)에 접속됨에 의해 소스선(9)과 주 비트선(1) 사이에 접속되어, 선택상태에 있을 때에 전류가 흐르는가 아닌가에 의해서 셀 트랜지스터에 보지된 데이터의 레벨 "0" 또는 "1"이 주 비트선(1)에 접속된 도시하지않는 검출회로에 의해서 검출된다.

도 3은 도2의 메모리회로의 구성을 도시하는 평면도이다. 도 4는 도3의 A-A'선에 따른 단면도이다. 도5는 도3의 B-B'선에 따른 단면도이다.

우선, 반도체기판(11)상에 형성된 메모리셀(4) 및 부 비트선 트랜지스터(2)의 구조를 간단히 설명한다.

메모리셀(4) 및 부 비트선 선택트랜지스터(2)는 반도체기판(11)상에 형성된 웰(19) 내에 소자분리영역(18)에 의해서 분리되어 형성되어 있다.

메모리셀(4)은 메모리셀 선택트랜지스터(5)와 메모리셀 트랜지스터(6)로 구성되어 있고 디바이스구조로서는 거의 같은 구성을 하고 있다.

메모리셀 선택트랜지스터(5)는 확산층(171, 172) 및 게이트가 되는 메모리셀 선택트랜지스터 선택워드선(121)으로 구성되며, 메모리셀 트랜지스터(6)는 웰(19) 내에 형성된 소스/드레인이 되는 확산층(172, 173)과, 확산층(172 및 173)에 끼여진 즉 소스 드레인 사이에 끼여진 채널영역상에 게이트절연막을 개재하여 형성된 플로팅게이트(122)와, 플로팅게이트(122)상에 절연막을 개재하여 형성된 컨트롤게이트가 되는 메모리셀 선택워드선(8)을 구비하는 구성으로 되어 있다. 단, 메모리셀 선택트랜지스터 선택워드선(121)상에는 메모리셀 트랜지스터와 같이 폴리실리콘과 금속실리사이드의 2층구조의 배선(7)이 형성되어 있다.

부 비트선 선택트랜지스터(2)는 웰(19) 내에 형성된 소스/드레인이 되는 확산층(161 및 162)과, 확산층(161 및 162)에 끼여진 즉, 소스 드레인 사이에 끼여진 채널영역상에 게이트절연막을 개재하여 형성된 게이트가 되는 부 비트선 선택워드선(10)을 구비하여 구성되어 있다. 단, 상기 부 비트선 선택워드선(10)도 메모리셀 선택워드선(8)과 같이 저 저항화를 위해, 폴리실리콘과 금속실리사이드의 2층구조로 되어있다.

다음에, 복수의 메모리셀(4)이 접속되는 부 비트선(3)에 관해서 설명한다.

부 비트선(3)은 층간절연막(26)상에 제2 알루미늄배선에 의해서 형성되어, 메모리셀 트랜지스터(6)의 확산층(173)과 층간절연막(26)에 형성된 콘택홀(14) 및 층간절연막(27)에 형성된 콘택홀(13)을 개재하여 접속되어 있다. 이 때, 콘택홀(13)은 제1 알루미늄배선에 의해서 형성되어 있지만, 그 상단부는 콘택홀(14)과의 마진을 취하기 위해서 콘택홀(14)보다도 큰 장방형의 방석모양으로 형성되어 있다.

상기 부 비트선(3)은 첫번째층의 알루미늄배선을 개재하여 부 비트선 선택트랜지스터(2)의 한쪽의 확산층(162)에 접속되어 있다. 부 비트선 선택트랜지스터(2)의 다른쪽의 확산층(161)은 층간절연막(27)에 형성된 콘택홀(13) 및 층간절연막(26)에 형성된 콘택홀(14)을 개재하여, 층간절연막(26)상에 형성된 두번째층의 알루미늄배선에 의해서 형성된 주 비트선(1)에 접속되어 있다

이와 같이, 주 비트선(1)과 부 비트선(3)을 함께 저 저항의 알루미늄배선에 의해서 구성함으로써, 주 비트선(1) 및 부 비트선(3)에 의해서 형성되는 비트선을 저 저항화 할 수 있어, 고속으로 메모리셀(4)에 대한 액세스를 할 수 있다.

상술한 바와 같이, 주 비트선(1) 및 부 비트선(3)은 모두 두번째 층의 알루미늄배선에 의해서 구성되어 있다. 따라서, 비트선의 리스폰스를 향상할 수 있지만, 워드선의 리스폰스는 실리사이드화 된 워드선의 저항에 의존한다. 이들 워드선은 실리사이드화 되어 저 저항화되어 있지만, 금속배선에 비교하면 저항이 높기 때문에 입력신호에 대한 리스폰스는 시간이 늦는다.

따라서, 게이트에 인가된 신호에 대한 트랜지스터의 리스폰스를 향상시켜 나아가서는 메모리전체의 리스폰스를 향상시키는 추가적인 수단이 고려된다.

상술 한 바와 같이, 첫번째층의 알루미늄배선(15)은 확산층(161, 162) 또는 확산층(173)과 두번째층의 알루미늄배선(주 비트선(1) 및 부 비트선(3))을 접속하기 위한 중계배선으로서 쓰이고 있어, 첫번째층의 알루미늄배선의 배선밀도는 대단히 작게 된다. 본 예에서는 방석모양의 패드만이 형성되어 있게 된다. 그 때문에 첫번째층층의 알루미늄배선의 밀도가 낮아진 영역을 다른 배선에 할당할 수 있다. 그래서, 부 비트선 선택워드선(10), 메모리셀 선택트랜지스터 선택워드선(121), 메모리셀 선택워드선(8)에 따라 층간절연막(27)상에 배접용의 배선, 즉, 이들 워드선의 저 저항화를 위한 배선을 첫번째층 알루미늄배선에 의해서 형성하는 것이 가능해진다. 상기 라이닝배선의 첫번째층 알루미늄배선에 대응하는 워드선을 적절히 콘택홀에 의해 접속함으로서 이들 워드선의 배선저항을 지극히 작게 할 수 있고 메모리셀(4)에 대한 액세스 스피드를 향상시킬 수 있다.

상기 라이닝배선과, 대응하는 워드선과의 접속관계를 도 6 및 도 7에 도시한다.

도 6은 도 3에 있어서 워드선방향으로 연장한 부분의 평면도를 도시하며, 도 3에 대응하는 개소에는 같은 번호를 사용하고 있다.

메모리셀 선택워드선(8)은 층간절연막(27)에 형성된 콘택홀(131)에 의해서 메모리셀 선택워드선(8)에 따라 층간절연막(27)상에 형성된 라이닝배선으로서의 첫번째층 알루미늄배선(15)과 접속된다.

도 7(a)는 도 6의 대응부분인 C-C'선에 따른 단면도를 도시한다. 메모리셀 선택트랜지스터 선택워드선(121)은 층간절연막에 형성된 콘택홀(132)에 의해서 메모리셀 선택트랜지스터 선택워드선(7)에 따라 층간절연막(27)상에 형성된 첫번째층 알루미늄배선(15)에 접속되어 있다. 메모리셀 선택트랜지스터 선택워드선(121)의 직상에는 배선(7)이 형성되어 있기 때문에, 대응 배선(7)을 일부 제거하여 그 개구부에 콘택홀(132)을 형성하여, 메모리셀 선택트랜지스터 선택워드선(121)과 이에 따라 형성된 라이닝배선으로서의 첫번째층 배선(15)이 접속된다. 도 6의 대응부분인 D-D'선 및 E-E'선에 따른 단면도를 도 7(b) 및 도 7(c)에 도시하고 있다. 여기서, 배선(7)을 제거하지 않고 배선(7)을 관통하여 라이닝배선과 메모리셀 선택트랜지스터 선택워드선(121)을 콘택홀에 의해서 접속하더라도 좋고, 이러한 구성에 의해서 배선(7) 자체를 메모리셀 선택트랜지스터 선택워드선의 저 저항화를 위한 라이닝배선으로서 사용할 수가 있다.

또, 부 비트선 선택워드선(10)은 메모리셀 선택트랜지스터 선택워드선(121) 및 배선(7)을 제외하고는 도 7(a)에 도시한 메모리셀 선택워드선(8)과 실질적으로 같은 구성으로 되기 때문에 설명을 생략한다.

다음에, 메모리셀을 형성하는 공정과 CMOS 논리회로를 형성하는 공정을 도 3, 도 8 및 도 9를 참조하여 설명한다.

도 8은 도 3의 A-A'선에 따른 단면에 상당하는 위치의 메모리셀영역과 도 3에 도시하지 않고 있는 논리영역의 공정도를 도시하고, 마찬가지로 도 9는 도 3의B-B'선에 따른 단면에 상당하는 위치의 메모리셀영역과 도 3에 도시하지 않고 있는 논리영역의 공정도를 도시한다.

논리회로영역에는 P형웰(19)에 N형의 소스 및 드레인영역(22)이 형성된 N채널 MOS트랜지스터와, N형웰(21)에 P형의 소스 및 드레인영역(23)이 형성된 P채널 MOS트랜지스터가 형성되고, 메모리셀영역에는 P형웰(19)에 N형의 소스 및 드레인영역이 되는 확산층(161 및 162)이 형성된 N채널의 부 비트선 선택트랜지스터(2)와, P형웰(19)에 N형의 소스 및 드레인영역이 되는 확산층(172 및 173)이 형성되어 플로팅게이트(122) 및 컨트롤게이트가 되는 메모리셀 선택워드선(8)을 갖는 N채널의 메모리셀 트랜지스터(6)가 형성되어, 논리회로영역 및 메모리셀영역을 덮도록 형성된 층간절연막(27)과, 층간절연막(27)에 형성된 부 비트선 선택트랜지스터(2)의 소스/드레인의 콘택용의 콘택홀(13)과, 층간절연막(27)에 형성된 MOS트랜지스터의 콘택용의 콘택홀(13)이 형성되어 있다. 전술한 제조공정은 종래부터 사용되어 있는 기술을 적절히 사용함으로써 실현할 수가 있기 때문에 간단함을 위해 설명을 생략한다. 상술한 공정이 종료한 시점에서의 상태를 도 8(a) 및 도 9(a)에 도시한다.

다음에, 콘택홀을 매립하는 플러그 및 첫번째층 알루미늄배선을 만들기 위해서, 전면에 알루미늄을 스퍼터링 또는 CVD에 의해서 형성하고, 그후, CMP등에 의해서 알루미늄을 평탄화하여 첫번째층 알루미늄배선의 형상에 따라서 선택적으로 에칭한다. 메모리셀영역에서는 이 선택 에칭시에 플러그의 상부에 방석모양의 콘택홀 보다도 큰 패드를 형성하도록 알루미늄을 잔존시키고, 또한, 각 워드선의 라이닝배선이 되는 알루미늄배선을 각 워드선에 따라 잔존시킨다. 동시에, 논리회로영역에서도 선택 에칭시에 플러그의 상부에 방석모양의 콘택홀 보다도 큰 패드를 형성하며, 또한 N채널 MOS트랜지스터와 P채널 MOS트랜지스터로서 예컨대 단위 CMOS트랜지스터 셀을 형성하기 위한 배선을 첫번째층 알루미늄배선으로 한다. 여기까지의 공정이 종료하면, 도 8(b) 및 도 9(b)의 상태로 된다.

그 후, 첫번째 층 알루미늄배선상에 층간절연막(26)을 형성하여, CMP 등으로 평탄화한 후, 첫번째층 알루미늄배선과 두번째층 알루미늄배선을 접속하기 위한 콘택홀(14)의 구멍을 내고, 콘택홀(14) 및 층간절연막(20)상에 알루미늄을 스퍼터링 또는 CVD에 의해서 형성한다. 이 알루미늄을 CMP등으로 평탄화 한 후, 선택적으로 에칭하여 두번째층 알루미늄배선을 형성한다. 상기 2층 알루미늄배선(15)은 메모리셀영역에서 주 비트선(1) 및 부 비트선(3)을 형성하며 논리영역에서는 다른 트랜지스터나 논리회로와의 접속을 위한 논리배선을 형성한다.

본 발명의 제1 실시예에 따르면, 첫번째층 알루미늄배선을 형성하는 공정과 두번째층 알루미늄배선을 형성하는 공정을 논리회로를 형성하는 공정에서도 메모리셀을 형성하는 공정에서도 공용되는 공정으로 할 수 있기 때문에, 논리회로와 메모리셀회로가 혼재되는 반도체장치에 있어서도, 메모리셀의 액세스속도 향상을 새로운 공정을 늘림 없이 실현할 수가 있게 된다.

상기와 같이, 첫번째층의 알루미늄배선을 워드선과 같은 방향의 라이닝배선과, 두번째층의 알루미늄배선과 확산층과의 사이의 중계배선으로서 사용함에 의해, 주 비트선 및 부 비트선을 알루미늄배선으로 형성할 수 있는 동시에, 이들 배선을 동일한 층으로 형성함으로써 워드선의 라이닝배선을 새로운 층을 쓰지 않고 형성할 수가 있기 때문에, 공정수 및 코스트를 증가시킴 없이 비트선 및 워드선의 저 저항화를 실현할 수가 있어 메모리셀의 액세스 스피드를 향상시킬 수 있다.

제2 실시예

전술한 제1 실시예에서는 주 비트선 및 부 비트선을 두번째층의 알루미늄배선으로 형성하고 각 워드선의 라이닝배선을 첫번째층의 알루미늄배선으로 형성했지만, 본 제2 실시예에서 주 비트선 및 부 비트선을 첫번째층의 알루미늄배선층으로 형성하고, 각 워드선의 라이닝배선을 두번째층의 알루미늄배선으로 형성한 것에 관해서 설명한다.

본 발명에 의한 제2 실시예에 있어서도 회로구성은 제1 실시예에서 도시한 것과 동일하므로 설명을 생략한다.

디바이스구조를 도시하는 평면도를 도 10에 도시함과 함께, I-I'선에 따른 단면도 및 J-J'선에 따른 단면도를 각각 도 11, 도 12에 도시한다.

제2 실시예에서는, 제1 실시예와 다른점은 콘택홀, 라이닝배선, 주 비트선 및 부 비트선의 배치가 다르다는 점이다.

도 11에 도시하는 바와 같이, 층간절연막(27)상에 첫번째층 알루미늄배선으로 형성된 주 비트선(1)은 콘택홀(13)을 개재하여 부 비트선 선택트랜지스터(2)의 확산층(161)에 접속되고, 부 비트선 선택워드선(10), 메모리셀 선택워드선(121), 메모리셀 선택트랜지스터 선택워드선(8)의 각각에 따라 두번째층 알루미늄배선으로 형성된 라이닝배선(25)이 형성되어 있다.

또한, 도 12에 도시하는 바와 같이, 부 비트선 선택트랜지스터(2)의 확산층(162)은 콘택홀(13)을 개재하여 층간절연막상에 첫번째층 알루미늄배선으로 형성된 부 비트선(3)과 접속되고, 부 비트선(3)은 메모리셀 트랜지스터(6)의 확산영역(173)에 콘택홀(13)을 개재하여 접속되어 있다.

상기 두번째층 알루미늄배선에 의해서 형성된 라이닝배선(25)과 대응하는 워드선의 접속관계를 도 13에 도시하고 있다. 상기 도 13의 F-F'선에 따른단면도, G-G'선에 따른 단면도 및 H-H'선에 따른 단면도를 각각 도 14(a), (b), (c)에 도시한다.

메모리셀 선택워드선(8)은 도 14(a)에 도시하는 바와 같이, 층간절연막(27)에 형성된 콘택홀(13)을 개재하여 방석모양의 첫번째 알루미늄배선(15)과 접속되는 동시에 층간절연막(26)에 형성된 콘택홀(14)을 개재하여 라이닝배선으로서의 두번째층 알루미늄배선(25)과 접속된다. 이 때, 콘택홀(14)은 콘택홀(13)보다도 크게 또한 첫번째층의 알루미늄배선(15)으로 형성되는 방석모양의 패드보다도 작게 형성되어 마진을 취하고 있다.

메모리셀 선택트랜지스터 선택워드선(121)은 도 14(b) 및 (c)에 도시하는 바와 같이, 층간절연막(27)에 형성된 콘택홀(13)을 개재하여 방석모양의 첫번째 알루미늄배선(15)과 접속되는 동시에 층간절연막(26)에 형성된 콘택홀(14)을 개재하여 라이닝배선으로서의 두번째층 알루미늄배선(25)과 접속된다. 배선(7)에 관해서는 메모리셀 선택트랜지스터 선택워드선(121)이 노출하도록 선택적으로 제거하고 있지만, 이 배선(7)을 취하지 않고 배선(7)을 관통하도록 콘택홀을 형성하여 배선(7)도 라이닝배선으로 사용해도 좋지만, 저 저항화의 효과로는 라이닝배선으로서의 두번째층 알루미늄배선(25)이 주가 되고, 배선(7)이 미치는 상기의 효과에 미치는 영향은 적고, 또한 배선(7)의 기생용량이 배선지연으로 되기 때문에, 본 실시예에서는 배선(7)과 메모리셀 선택트랜지스터 선택워드선(121)이 접속되어 있지 않다. 상기 배선(7)의 기생용량이 작은 경우에는 배선(7)도 라이닝배선으로서 사용할 수도 있다.

부 비트선 선택워드선(10)에 관해서는, 도면으로 도시하지 않았지만 콘택홀(133) 및 콘택홀(141)을 개재하여 두번째층 알루미늄으로 형성되는 라이닝배선에 접속된다.

상기와 같이 형성함으로써, 실시예1과 같이 비트선의 저 저항화 및 워드선의 저 저항화가 실현된다.

제1 실시예에 따라, 도 3에 도시하는 바와 같이 콘택홀(13 및 14)이 2개의 메모리셀마다 필요하고, 또한, 도 6에 도시하는 바와 같이 각각의 메모리셀선택트랜지스터선택워드선(121)은 콘택홀(132)을 필요로 하고, 각각의 메모리셀 선택워드선(8)은 콘택홀(131)을 필요로 하고, 각각의 부 비트선 선택워드선(10)은 도시되지 않았지만 층간절연막(27)에 형성된 콘택홀을 필요로 한다. 그러나, 제2 실시예에서는, 도 10에 도시하는 바와 같이 2개의 메모리셀마다 콘택홀(13)을 필요로 하고, 또한, 도 13에 도시하는 바와 같이 메모리셀 선택트랜지스터 선택워드선(121)은 콘택홀(13) 및 콘택홀(14)이 필요로 하고, 메모리셀 선택워드선(8)은 콘택홀(13) 및 콘택홀(14)을 필요로하고, 부 비트선 선택워드선(10)은 도시하지 않았지만 층간절연막(27) 및 층간절연막(26)에 각각 형성된 콘택홀을 필요로 한다. 그러나, 라이닝배선에 메모리셀을 접속하는 사용하는 콘택홀은 메모리셀마다 마련할 필요는 없고, 각 워드선의 저항치에 응해서 적절히 결정하면 되기 때문에, 제2 실시예의 구성 쪽이 콘택홀의 총수를 감소시킬 수 있다. 따라서, 콘택홀에 관한 불량의 발생을 억제할 수가 있으므로 수율을 향상시킬 수가 있다.

또한, 논리회로가 1층의 알루미늄배선으로 구성되는 경우에도, 라이닝된 배선층이 각각의 워드선에 대해 형성되지 않으면 주, 부 비트선을 동일한 알루미늄 배선층에 의해 형성될수 있다. 따라서, 설계의 자유도를 향상시키는 것도 가능하다.

전술한 바와같이, 본 발명에 의하면 주 비트선 및 부 비트선을 금속배선으로 구성할 수가 있기 때문에, 비트선의 저 저항화를 실현할 수가 있다. 또한, 워드선에 대한 라이닝배선을 마련함에 의해 워드선의 저 저항화를 실현할 수가 있다. 따라서, 메모리셀에 대한 리스폰스를 향상시킬 수 있다.

본 발명에 따른 반도체장치는 양호한 실시예를 예로들어 기술되었다. 본 발명의 구체적인 구성은 이들의 실시예에 한정되는 것이 아니라 본 발명의 요지를 일탈하지 않는 범위의 설계의 변경 수정등이 있더라도 본 발명에 포함된다.

Claims

논리 회로와 메모리 회로를 단일 반도체 칩에 구비하는 반도체 장치에 있어서,

상기 메모리 회로는,

주 비트선과,

복수의 메모리셀에 접속된 복수의 부 비트선을 구비하고,

상기 복수의 부 비트선 중 어느 하나의 선택된 부 비트선은 상기 주 비트선에 접속되고,

상기 주 비트선과 상기 복수의 부 비트선은 동일한 배선층을 이용하여 구성되는 것을 특징으로 하는 반도체장치.
제 1항에 있어서,

상기 주 비트선과 상기 부 비트선은 모두 금속배선으로 구성되는 것을 특징으로 하는 반도체장치.
제 1항에 있어서,

상기 복수의 메모리셀 각각은 플로팅게이트, 컨트롤게이트, 상기 부 비트선에 접속된 확산층을 구비하며, 상기 컨트롤게이트에 신호를 전달하는 메모리셀 선택워드선과 상기 주 비트선 및 상기 부 비트선은 다른 배선층에 의해 구성되는 동시에 상기 메모리셀 선택워드선에 접속된 라이닝배선을 더 구비하는 것을 특징으로 하는 반도체장치.
제 1항에 있어서,

상기 복수의 메모리셀 각각은 상기 부 비트선에 접속된 제1 확산층, 제2 확산층, 상기 제1 및 제2 확산층의 사이에 형성되는 채널상에 마련된 플로팅게이트, 상기 플로팅게이트상에 마련된 컨트롤게이트를 구비하는 제1 트랜지스터와, 상기 제2 확산층, 제3 확산층, 상기 제2 및 제3 확산층의 사이에 형성되는 채널상에 마련된 선택게이트를 구비하는 제2 트랜지스터로 구성되며, 상기 컨트롤게이트에 신호를 전달하는 메모리셀 선택워드선 및 상기 선택게이트에 신호를 전달하는 메모리셀 선택트랜지스터 선택워드선과는 다른 배선층에 의해서 구성된 상기 주 비트선 및 상기 부 비트선과, 상기 메모리셀 선택워드선 및 상기 메모리셀 선택트랜지스터 선택워드선과 각각 접속되어 상기 메모리셀 선택워드선 및 상기 메모리셀 선택트랜지스터 선택워드선과 상기 주 비트선 및 상기 부 비트선과는 다른 배선층에 의해서 구성된 라이닝배선을 구비하는 것을 특징으로 하는 반도체장치.
논리 회로와 메모리 회로를 단일 반도체 칩에 구비하는 반도체 장치에 있어서,

상기 메모리 회로는,

반도체기판상에 형성된 제1 확산층 및 제2 확산층과,

상기 제1 확산층 및 제2 확산층의 사이에 직렬로 접속된 플로팅게이트 및 컨트롤게이트를 갖는 메모리셀 트랜지스터 및 선택게이트를 갖는 선택트랜지스터와,

상기 컨트롤게이트에 신호를 공급하는 메모리셀 선택워드선과,

상기 선택게이트에 신호를 공급하는 선택트랜지스터 선택워드선과,

상기 메모리셀 트랜지스터, 상기 선택트랜지스터, 상기 메모리셀 선택워드선 및 상기 메모리셀 선택트랜지스터 선택워드선을 덮는 제1 절연막과,

상기 제1 절연막에 형성된 상기 제1 확산층의 표면을 노출시키는 제1 콘택홀과,

상기 제1 콘택홀을 매립하여 상기 확산층과 접속하는 제1 도전체와,

상기 제1 절연막상에 상기 메모리셀 선택워드선 및 상기 메모리셀 선택트랜지스터 선택워드선에 따라 마련된 제1 및 제2 라이닝배선과,

상기 제1 라이닝배선과 상기 메모리셀 선택워드선을 접속하는 상기 제1 절연막에 형성된 제2 콘택홀과,

상기 제2 라이닝배선과 상기 메모리셀 선택트랜지스터 선택워드선을 접속하는 상기 제1 절연막에 형성된 제3 콘택홀과,

상기 제1 및 제2 라이닝배선을 덮어 마련된 제2 절연막과,

상기 제2 절연막에 마련되고 상기 제1 콘택홀을 노출시키도록 형성된 제4 콘택홀과,

상기 제4 콘택홀을 매립하여 상기 제1 도전체와 접속하는 제2 도전체와,

상기 제2 절연막상에 형성되어 상기 제2 도전체와 접속하는 부 비트선과,

상기 제2 절연막상에 형성되는 주 비트선과,

상기 부 비트선과 상기 주 비트선을 선택적으로 접속하는 스위칭소자를 구비하는 것을 특징으로 하는 반도체장치.
제 5항에 있어서,

상기 주 비트선 및 상기 부 비트선과 상기 라이닝배선은 교차하고 있는 것을 특징으로 하는 반도체장치.
제 5항에 있어서,

상기 스위칭소자는 상기 제2 절연막에 형성된 제5 콘택홀 및 상기 제5 콘택홀에 응답하여 상기 제1 절연막에 형성된 제6 콘택홀을 개재하여 상기 부 비트선과 접속된 제3 확산층과, 상기 제2 절연막에 형성된 제7 콘택홀 및 상기 제7 콘택홀에 응답하여 상기 제1 절연막에 형성된 제8 콘택홀을 개재하여 상기 주 비트선과 접속된 제4 확산층과, 상기 제3 확산층 및 제4 확산층과의 사이에 형성되는 채널상에 마련되는 부 비트선 선택게이트를 구비하는 것을 특징으로 하는 반도체장치.
제 7항에 있어서,

상기 제1 절연막중에 형성되어 상기 부 비트선 선택게이트에 신호를 공급하는 부 비트선 선택워드선과,

상기 제1 절연막상에 상기 부 비트선 선택워드선에 따라 형성되는 동시에, 상기 부 비트선 선택워드선과 접속하여 마련된 제3 라이닝배선을 더 구비하는 것을 특징으로 하는 반도체장치.
논리 회로와 메모리 회로를 단일 반도체 칩에 구비하는 반도체 장치에 있어서,

상기 메모리 회로는,

반도체기판상에 형성된 제1 및 제2 확산층과,

상기 제1 확산층 및 제2 확산층과의 사이에 직렬로 접속된 플로팅게이트 및 컨트롤게이트를 갖는 메모리셀 트랜지스터 및 선택게이트를 갖는 메모리셀 선택트랜지스터와,

상기 컨트롤게이트에 신호를 공급하는 메모리셀 선택워드선과,

상기 선택게이트에 신호를 공급하는 메모리셀 선택트랜지스터 선택워드선과,

상기 메모리셀 트랜지스터, 상기 메모리셀 선택트랜지스터, 상기 메모리셀 선택워드선 및 상기 메모리셀 선택트랜지스터 선택워드선을 덮는 제l 절연막과,

상기 제1 절연막에 형성된 상기 제1 확산층의 표면을 노출시키는 제1 콘택홀과,

상기 제1 콘택홀을 매립하여 상기 제1 확산층과 접속하는 제1 도전체와,

상기 제1 절연막상에 형성되어 상기 제1 콘택홀과 접속된 부 비트선과,

상기 반도체기판상에 형성된 제3 및 제4 확산층과,

상기 제3 및 제4 확산층 사이의 채널상에 부 비트선 선택게이트가 마련된 부 비트선 선택트랜지스터와,

상기 제3 확산층과 대응하여 상기 제1 절연막에 형성된 제2 콘택홀과,

상기 제2 콘택홀을 매립하여 상기 제3 확산층과 상기 부 비트선을 접속하는 제2 도전체와,

상기 제4 확산층과 대응하여 상기 제1 절연막에 형성된 제3 콘택홀과,

상기 제3 콘택홀을 매립하여 상기 제4 확산층과 접속된 제3 도전체와,

상기 제3 도전체와 접속되어 상기 제1 절연막상에 형성된 주 비트선을 구비하는 것을 특징으로 하는 반도체장치.
제 9항에 있어서,

상기 부 비트선 및 상기 주 비트선을 피복하도록 형성된 제2 절연막과,

상기 제2 절연막상에 상기 메모리셀 선택워드선에 따라 마련되어지는 동시에, 상기 메모리셀 선택워드선과 상기 제2 절연막에 형성된 제4 콘택홀에 의해 접속된 제1 라이닝배선을 구비하는 것을 특징으로 하는 반도체장치.
제 10항에 있어서,

상기 제2 절연막상에 상기 메모리셀 선택트랜지스터 선택워드선에 따라 마련되어지는 동시에, 상기 메모리셀 선택트랜지스터 선택워드선과 상기 제2 절연막에 형성된 제5 콘택홀에 의해서 접속된 제2 라이닝배선을 구비하는 것을 특징으로 하는 반도체장치.
제 10항에 있어서,

상기 제2 절연막상에 상기 부 비트선 선택워드선에 따라 마련되어지는 동시에, 상기 부 비트선 선택워드선과 상기 제2 절연막에 형성된 제6 콘택홀에 의해 접속된 제3 라이닝배선을 더 구비하는 것을 특징으로 하는 반도체장치.
삭제
제 5항에 있어서,

상기 제 2라이닝 배선과 상기 선택트랜지스터 선택워드선을 따라 상기 선택트랜지스터 선택워드선 사이에 형성된 제 3라이닝 배선을 더 구비하는 것을 특징으로 하는 반도체장치.
제 9항에 있어서,

상기 제 2절연막과 상기 메모리셀 선택트랜지스터 선택워드선 사이에 형성된 제 4라이닝 배선을 더 구비하는 것을 특징으로 하는 반도체장치.