CN1126111C - 多端口随机存取存储器的整体布线管理装置与方法 - Google Patents

多端口随机存取存储器的整体布线管理装置与方法 Download PDF

Info

Publication number
CN1126111C
CN1126111C CN99105227A CN99105227A CN1126111C CN 1126111 C CN1126111 C CN 1126111C CN 99105227 A CN99105227 A CN 99105227A CN 99105227 A CN99105227 A CN 99105227A CN 1126111 C CN1126111 C CN 1126111C
Authority
CN
China
Prior art keywords
memory cell
coupling
memory
write
port
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN99105227A
Other languages
English (en)
Other versions
CN1236955A (zh
Inventor
A·G·艾帕斯帕施
P·T·弗赖伯格
P·J·保尔森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1236955A publication Critical patent/CN1236955A/zh
Application granted granted Critical
Publication of CN1126111C publication Critical patent/CN1126111C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

公开了用于多端口随机存取存储器(RAM)的整体布线管理装置与方法。该RAM包含各具有布置在上方存储器单元与下方存储器单元之间的公共行/列解码器的叠加的双存储器单元结构的阵列。上方存储器单元位于邻接上方传输门电路及下方存储器单元位于邻接下方传输门电路。解码器电路在双存储器单元结构中央垂直定向。公开的整体布线管理方法提供了通过在存储器单元之间共用各种布线通路而减少多端口随机存取存储器单元中的全局互连线的数目的方法。

Description

多端口随机存取存储器的整体 布线管理装置与方法
本发明涉及可编程存储器设备，更具体地，涉及多端口随机存取存储器的整体布线管理装置与方法。
多端口随机存取存储器通常配置成包含若干端口，各端口通常表示用于存取存储在存储器阵列中的数据的独立的输入/输出路径。例如，多端口RAM可包含若干读端口与写端口，以及用于支持基于扫描的存储器设备测试的扫描端口。应指出读端口数不一定与写端口数相同。
在试图增加可编程存储器阵列的端口数时遇到的严重问题关系到存储器设备的整体布线管理策略的增加的复杂性。虽然现在有可能设计出带有例如多于6个读端口及6个写端口的随机存取存储器，但分配给支持所有读与写端口的整体布线的总面积往往超过总的器件面积。
增加存储器单元面积来容纳整体布线要求所需要的全部布线通路(wiring channel)通常不是理想的解决方法，因为这一增加会导致增加存储器阵列的总体大小。作为示例，多端口随机存取存储器阵列的存储器单元可能需要480平方布线通路来实现给定的单元布局的存储器单元晶体管。为这一单元布局实现传统的整体布线管理方法通常需要600平方布线通路，从而必需增加存储器单元大小大约25％。
在增加可编程存储器阵列的端口数时遇到的另一问题与存储器单元的输入端上的节点电容有关。通常，给定的存储器单元的输入端上的电容随着连接在其上的各附加写端口的增加而增加。存储器单元的输入节点电容的这一增加通常导致存储器单元写速度的明显的降低。
在试图增加可编程存储器阵列的端口数时产生的又另一问题涉及在电荷共用事件中可能出现的危害存储器单元内的数据完整性或数据稳定性的更大的可能性。传统的多写端口RAM的写端口通常包含一对串联的传输门。在一定条件下，可出现电荷共用事件，在其中在存储器单元输入端及定义在这两个传输门之间的节点上的累积电容可促使存储器单元状态的偶然的与潜在的灾难性的翻转。
因此，存在着对多端口随机存取存储器的改进的整体布线管理方法的需求。还存在着对利用器件面积受限的设计而不是布线受限的设计的改进的整体布线管理方法的需求。还存在着对提供降低的电路电容及存储器单元输入电容、良好的性能及噪声特征以及并不导致电路元件大小或晶体管数目增加的多写端口RAM应用的改进的写端口电路的需求。本发明满足这些及其它需求。
本发明指向多端口可编程存储器的整体布线管理装置与方法。按照本发明的一个实施例，多端口可编程存储器包含存储器阵列的第一存储器单元及存储器阵列的第二存储器单元。互连包含多条写行选择线、多条写列选择线及多条数据输入线。解码器电路包含耦合在各第一与第二存储器单元上的输出端，及耦合在写行选择线与写列选择线上的输入端，使得写行选择线是在第一与第二存储器单元之间共用的。
在本发明的另一实施例中，多端口可编程存储器包含存储器阵列的第一存储器单元及存储器阵列的第二存储器单元。互连包含多条写行选择线、多条写列选择线及多条数据输入线。多个第一传输门的各个耦合在第一存储器单元及多条数据输入线之一上。多个第二传输门的各个耦合在第二存储器单元及多条数据输入线之一上。解码器电路基本上配置在第一与第二存储器单元之间并包括多个写端口解码器。各写端口解码器包含耦合在多条写行选择线与写列选择线中相应的一条上的输入端及耦合在多个第一与第二传输门的相应一个上的输出端，使得写行选择线在第一与第二存储器单元之间共用。
按照本发明的又另一实施例，多个第一传输门的各个耦合在存储器阵列的第一存储器单元及多条数据输入线之一上。多个第二传输门的各个耦合在存储器阵列的第二存储器单元及多条数据输入线之一上。解码器电路包含多个写端口解码器。各写端口解码器包括一个与非门，其第一输入端耦合在多条全局写行选择线之一上，而第二输入端耦合在多条全局写列选择线之一上。各该写端口解码器还包括耦合在多个第一与第二传输门中各自的一个的第一控制输入端上的输出端。各该写端口解码器还包括反相器，其输入端耦合在与非门的输出端上而输出端耦合在多个第一与第二传输门的各自的一个的第二控制输入端上。
在又另一实施例中，叠加双存储器单元结构包含配置在上方存储器单元与下方存储器单元之间的公共解码器。上方存储器单元位于邻接上方传输门电路处，而下方存储器单元位于邻接下方传输门电路处。解码器电路在双存储器单元结构中央垂直朝向以便真与补码解码器输出可以向上及向下馈送到上方与下方传输门电路中。这一实施例提供完全在局部互连层上的上方与下方传输门电路的布线。在这一配置中，既不需要使用金属1(Metal 1-M1)级互连层也不需要局部互连层上方的任何其它互连层来实现上方与下方传输门电路所要求的布线。
本发明的上述概要并不打算描述本发明的各实施例或每一种实现。通过参考下面结合附图所作的详细描述与权利要求书，本发明的优点与成就连同其完整的认识将是清楚与理解的。
图1为包含用于存取存储器阵列的若干读与写端口的多端口可编程存储器设备的概括方框图；
图2为多端口可编程存储器的单个存储器单元及其用于方便对存储器单元的多端口存取的相关布线配置的图；
图3示出按照传统的多端口随机存取存储器的存储器单元的互连策略的两级金属互连；
图4A为沿存储器单元的垂直平面方向上包含24条布线通路及沿存储器单元的水平面方向上包含25条布线通路的多端口随机存取存储器设备的整体布线面积要求的图示；
图4B示出图4A中所示的存储器单元的晶体管面积要求，它沿存储器单元的垂直平面方向上包含16条布线通路及沿存储器单元的水平面方向上包含30条布线通路；
图4C示出大致分别沿存储器单元的Y或垂直轴方向及X或水平轴方向的M2与M3金属互连级的朝向；
图5A示出按照本发明的整体布线方法的两个存储器单元的叠加；
图5B示出图5A中所示的存储器单元的晶体管面积要求，并具体地示出将垂直朝向的布线通路的数目从图5A中所示的48减少到图5B中所示的最多32条的要求；
图6示出按照根据本发明的原理的第一整体布线优化过程步骤的两个存储器单元的叠加与电源总线布线通路的共用；
图7示出按照本发明的实施例两个叠加的存储器单元共用位于存储器单元之间的公共解码器的整体布线优化过程中的附加步骤：
图8示出用于写数据到随机存取存储器的存储器单元中的传统的写端口的配置；
图9为按照本发明的一个实施例的用于写数据到可编程存储器设备的存储器单元的写端口的方框图；
图10示出采用用于写数据到随机存取存储器的存储器单元的一对传输门及相关反相器的传统写端口电路的实施例；
图11为按照本发明的一个实施例的用于写数据到可编程存储器设备的存储器单元的改进的写端口的方框图，将它包含在图7中所示的公共解码器中时特别有用；
图12为按照本发明的另一实施例的用于写数据到可编程存储器设备的存储器单元的改进的写端口电路的示意图；
图13为按照本发明的实施例的叠加双存储器单元结构的平面布置图，其中公共解码器电路布置在上方与下方叠加存储器单元之间；
图14为按照本发明的整体布线配置互连的四个存储器单元的三层金属互连图；
图15为四个存储器单元共用一个公共解码器电路的多存储器单元结构的平面布置图；以及
图16为图13中所描绘的电路的示意图。
虽然本发明适合于各种修改与替代形式，在附图中已用示例方式展示了其特性，并将在下面详细加以描述。然而，应理解其意图并非将本发明限制在所描述的具体实施例上。反之，本发明旨在函盖落入所附权利要求书所定义的发明精神与范围内的所有修改、等效物及替代品。
在示出的实施例的以下描述中，对构成其一部分的附图进行了参照，在附图中用示例方式示出本发明可在其中实行的各种实施例。应理解可利用其它实施例，并可作出结构性与功能改变而不脱离本发明的范围。
现在详细参见附图，特别是图1，其中示出了包含其上面耦合有若干用于存取存储器阵列22的端口的存储器阵列22的多端口可编程存储器设备20。该可编程存储器设备20旨在代表其中可以实现按照本发明的原理的整体布线管理方法的具有多个端口的任何类型的可编程存储器。应理解，在本发明的上下文中的多端口可编程存储器设备20可用任何存储器技术实现，诸如CMOS技术或可编程存储设备的任何其它技术。
作为示例，图1中所示的存储器设备可表示可将扫描输入/输出端24耦合在其上的诸如LSSD(电平敏感的扫描设计)存储器阵列等可扫描的存储器阵列22。本技术中理解LSSD存储器设备表示提供利用基于扫描的测试技术的存储元件或锁存的综合级测试的存储器实现。按照典型的LSSD原理设计的存储器设备提供高度的可观测性及可控制性。可观测性意指能在电路的输出端或管脚上观测内部电路的特定节点的程度。可控制性意指可用来将内部电路的特定节点设置成1状态或0状态的容易性的测度。应理解可在任何可扫描或不可扫描的可编程存储器设备中实现按照本发明的整体布线管理方法。
图1中所示的多端口可编程存储器设备20包含耦合在存储器阵列22上的端口1-10。按照这一示例性实施例，存储器设备20包含5个读端口，端口1-5及5个写端口，端口6-10，以及一个扫描输入/输出端口24。提供对存储器阵列22中定义的存储器单元的多端口存取的意义可通过参照图2理解。
如图2的示例性实施例中所示，存储器阵列22的各存储器单元32通过复杂的整体布线配置与端1-10及扫描输入/输出端24互连。观察用定义三维存储器单元32的X、Y与Z平面表示的提供对存储器单元32的外部存取的布线配置可能是有用的。大致上沿Y轴或存储器单元32的垂直平面布置的是第一组全局线或导线。第二组全局导线大致上沿X轴或存储器单元32的水平面布置。
沿存储器单元32的X轴布置的导线组包含5条数据输入线34及5条数据输出线36。沿存储器单元32的水平面布置的导线组还包含写行选择线38、扫描时钟线40、一条扫描数据线42、两条空闲或未分配的线44及4条电源总线46。沿Y轴或存储器单元32的垂直平面布置的导线组包含5条写列选择线50及5条读列选择线52。沿存储器单元32的垂直平面布置的其它导线包含局部单元导线54、一对空闲或未分配的导线56及4条电源总线导线58。
应理解通常将水平与垂直导线定向成相对于存储器单元32的Z轴物理地分离的。熟悉本技术的人员应已理解采用24条水平方向上的导线及25条垂直方向上的导线来互连各个存储器单元32的多端口存储器阵列向电路设计人员提出了若干挑战。
一种特定的挑战涉及在存储器阵列22上增加附加的端口同时将各存储器单元与存储器阵列的布线面积保持最小的问题。众所周知，确定诸如随机存取存储器阵列等集成电路的总体性能的关键性导电路径通常是受整体布线特征支配的。
例如，如果整体布线互连不是适当地实现的，则提高局部电路的速度不一定转换成更快的总体操作速度。轻率地设计的整体布线实现由于下述若干因素可能限制总体电路性能，其中包括增加电容负荷、增加可能最终支配总电容的寄生互连电容、增加的线路电阻及增加的功耗、等。
增加存储器阵列端口的数目要求设计人员深思熟虑地估计这些与其它整体布线考虑，同时力图减小为整体布线分配的存储器阵列面积。例如，多端口存储器阵列的特定单元布局可能必须提供一定数目的布线通路供互连存储器单元晶体管。由于蕴含在单元布局中的存储器单元互连线的数目，传统的整体布线实现有可能提供超过器件面积的布线面积。布线面积与器件面积的适当平衡因此在设计多端口可编程存储器器件时代表重要的考虑。
在本发明的上下文中，布线通路理解为表示最小尺寸的线宽加上相对于邻接线的最小间隔。例如，最小线尺寸可规定为具有1微米的宽度，而到邻接线的最小间隔可规定在1微米。在本示例性实例中，布线通路规定为2微米宽布线通路，它代表最小线宽与最小间隔之和。
图3示出诸如图2中所示的存储器单元等多端口随机存取存储器阵列的存储器单元的一个实施例。提供了图3中所描绘的存储器单元33来说明各种互连级，称作存储器单元的金属2(metal 2-M2)与金属3(Metal 3-M3)互连。M2与M3金属互连表示设置在存储器单元33的局部互连层上方的信号路由及电源路由层。M2与M3互连层通常提供作为可编程存储器设备的整体布线实现的一部分的电路元件或模块之间的逻辑信号与电源信号的路由。
局部互连层通常用多晶硅、硅化物、金属化多晶硅(polycide)或自对准硅化物(salicide)材料制成并构成用于实现单元内连接与路由的层的图案。利用局部互连来提供诸如单元内的多晶硅到扩散连接等单元内连接性，以便减轻使用金属互连与接触来实现局部互连的需要通常认为是必要的。M1互连层表示布置在局部互连层上方的互连层并通常用于紧靠在一起的电路元件的局部布线。其余的M2与M3互连层可更有效地用来满足整体布线要求。
图3中所描绘的存储器单元在配置上类似于图2中所示的。具体地，图3中所示的存储器单元结构33包含沿存储器单元的X轴水平布置的5条全局M3线，di_a至di_e。5条全局M3数据输出线do_a至do_e也沿存储器单元33的X轴水平布置。M3互连层还包含一条双宽度VDD总线、两条空闲或未分配的互连线、一条a时钟线与一条b时钟线、一条扫描数据线、及一条双宽度接地总线。此外，M3互连层包含5条全局写位线或写行选择线wb1_a至wb1_e。
图3中所示的金属2互连层包含沿存储器单元33的Y轴大致上垂直布置的5条全局写字线或写列选择线ww1_a至ww1_e。M2互连层还包含沿存储器单元33的Y轴垂直布置的5条全局读字线或读列选择线rw1_a至rw1_e。其它M2互连线包含两条空闲或未分配的线、双宽度VDD及双宽度地线、以及用于实现单元内路由的5条局部线。
可以理解，用于互连诸如图2与3中所示的那些存储器单元的阵列的整体布线策略，如果轻率地实现可能需要过份大的布线面积。如上所述，平衡布线面积与器件面积以便建立尽可能小的存储器阵列是重要的。如从图2与3中所描绘的存储器单元配置中能够理解，实现提供多端口存取的存储器阵列的整体布线所需面积可能是可观的。
例如，在具有一个以上读或写端口的存储器阵列中，实现传统的整体布线策略所需的布线面积能开始超过器件面积。按照本发明的原理的整体布线管理方法为具有相当大的数目的读与写端口的可编程存储器阵列在布线面积与器件面积之间提供所要求的平衡。
下面参照图4A-4C及5A-5B极详细地描述与本发明的原理一致的整体布线策略的实现所得出的优点。图4A示出基本上类似于图2与3中所示的存储器单元的整体布线规范。在这一示例性实施例中，图4A中所示的存储器单元#1表示具有5个读端口、5个写端口及一个扫描输入/输出端口的10端口阵列。存储器单元#1包含大致上沿存储器单元#1的水平或X轴布置的24条M3互连线。这24条M3互连线中包含5条数据输入线34、5条数据输出线36、5条写位或写行选择线38、两条扫描时钟线40、一条扫描数据路径线41、两条空闲或未分配的线44及四条电源总线46，如图2中所示。
图4A中所示的存储器单元#1还包含25条大致上沿存储器单元的Y轴垂直布置的M2互连线。这些M2互连线中包含5条写列选择线50、5条读列选择线52、5条局部单元存取线54、两条空闲或未分配的线56及四条电源总线58。在本例中，5条写列选择线50及5条读列选择线52各表示各需要1.5条布线通路的粗线(即，5WCSL×1.5条布线通路＝7.5个布线通路)。
如图4A中所示，具有上述布线配置的存储器单元#1需要24条垂直方向上的布线通路及25条水平方向上的布线通路来支持存储器单元#1的整体布线实现。存储器单元#1可看作具有24×25布线通路或600平方布线通路的单元尺寸。重要的是，用晶体管表示的存储器单元#1的单元布局只需要16条垂直方向上的布线通路及30条水平方向上的布线通路，总共480平方布线通路，如图4B中所示。
从图4A-4C的图示中可以看出，提供与图2与3中所示描绘的存储器单元的多端口连接会导致过份地大的单元或器件面积以便支持传统的整体布线实现。在这一示例性实例中，传统的整体布线方法需要600平方布线通路的单元尺寸，而存储器单元#1的晶体管布局只需要480平方布线通路。
按照本发明的整体布线管理方法提供了整体布线策略，与传统的整体布线方法相比明显地降低了布线面积。如下面要展示的，通过实现按照本发明的原理的整体布线管理方法多端口可编程存储器单元的布线面积可减少20％的数量级。
从图4A与4B中可见，由整体布线要求引起的布线面积增加多数是沿单元的垂直平面或M3互连线出现的。具体地，与存储器单元晶体管布线相关的器件面积只需要16条垂直方向上的布线通路及30条水平方向上的布线通路。然而，整体布线要求需要使用24条垂直方向上的布线通路，这表示比实现晶体管布线所需要的布线通路的数目多8条布线通路。注意整体布线所需的25条布线通路能容易地由图4B中所示的水平方向上的30条布线通路提供。
图5A示出观察存储器阵列的两个相邻的存储器单元时的典型整体布线情况。可将这两个存储器单元布置成相对于X轴使存储器单元#2实际上是存储器单元#1的镜象。在这一配置中，组合的存储器单元#1与#2具有48条垂直方向上的布线通路及25条水平方向上的布线通路。
如图5B中所示，双存储器单元的25条水平方向上的布线通路可由该双存储器单元的30条晶体管布线通路提供。然而，可以进一步看出，双存储器单元的48条垂直方向上的布线通路不能直接由图5B中所示的32条垂直方向上的晶体管布线通路提供。因此，在这一示例性实施例中的问题是将垂直方向上的布线通路从48减少到32条。
图6为紧靠在一起定位以便构成大致上叠合的双存储器单元结构的两个存储器单元的放大图。为了例示在图6的图中存储器单元#2已相对于存储器单元#1偏移。减少支持整体与晶体管布线要求两者所需的布线通路的数目的第一步涉及在存储器单元#1与#2所定义的叠加的双存储器单元之间，及在邻接单元#1与#2布置的双存储器单元(未示出)之间的电源总线的共用。存储器单元#1与#2的M2电源总线60、61分别耦合在共用的电源线布线通路68上。来自邻接的双存储器单元(未示出)的对应的M2电源总线对66、67也耦合在共用的电源总线布线通路68上。
以类似的方式，存储器单元#1与#2的M3电源总线62、63分别耦合在共用的电源总线布线通路69上。来自邻接的双存储器单元的M3电源总线64、65也耦合在共用的电源总线布线通路69上。从图6中可见，在存储器单元#1与#2之间共用公共的电源总线布线通路将电源总线布线通路的数目从4条减少到2条。这样，通过采用这一第一整体布线优化步骤，所需的总本布线通路的数目从48减少到46。需要进一步的优化来将整体布线通路的总数从46减少到按照本示例性实施例所需的32条布线通路。
向优化多端口随机存取存储器的整体布线策略的另一步涉及在存储器单元#1与#2之间实现与利用公共的解码器电路71，如图7中所描绘的。存储器单元#2与公共解码器71已在示例目的的图7的图中相对于存储器单元#1偏移了。为了减少单元内及全局互连线的数目，希望只使用一个相位的写列选择线及一个相位的写行选择线。为了生成这些线路的另一相，使用局部反相器来分别生成写列选择与写行选择线的其它相位。
图7中所示的公共解码器71有利地采用改进的写端口电路，该电路提供写列选择与写行选择线信号所需的两个相位的生成。改进的写端口电路还提供在存储器单元#1与#2的输入节点上的降低的电容及提高的写速度。为了理解按照本发明的原理的改进的写端口电路的优点，描述实现多端口随机存取存储器的写端口的传统方法是有用的。
图8中所描绘的电路框图表示为诸如LSSD存储器设备等可扫描的存储器阵列实现写端口的传统方法。图10以示意方式展示图8中所示的传统写端口电路。图8与10中所示的实现包含两个串联的传输门电路72、74。传统的写端口设计的各传输门电路72、74包含连接在相关反相器72b、74b上的各自的传输门72a、74a。
第一传输门电路72连接在写列选择线(WCSL)82上，而第二传输门电路74则连接在写行选择线(WRSL)84上。数据线80示出为连接在第一传输门电路72的输入端上。根据写行选择线84与写列选择线82的逻辑状态将从数据线80接收的数据传输给存储器单元75。
按照传统的方法，耦合在存储器阵列22上的每一个写端口包含附加的传输门对72a、74a与相关反相器72b、74b。提高节点N1上的电容伴随着增加将节点N1从其当前逻辑状态拉到相反的逻辑状态的难度。为了这样做，必须克服节点N1上累积的电容及存储器单元反相器阈值。
可理解两个串联的传输门电路72、74通常提供不良导电性，并通常需要使用相对大的晶体管。增加传输门晶体管的大小又具有增加节点N1上的电容的不利影响。
与传统实现关联的写端口设计相关的另一问题涉及将数据写到存储器单元75中的速度。例如，可以利用时钟信号的整个活跃部分来执行写数据到存储器单元75中的操作。在希望写入通过操作(writethrough operation)的更复杂的情况中，存储器单元75翻转状态的速度变得十分重要。
通常，理想的写端口电路实现允许存储器单元75尽可能快地翻转状态以便最好地利用在时钟信号的活跃部分期间可获得的写入通过时间。存储器单元75能翻转状态的速度为节点N1上的电容与传输门电路72、74的导电率的函数。诸如图8与10中所示的传统写端口设计导致相对高的N1节点电容与不良传输门导电率，导致有可能限制给定的写入通过方法的功效的较慢的写速度。
除了节点N1上的电容，设计人员必须关注各写端口的传输门电路72、74之间的节点NO上的电容。可以看出，在给定的写端口的传输门电路74在接通状态中的任何时间上，必须计入节点NO上的电容并将其加在写端口电路的总电容上。除了与传统写端口设计关联的增加的电容，图8与10中所示的传统写门电路实现在电荷共用事件中容易受到不想要的与错误的状态翻转。
作为示例，假定对于前一周期，所有写列选择线82是接通的，所有写行选择线是断开的，并且对所有写端口的传输门电路72的数据输入为0。在这一情况中，所有写端口的NO节点都被充电，或在这一情况中放电，到0伏。还假定存储器单元75的节点N1在电位VDD上。在下一周期中，假定对于所有写端口，写行选择线转换到接通状态而写列选择线82转换到断开状态，以便所有节点NO从节点N1抽取电荷。如果这一电荷抽取导致节点N1上的电压下降得足够大，这一电压降会导致存储器单元75翻转状态。能够理解，这一电荷共用情况既不是希望的而且是危险的。
与实现可扫描的存储器阵列的写端口的传统方法关联的上述问题通过实现按照本发明的原理的写端口电路得以消除。图9以方框图形式示出按照本发明的多写端口可编程存储器的写端口的示范性实施例。按照图9中所示的实施例，多写端口随机存取存储器的各写端口采用单个传输门104。除了将传统设计的传输门的数目从2减少到1，还将反相器的数目从2减少到1。
图9中所示的写端口电路100包含带有耦合在写列选择线112上的第一输入端及耦合在写行选择线114上的第二输入端的双输入端与非门116。与非门116的输出端耦合在反相器118及传输门104的第一控制输入端上。反相器118的输出端耦合在传输门104的第二控制输入端上。传输门104具有耦合在数据线110上的输入端。传输门104的输出端耦合在存储器单元105上。
可以为多写端口可编程存储器装置的各写端口有利地实现包含与非门116及反相器118的单传输门写端口配置。在示范性多端口实现中，若干个单传输门写端口100耦合在存储器单元100的输入端上的节点N1上以提供对存储器单元105的多个写存取。
用减小尺寸的单传输门104取代两个串联的传输门72a、74a明显地降低了存储器单元105的输入端上的节点N1上的电容。此外，按照本发明的原理实现的写端口完全消除了与先有技术写端口设计关联的上述电荷共用问题。
图11为图9中所示的写端口电路的示意图。如图11中所示，写端口电路130包含具有分别耦合在写行选择线(WRSL)144及写列选择线(WCSL)142上的第一与第二输入端的双输入端与非门146。与非门146的输出端耦合在反相器148的输入端及通过导线147耦合到P沟道晶体管133的控制极上。与非门146的输出端还耦合在反相器148的输入端上，后者又通过导线143耦合在N沟道晶体管的控制极上。
在图11中所示的配置中，P沟道晶体管133与N沟道晶体管131构成CMOS传输门。可将与非门146的输出端上生成的信号看作控制传输门134的操作的控制信号。具体地，将控制信号及在反相器148的输出端上生成的其补码分别根据写行选择线144及写列选择线142的逻辑状态作用在晶体管133及131的控制极上。
能够看出图11中所示的写端口电路130响应作用在写行选择线144及写列选择线142两者上的高逻辑状态启动从数据线140对传输门134的输出端上的存储器单元(未示出)的写数据。响应与非门输入端上对与非门146作用的高逻辑电平输入以外的输入，存储器单元的逻辑状态保持不变。
按照本发明的原理的写端口电路的另一实施例示出在图12中所提供的示意示图中。在该实施例中，利用两个P沟道MOSFET晶体管182、188及两个N沟道MOSFET晶体管184、186实现与非门176。利用一个P沟道MOSFET晶体管190及单个N沟道MOSFET晶体管192实现反相器178。通过比较图10中所示的先有技术写端口电路与图12中所示的本发明的写端口电路，能够看出通过实现按照本发明的写端口所能实现的优点，无需净增加晶体管数目来实现写端口电路160便能达到。
更具体地，图10中所示的传统双传输门实现对各传输门72a、74a需要两个晶体管。此外，各反相器74b与72b是用两个晶体管实现的。这样，图10中所示的传统写端口电路的每一个写端口需要总共8个晶体管。参见图12，按照本发明的一个实施例的写端口电路160包含用两个晶体管163、161实现的单个传输门164。反相器178包含两个晶体管190、192。此外，与非门176包含4个晶体管182、184、186、188。这样，采用了总共8个晶体管来实现各写端口的电路160。
返回到图7，公共解码器71为叠加的双存储器单元的两个存储器单元#1与#2的每一个提供写列选择线与写行选择线解码器需求。在存储器单元#1与#2之间采用公共的解码器71有利地提供了将写行选择线从10条线减少到5条线。从而通过在存储器单元#1与#2之间采用公共的解码器71将所需的整体布线通路的总数减少了5条布线通路。注意到公共解码器71的各写端口WP1-WP10通常需要图9中所示的单传输门电路。完成了这一优化步骤之后，进一步将整体布线通路的数目从46减少到41。为了满足垂直高度要求，下面讨论的附加步骤进一步减少整体布线通路的数目。
图13示出在它们之间布置有公共解码器的叠加双存储器单元配置的实施例。通过采用在两个邻接定向的存储器单元之间共享的公共解码器，可将解码器电路布置在双存储器结构内部。在一种配置中，如图13中所示，解码器电路206是在双存储器单元结构中央垂直定向并邻接上方传输门204及下方传输门208的。
因为公共解码器电器206是在双存储器单元200中央垂直定向的，可利用M2互连层将真与补码解码器输出分别向上与向下馈送到上方与下方传输门204与208。作为示例，及参照图12，可分别通过导线193与195将真与补码解码器输出耦合在传输门163、161的控制信号输入端上。
将上方存储器单元202布置在邻接上方传输门204处，并将下方存储器单元210布置在邻接下方传输门208处。将上方输出端口212布置在邻接各上方存储器单元202、上方传输门204及公共解码器电路206处。将下方输出端214布置在邻接各下方存储器单元210、下方传输门208及公共解码器电路206处。
图13中所示的双单元配置有利地提供完全在局部互连层上的上方与下方传输门204、208的布线。这样，可将一些水平全局线布置在传输门电路上的M1上而不是M3上。在这一配置中，M1互连层不一定用来实现上方与下方传输门电路所需的布线。这导致M3布线利用从41条线到31条线的总的减少。
从而，按照这一示例性实施例的整体布线优化方法提供仅10条M1互连线及31条M3互连线，叠加的双存储器单元总共41条互连线。因此，可以看出，只需要用31条垂直方向上的布线通路来提供与双存储器单元的M3至连线的必要数目的整体布线互连。
图14提供布置成共享按照本发明的整体布线管理方法的各种布线通路的一对双存储器单元的四个存储器单元的符号布局图。图14示出串列布置的叠加双存储器单元结构的M1、M2与M3互连层。位于中央Y轴左侧的各种受关注的区中包含区A与B，双存储器单元结构的第一存储器单元与第二存储器单元位于其中。
区C表示与区A中的第一存储器单元关联的第一组传输门的位置。区D表示与区B中的第二存储器单元关联的第二组传输门的位置。区C与D中的第一与第二组传输门只用局部互连层分别互连。
特别受关注的区为区E，它是在区A与B中的第一与第二存储器单元之间共用的解码器电路及写行选择线的位置。区E中的共用写行选择线连接在写端口解码器上，后者又分别连接在区C与D中的第一与第二传输门上。区F表示上方与下方输出或读端口的位置。
图15为其中四个存储器单元共用公共的行/列解码器电路的多存储器单元结构的平面图。按照图15中所示的实施例，四个存储器单元，单元0-3，耦合在各自的传输门电路上。公共的行/列解码器电路耦合在各自的传输门电路及全局写列选择线与共用的写行选择线上。
图16以示意图形式示出若干写端口解码器，诸如在图13中展示的存储器阵列部分的区206中所示的那些。各该写端口解码器是在存储器阵列的两个存储器单元之间共用的。图16还示意性地示出传输门及它们关联的存储器单元，它们在图13中是作为区204、208、202与210描绘的。
通常，上面描述的整体布线管理方法提供减少多端口随机存取存储器单元中的互连线数目的方法。通过在存储器单元之间共用各种信号及采用精心考虑的互连策略，共用的布线通路配置使之有可能将若干存储器单元信号互连从整体布线平面移至局部布线平面，从而允许将单元面积缩小到受器件面积限制的设计，这是与受布线限制的设计相反的。
上文中本发明的各种实施例的描述是为示例与描述的目的提出的。其意图不是穷尽性的或将本发明限制在所公开的精确形式上。借助于上面的教导，许多修改与变型都是可能的。例如，存储器阵列及定义在其中的存储器单元的定向可能与图中所描绘的不同。用来互连存储器阵列的存储器单元的全局互连线不一定是图中所描绘的基本上正交的写行选择线与写列选择线。以任何配置布置的包括多个存储器单元的任何存储器中都可采用本发明。本发明的范围并不想由这一详细描述来限制，而是由这里所附的权利要求书来限定。

Claims (20)

1.一种包含存储器阵列的多端口可编程存储器装置，该存储器阵列包括多个存储器单元，该装置的特征在于包括：
存储器阵列的第一存储器单元；
存储器阵列的第二存储器单元；
包含多条写行选择线、多条写列选择线及多条数据输入线的互连；
多个第一传输门，各该第一传输门耦合在第一存储器单元及多条数据输入线之一上；
多个第二传输门，各该第二传输门耦合在第二存储器单元及多条数据输入线之一上；及
布置在第一与第二存储器单元之间并包括多个写端口解码器的解码器电路，各该写端口解码器具有耦合在多条写行选择线与写列选择线中相应的一条上的输入端及耦合在多个第一与第二传输门中相应的一个上的输出端，使得写行选择线在第一与第二存储器单元之间共用。
2.权利要求1的装置，其中该第一与第二存储器单元耦合在一条共用电源总线上。
3.权利要求1的装置，其中各该多个写端口解码器包括耦合在反相器上的与非门。
4.权利要求1的装置，其中各该第一与第二传输门包括第一控制输入端及第二控制输入端，及各该多个写端口解码器包括：
与非门，具有耦合在多条写行选择线之一上的第一输入端、耦合在多条写列选择线之一上的第二输入端、及耦合在多个第一与第二传输门的相应的一个的第一控制输入端上的输出端、以及
反相器，具有耦合在与非门的输出端上的输入端及耦合在多个第一与第二传输门的相应的一个的第二控制输入端上的输出端。
5.权利要求4的装置，其中该与非门包括四个晶体管，该反相器包括两个晶体管，及各该第一与第二传输门包括两个晶体管。
6.权利要求4的装置，其中该与非门、反相器及各第一与第二传输门是分别以互补型金属氧化物半导体技术实现的。
7.权利要求1的装置，其中该互连包括局部互连层及布置在局部互连层上面的第一互连层，该第一与第二传输门分别只用局部互连层互连。
8.权利要求1的装置，其中该第一与第二存储器单元是作为可扫描或不可扫描存储器单元实现的。
9.权利要求1的装置，其中该可编程存储器装置还包括至少一个扫描输入/输出端口。
10.权利要求1的装置，其中该可编程存储器装置还包括至少一个读端口。
11.权利要求1的装置，其中该解码器电路包括至少五个写端口解码器。
12.权利要求1的装置，其中各该第一与第二存储器单元包括静态随机存取存储器单元或动态随机存取存储器单元。
13.权利要求1的装置，其中该第一存储器单元、第二存储器单元及解码器电路基本上以叠加的配置布置，该解码器电路基本上布置在第一与第二存储器单元之间。
14.一种互连随机存取存储器阵列的存储器单元的方法，包括：
设置耦合在第一存储器单元上的第一多个传输门及耦合在第二存储器单元上的第二多个传输门。
设置解码器电路，该解码器电路包括多个写端口解码器；
将各该写端口解码器的输入端耦合在多条写行选择线与写列选择线中相应的一条上；
将各写端口解码器的输出端耦合在多个第一与第二传输门中相应的一个上；以及
只用局部互连分别连接第一与第二传输门的元件。
15.权利要求14的方法，其中：
各该写端口解码器包括耦合在反相器上的与非门；以及
耦合各该写端口解码器的输出端进一步包括利用布置在局部互连上面的互连层将各该与非门的输出端及各该反相器的输出端耦合在各该相应的第一与第二传输门的相应的第一与第二控制输入端上。
16.权利要求14的方法，还包括将扫描输入/输出端口耦合在各该第一与第二存储器单元上。
17.权利要求14的方法，还包括将至少一个读端口耦合到各该第一与第二存储器单元上。
18.权利要求14的方法，还包括将第一与第二存储器单元耦合在共用的电源总线上。
19.权利要求14的方法，其中设置解码器电路还包括基本上在第一与第二存储器单元之间设置该解码器电路。
20.权利要求14的方法，其中这些写行选择线是在第一与第二存储器单元之间共用的。
CN99105227A 1998-05-22 1999-04-21 多端口随机存取存储器的整体布线管理装置与方法 Expired - Fee Related CN1126111C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/084127 1998-05-22
US09/084,127 US5991224A (en) 1998-05-22 1998-05-22 Global wire management apparatus and method for a multiple-port random access memory

Publications (2)

Publication Number Publication Date
CN1236955A CN1236955A (zh) 1999-12-01
CN1126111C true CN1126111C (zh) 2003-10-29

Family

ID=22183044

Family Applications (1)

Application Number Title Priority Date Filing Date
CN99105227A Expired - Fee Related CN1126111C (zh) 1998-05-22 1999-04-21 多端口随机存取存储器的整体布线管理装置与方法

Country Status (3)

Country Link
US (1) US5991224A (zh)
KR (1) KR100314973B1 (zh)
CN (1) CN1126111C (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472903B1 (en) 1999-01-08 2002-10-29 Altera Corporation Programmable logic device input/output architecture with power bus segmentation for multiple I/O standards
JP3898377B2 (ja) * 1999-05-11 2007-03-28 富士通株式会社 半導体集積回路
US6785781B2 (en) * 2000-04-20 2004-08-31 International Business Machines Corporation Read/write alignment scheme for port reduction of multi-port SRAM cells
US6458644B1 (en) 2000-08-31 2002-10-01 United Memories, Inc. Data bus architecture for integrated circuit devices having embedded dynamic random access memory (DRAM) with a large aspect ratio providing reduced capacitance and power requirements
US6426890B1 (en) 2001-01-26 2002-07-30 International Business Machines Corporation Shared ground SRAM cell
US6493269B1 (en) * 2001-05-31 2002-12-10 Sandisk Corporation Dual cell reading and writing technique
US6882562B2 (en) * 2001-11-01 2005-04-19 Agilent Technologies, Inc. Method and apparatus for providing pseudo 2-port RAM functionality using a 1-port memory cell
AU2002364218A1 (en) * 2002-12-20 2004-07-22 International Business Machines Corporation Ic tiling pattern method, ic so formed and analysis method
CN1302362C (zh) * 2004-01-13 2007-02-28 华邦电子股份有限公司 一种易于存取的多端口装置及其操作方法
KR100624960B1 (ko) * 2004-10-05 2006-09-15 에스티마이크로일렉트로닉스 엔.브이. 반도체 메모리 장치 및 이의 패키지 및 이를 이용한메모리 카드
KR100745608B1 (ko) * 2005-05-19 2007-08-03 인터내셔널 비지네스 머신즈 코포레이션 Ｉｃ 타일링 패턴 방법, 그 방법으로 형성된 ｉｃ 및 분석방법
US7489540B2 (en) * 2007-05-22 2009-02-10 Freescale Semiconductor, Inc. Bitcell with variable-conductance transfer gate and method thereof
KR100909968B1 (ko) * 2007-06-12 2009-07-29 삼성전자주식회사 구동방식을 개선한 입체 구조의 플래시 메모리 장치 및 그구동방법
EP2037461A3 (en) * 2007-09-12 2009-10-28 Samsung Electronics Co., Ltd. Multi-layered memory devices
KR100935936B1 (ko) * 2007-09-12 2010-01-11 삼성전자주식회사 적층 메모리 장치
KR101519061B1 (ko) * 2008-01-21 2015-05-11 삼성전자주식회사 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는플래쉬 메모리 장치
KR101738533B1 (ko) 2010-05-24 2017-05-23 삼성전자 주식회사 적층 메모리 장치 및 그 제조 방법
KR101635505B1 (ko) 2010-10-25 2016-07-01 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
US9455026B2 (en) * 2014-11-18 2016-09-27 Qualcomm Incorporated Shared global read and write word lines

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4627030A (en) * 1985-02-04 1986-12-02 At&T Bell Laboratories Dual port memory word size expansion technique
IT1206265B (it) * 1987-02-27 1989-04-14 Texas Instruments Italia Spa Complesso di memoria ram a doppia porta con organizzazione variabile a misura di utente
US4933899A (en) * 1989-02-01 1990-06-12 Cypress Semiconductor Bi-CMOS semiconductor memory cell
KR930005199A (ko) * 1991-08-30 1993-03-23 가나이 쓰토무 반도체 기억장치
US5216636A (en) * 1991-09-16 1993-06-01 Advanced Micro Devices, Inc. Cmos memory cell
JP2885613B2 (ja) * 1993-07-05 1999-04-26 日本電気アイシーマイコンシステム株式会社 半導体メモリ回路
JPH08212132A (ja) * 1995-02-07 1996-08-20 Mitsubishi Electric Corp 記憶装置
US5866919A (en) * 1996-04-16 1999-02-02 Lg Electronics, Inc. TFT array having planarized light shielding element
US5877976A (en) * 1997-10-28 1999-03-02 International Business Machines Corporation Memory system having a vertical bitline topology and method therefor

Also Published As

Publication number Publication date
KR100314973B1 (ko) 2001-11-24
CN1236955A (zh) 1999-12-01
US5991224A (en) 1999-11-23
KR19990087899A (ko) 1999-12-27

Similar Documents

Publication Publication Date Title
CN1126111C (zh) 多端口随机存取存储器的整体布线管理装置与方法
US8178909B2 (en) Integrated circuit cell architecture configurable for memory or logic elements
US7453126B2 (en) Semiconductor memory device having layout area reduced
CN101246888B (zh) 集成电路、双端口静态随机存取存储器单元及半导体架构
CN1114954C (zh) 半导体存储器件
CN100342541C (zh) 静态随机存取存储器
CN1299351C (zh) 半导体器件及其制造方法
CN1790721A (zh) 在半导体存储器件中的电路线布线及布线方法
US8432190B2 (en) Semiconductor device with reduced power consumption
US20080130342A1 (en) Hybrid-Level Three-Dimensional Memory
CN1848436A (zh) 具有堆叠的去耦电容器的半导体器件
CN1095188A (zh) 半导体存储器件
CN1647273A (zh) 互连结构及方法
US20100157647A1 (en) Memory access circuits and layout of the same for cross-point memory arrays
CN1992283A (zh) 用在高密度cmos sram中的叠置存储单元
KR20170090982A (ko) 구분적 비트 라인들을 갖는 메모리 어레이
CN1224243A (zh) 互补金属氧化物半导体静态随机存取存储器件
US20240112746A1 (en) Semiconductor storage device
JP3902389B2 (ja) グローバルビット線を有するスタティックランダムアクセスメモリ
CN103310835B (zh) 存储单元以及存储阵列
US9812176B2 (en) Memory structure
US8178904B2 (en) Gate array
CN1146050C (zh) 具有两对晶体管和一对负载元件的静态存储单元
CN114420180A (zh) 动态随机存取存储器及其形成方法
CN113053881A (zh) 集成电路芯片、半导体结构及其制造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20031029