CN1647273A - 互连结构及方法 - Google Patents

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Abstract

用于集成电路的互连结构(10)具有第一单元(30)的阵列(20)、至少一个平行于第一阵列的第二单元(50)的阵列(40)、以及设置用于连接第一阵列单元与第二阵列单元的互连(60)，至少一些互连沿着关于第一和第二阵列倾斜取向的轴(90)设置。互连的第一和第二组倾斜轴可以彼此平行或相反。互连可以包括沿着倾斜轴(90)设置的倾斜柱(400)或阶梯式柱(410)。公开了用于制造和使用这种结构的方法。

Description

互连结构及方法
相关申请
本申请涉及2002年1月16日提交的共同未决申请序列号No.10/051,677，且受让给同一受让人。
技术领域
本申请涉及特别用于诸如集成电路和存储器件的半导体器件中的互连结构，并涉及制造和使用这种结构的方法。
背景技术
包括存储节点或逻辑门阵列的集成电路在密度方面稳定地增长。这种集成电路具有内含的动态随机存取存储器(DRAM)器件、静态随机存取存储器(SRAM)器件、可编程只读存储器(PROM)集成电路、电可擦除可编程只读存储器(EEPROM)集成电路、一次写多次读(WORM)存储器件、以及诸如可编程逻辑阵列(PLA)集成电路的逻辑器件等。具有设置在多层上的器件、门或存储节点阵列的集成电路需要“垂直”互连或“柱”来将一层上的器件、门或存储节点与另一层上的其它器件、门或节点互连。在本文中，术语“垂直”与其日常内涵不同，因为其并非指重力的方向。在整个说明书、附图和附属的权利要求书中，术语“垂直”是指大致垂直于衬底或集成电路的基平面的方向。同样，涉及互连的术语“柱”和术语“垂直互连”可互换使用，意味着在集成电路的不同层之间通信的互连，而不管这些不同层的空间取向。本文中的集成电路不仅包括单片集成电路，还包括混合集成电路和多层或“叠层”模块。本文中的术语“单元”是指阵列的功能性元件，诸如存储节点、逻辑门、开关器件、场效应器件或半导体器件。
存在着对于集成电路中提高的器件密度的持续需求，包括多层集成电路，和对这种多层集成电路内的有效互连结构的需求。
附图说明
为了阐明本发明的特征和优点，将参考其具体的实施例来给出本发明的详细说明，这些具体的实施例在附图中示出。贯穿附图使用相同的数字表示相同的特征和部件。将会意识到这些附图仅描绘了本发明的典型实施例，因此并不认为这些附图限制本发明的范围。通过利用附图来更具体并详细地描述和阐释本发明，其中：
图1示出说明可以向其应用根据本发明制造的互连实施例的存储器元件的示意图。
图2示出根据本发明制造的角形互连实施例的侧视横截面图。
图3示出根据本发明制造的阶梯式互连实施例的侧视横截面图。
图4A示出具有根据本发明制造的一组互连的第一实施例的示意性透视图。
图4B示出图4A的实施例的示意性端视图。
图4C示出图4A的实施例的示意性侧视图。
图5A示出具有根据本发明制造的一组互连的第二实施例的示意性透视图。
图5B示出图5A的一部分实施例的示意性侧视图。
图5C示出说明在图5A实施例的两部分之间关系的示意性侧视图。
图6示出说明根据本发明制造互连结构的方法的流程图。
图7示出说明执行制造步骤的方法的一部分实施例的侧视横截面图。
图8示出说明执行制造步骤的另一方法的另一实施例的剖面透视图。
具体实施方式
为了清楚说明，附图未按照统一比例绘制。特别地，垂直和水平比例不同，且因此，角度小于或大于所制造的器件中的，但是在附图中按照适合于清楚的比例示出下述说明书中所描述的角度。
下文首先按照整体结构、相关的制造方法和使用方法来描述本发明，然后按照各种包括存储器结构和相关方法的具体实施例来描述本发明。集成电路领域中的技术人员会理解可以在各种类型的集成电路中制作相应的结构并实践本发明的相应方法，诸如上述可编程逻辑阵列(PLA)集成电路、混合集成电路或叠层模块。
本发明的一个方案是一种互连结构，该互连结构具有设置在大体平行的平面中的第一和第二组布线通道、以及对于平行平面倾斜取向的第三组布线通道，第三组布线通道适合于将被选择的第一组布线通道电耦合于被选择第二组的布线通道。下面通过各种具体的实施例来举例说明该方案。
根据本发明制作的结构10的实施例可以用于集成电路中。在本发明的该实施例(图1-5中示出)中，互连结构10包括单元30的第一阵列20和至少单元50的第二阵列40、以及设置用于连接第一阵列单元与第二阵列单元的互连60。单元30和单元50通常为相同类型。第一阵列20通常设置在平面70中，而第二阵列40通常设置在大体平行于平面70的平面80中。阵列20和40可以由绝缘层35分离开。沿关于第一和第二阵列20和40的平面70和80倾斜取向的轴90设置这些互连60中的至少一些。即，沿着其布置互连60的轴90关于阵列的平面呈倾斜角100(既不平行也不垂直)。通过电耦合来将每一互连60选择地耦合于每一阵列的单元30或50。例如，电耦合可以为简单的欧姆连接。阵列的每一单元可以包括诸如二极管或晶体管的半导体器件。阵列的单元可以用作逻辑门、存储单元，或执行一些其它有用的功能。
图1示出说明可以应用根据本发明制作的互连实施例的存储器110的元件的示意图。这种结构中的存储单元120可以为具有诸如电容的存储元件130的类型，和诸如二极管或开关晶体管的控制元件140的类型。如本领域公知，代替通过分立的电容器件，而是通过物理结构固有的内建电容来提供存储元件的功能。每一存储单元120的存储元件130可以串联于存储单元的控制元件140。在一些只读存储器(ROM)中，不需要控制元件。在一些实施例中，例如一次写入存储器，控制元件140可以与存储元件130集成(至少初始时)，而不是明显分立的结构。存储单元120以多重阵列排列在平行的层、或诸如平面70和80的平面上。
例如，适合的存储元件120可以包括与电压击穿元件串联的控制元件。例如，控制元件可以为电线性电阻元件，即，对于电压的线性改变而具有电流线性改变的元件。电压击穿元件可以是反熔丝，即其电阻通常很高，而当施加适当的信号时切换到低电阻的元件。在本领域内已经公知了各种反熔丝，例如在U.S.专利No.5,821,558和6,111,302中公开。
控制元件可以由各种材料构成，诸如难熔金属硅化氮化物(例如氮硅化钨)、本征硅、或轻掺杂微晶硅或轻掺杂非晶硅。后一种材料，轻掺杂非晶硅，通过当施加适合的电压时降低其电阻，可以可逆地提高其电流，允许该元件用作开关。这种功能在存储器的应用中，当由于所有控制元件达到相对较低的电阻而给行导体通电时，行导体中的所有存储单元(例如所有的控制元件)开启。相反地，未通过通电选择的存储单元将保持相对高的电阻。存储单元120可以包括在大体非晶与大体微晶的状态之间电切换的“相变”材料，如在U.S.专利No.3,271,591和3,530,441中公开的材料。这种材料应用于存储器是本领域公知的，且例如在U.S.专利No.4,499,557、U.S.专利No.4,599,705和U.S.专利No.5,335,219公开的。电压击穿元件可以由电绝缘材料构成，诸如氧化物-氮化物-氧化物(ONO)、五氧化钽(Ta2O5)、等离子增强氮化硅、氧化钛、氧化锗、或包括沉积氧化物、生长氧化物或相似电介质材料的化学气相沉积(CVD)电介质。
另一种适合的存储单元120可以包括隧道结器件。隧道结器件具有如此的电特性，使得对于电压中的线性增加，隧道结抑制了电流指数增长。这种存储单元在存取速度方面比许多其它类型的单元具有优势，因为它能够在几纳秒的数量级或更短的时间内进行存取。
在存储器110中，行导体和列导体形成正交的布线通道组，且通过结合例如字线的行导体和例如位线的列导体来寻址独立的存储单元。
会意识到，诸如场可编程门阵列(FPGA)的其它类型的集成电路也需要布线通道来寻址它们的单元，诸如门阵列的独立门。
如图1中所示，存储器110具有平行于诸如平面70和80的层或平面排列的一组行导体，诸如行导体170、180、190、200以及210，和一组列导体，诸如列导体220、230、240、250和260。每一行导体可以为存储器110的字线，而每一列导体为位线。
虽然，在图1中示出几个存储单元、平面、行导体和列导体，可以理解，存储单元110可以由许多这样的元件组成，且在图1中示意性描绘出的布置可以在两个方向上延伸(例如常规的平行于每一平面的x轴和y轴)，且可以沿着垂直于平面的z轴延伸，即具有多平面。
除了行和列导体，可以提供一组垂直的互连或柱300(图3)，从一个平面延伸到另一个，用于将第一平面内的一个或多个存储单元连接于另一个平面内的一个或多个存储单元。在常规的存储器中，这种垂直互连或柱300沿大体垂直于平面取向的轴310布置。
在根据本发明制作的互连结构实施例中，阵列的每一单元设置在呈倾斜角的柱导体400或阶梯式柱导体410与其中一个单元阵列的交叉处。互连60包括一系列导体或导电柱400和/或410。当采用呈倾斜角的导体400时，如图2中所示，每一柱自身的轴420倾斜于阵列的平面，且相关的柱沿着公共的倾斜轴90大体对准。
在包括一系列阶梯式柱导体410的互连60中，如图3中所示，每一相关柱410的位置沿着关于阵列平面倾斜的轴90，但是每一柱自身的轴440并不平行于倾斜轴90对准。特别地，阶梯式导体的每一柱的轴440大体垂直于阵列的平面，如图3中示出的实例。在图3的实施例中，互连60还包括在每一阵列20或40的平面70或80之上、之内或平行于平面的导电轨迹段430，用于连接相关的柱。
会意识到，图2和3的实施例并不互斥，而是表示可以结合在单个互连结构中组合的两种类型的互连。因此，根据本发明制造的结构60不仅可以包括大体平行于倾斜轴90的呈倾斜角的柱导体400，和大体垂直于平面70和80的阶梯式柱导体410，而且还包括其独立柱轴440不具有那些取向中任意之一的柱导体。可以将后一种独立柱轴440制成关于轴90和平面70及80倾斜(例如，以中间角度)。
图4A-4C示出包括根据本发明制造的互连的第一实施例的各种示意图。图4A是示出布置在三维结构中、并由阶梯式柱互连410互连的存储单元120的阵列的示意性透视图。图4A中示出的互连410沿着关于其中布置有存储单元120的阵列平面倾斜取向的轴设置。图4A的实施例的示意性端视图在图4B中示出，且同一实施例的示意性侧视图在图4C中示出。如图4A和4C中示出，所有的互连410沿平行的倾斜轴设置。图4A-4C示出沿行选择线SEL0(460)、SEL1(461)、SEL2(462)和SEL3(463)垂直叠置的行450、基底半导体控制器件456、和选择性地连接于具有相关输出OUT0(480)、OUT1(481)和OUT2(482)的V阵列(457)的读出放大器455。在图4A-4C中还示出行0M(470)、1M(471)、2M(472)、3M(473)、4M(474)、5M(475)、6M(476)、7M(477)和8M(478)，以及行0-8平面(500-508)，其每一个包括层L1、L2和L3(由仅用于行0(500)的参考数字491、493和494以及仅用于行4m(470)的参考数字492标识)。
如示意性端视图4B中所示，存储单元120布置成在垂直方向上和平行平面中大体对准。如示意性侧视图4C中所示，将阵列的存储单元120互连的阶梯式垂直柱互连410沿关于存储单元120的平面倾斜的轴设置。图4A和4C示出选择线460、读出放大器455、基底半导体控制器件456、以及沿着图4C的底部的一组与阵列的行，例如470、471、500和501相对应的行选择线。
图5A-5C示出包括根据本发明的互连的第二实施例的各种示意图。该实施例不同于图4A-4C中示出的实施例，其具有关于存储单元120的平面倾斜的轴的两个交替取向，来代替如图4A-4C中的具有彼此平行设置的所有阶梯式垂直柱互连410。如图5A和5C中所示，阶梯式垂直柱互连410沿关于存储单元120的平面倾斜的第一轴设置，而阶梯式垂直柱互连415沿关于存储单元的平面倾斜的第二轴设置，其中第二轴在与垂直相反的方向中倾斜。即，图5A和5C中的两组阶梯式垂直柱互连的倾斜轴是相反的。
图5C说明该布置的有利特征：基底半导体元件456可以对于两个柱进行组合并由两个柱共享。例如，可以共享通过大箭头和虚线圆圈在图5C中表示的两个基底半导体元件456。基底半导体控制器件456通过读出放大器455选择性地连接于V阵列(457)。否则，除共享的基底半导体元件的该特征和其垂直柱互连的相反倾斜轴之外，图5A-5C的实施例相似于图4A-4C中的实施例。特别地，图5A-5C的实施例的端视图与图4B的基本上相同。
这两个实施例具有改进的容量的存储单元对互连效率，即，存储单元容量对互连容量的比率，与现有技术的互连结构的50％相比较，超过现有技术互连，如75％。关于基底硅区域的利用，图4A-4C的实施例仅需要如现有技术互连结构一样多的基底半导体器件456的三分之一。由于上述的器件共享，图5A-5C的实施例仅需要和现有技术互连结构一样多的基底半导体器件的六分之一。
虽然在图4A-4C和图5A-5C中示出几个存储单元、平面、行导体和垂直柱互连，可以理解，存储器110可以由许多这种元件组成，且图4A-4C和5A-5C中示意性描绘的布置可以在两个平面内方向(例如沿着平行于各平面的常规x和y轴)上延伸，并沿着垂直于平面的z轴延伸。通过本发明的呈倾斜角的柱互连和阶梯式柱互连所提供的优点之一是，沿着z轴的延伸性基本上不受限制，由于恒定的垂直互连开销。
因此，可以制成具有至少两个单元阵列的集成电路，具有通过本文中描述的互连结构来选择性互连的阵列单元。该互连结构不仅是一组交错的柱。互连组中的每一柱沿着从最低的连接层延伸至最高的连接层的同一倾斜轴设置。特别地，可以制成具有通过这种互连结构选择性连接的存储单元或节点的存储器，且可以由这种存储器制成海量存储器件。下面是制造方法的说明。
制造方法
本发明的另一方案是用于制造互连结构的方法。通过图6的流程图示出这种方法的实施例。
在常规的诸如平坦硅半导体晶片衬底的支撑结构(未示出)上制造利用本发明的互连结构的集成电路的实施例。可选择地，衬底可以由玻璃、聚合物、塑料、砷化镓、蓝宝石上硅(SOS)、外延形成物、锗、锗硅、金刚石、绝缘体上硅(SOI)材料、选择性氧注入(SIMOX)衬底、和/或相似的衬底材料制成。基底半导体器件可以为结晶的或非结晶的。
图6中示出的整个方法包括下述步骤：形成第一单元阵列(S1)；形成至少一个平行于第一阵列的第二单元阵列(S2)；和通过关于阵列倾斜设置的导电互连将第一阵列的独立单元与第二阵列的独立单元选择性连接(S3)。在该方法中，通过在第一平面中设置第一单元阵列(子步骤S4)和在平行于第一平面的第二平面内设置第二单元阵列(子步骤S5)，来执行形成步骤S1和S2。通过包括构图(例如通过光刻)和公知物质沉积的常规半导体集成电路制造工艺，可以执行步骤S1、S2、S4和S5。通过沉积和构图导电材料：铝、铜、铜-铝合金、硅化物、非晶硅、微晶硅、或诸如钨的难熔金属及其合金，来形成诸如行导体的导电元件。这种行导体具有在从大约20纳米(200埃)到大约500纳米(5000埃)的通常范围内的厚度，通常为大约180纳米(1800埃)。
例如，电绝缘层35可以由诸如湿或干二氧化硅(SiO2)的材料、诸如氮化硅的氮化物材料、四乙基原硅酸盐(TEOS)基氧化物、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、聚酰亚胺膜、聚酰胺膜、氧氮化物、旋涂玻璃(SOG)、包括沉积氧化物、生长氧化物或相似电介质材料的化学气相沉积(CVD)电介质的材料构成。当由TEOS基氧化物构成时，绝缘层35可以通过由TEOS气体在反应室中的分解引起的沉积来形成。
通过沿着第一和第二轴设置导电互连(分别为子步骤S6和S7)来执行连接步骤S3，这些轴中的至少一个关于第一和第二平面倾斜取向。在子步骤S6和S7中，第一和第二轴中之一或两者可以关于第一和第二平面倾斜取向。关于第一和第二阵列倾斜取向的每一个轴形成了与第一和第二阵列中的至少一个的角度，该角度在大约30度与大约60度之间，如，45度。如果阵列处于公共平行的关系，轴与每一阵列形成相同的角。
图7示出说明用于执行步骤S6和S7的具体方法的部分实施例的侧视横截面图。通过穿过构图掩模815中的开口、并沿着平行于期望的倾斜轴90的方向810直接蚀刻，来在绝缘层35中形成倾斜开口800。例如，这可以是反应离子蚀刻。开口800向下延伸至单元50的导电部分。开口800由导电物质填充以形成导电柱400，且如果需要，将导电物质平坦化以使其与绝缘层35的顶表面齐平，从而为随后的制造操作作准备。
图8示出说明用于执行制造步骤S6或S7的另一方法的另一实施例的部分的剖面透视图。如图8中所示，具有以适合于倾斜轴90的期望角取向的侧壁820的V形槽被构图并蚀刻至绝缘层35中。然后沉积并构图导电物质形成适当取向的导电部分830，以形成导电柱400的部分，且如果需要，还可以在绝缘层35的表面上形成水平轨迹段430。如果需要，在随后的工艺步骤中V形槽可以由绝缘物质填充，且如果需要对其平坦化。为了促进与下层(绝缘层35的下方)上的导电诡计的电连接，可以制造具有梯形横截面的开口来代替示出的V形槽。
在本说明书的下述段落中，区分执行子步骤S6和S7的两种方法。作出决定(S8)以执行哪一种方法。在图4中示出的第一实施例中，第一和第二轴制成大体平行(S9)。这种方法提供一些优点，诸如能够利用较简单的掩模来实现，具有提高的容量效率，且与现有技术的互连结构相比较利用较少的基底器件456，如下文进一步的阐述。
在执行子步骤S6和S7的第二方法中，将第一和第二轴制成彼此不平行(S10)。在执行子步骤S6和S7的该第二(不平行)方法的特别变化中，将第一和第二轴制成为相反的(S12)。即，如果选择该方法(S11)，将第一和第二轴制成从垂直于阵列平面的(第三)参考方向以相反的方向倾斜，由此可以说第一和第二轴彼此远离(相反)倾斜。图5中示出通过后一种方法制作的结构。图8中示出的实施例也具有相反的轴。制作互连结构的该第二方法提供其它的优点(除具有提高的容量的效率外)，诸如，允许利用比在采用平行轴的第一实施例中所需的更少基底器件456来设计。上文描述了使该提高成为可能的基底器件的共享。
通过以相反倾斜角取向轴的方法提供的另一显著优点是，减小了相反互连之间耦合的电容，且因此获得较高的速度和减小串扰的趋向。与现有技术互连结构相比较，大大减小了寄生电容，至少部分地是由于在相邻垂直互连之间重叠的有效总面积的最小化。具体地，如图5A的实施例中所示，可以以交替相反的关系设置多对第一和第二轴，由此没有第一轴相邻于平行的第二轴。因此，在图5A中，每隔一个导电连接的轴在相反的方向上倾斜。这具有最小化它们各自的导电连接之间的重叠面积的有益结果，因此最小化了它们各自导电连接之间的电容，且还因此提高了速度，并最小化了否则可能发生在它们各自导电连接之间的串扰。
执行步骤S6和S7的另一个方案是选择将阵列之间的每一个导电连接制成平行于上述轴(倾斜柱)，还是制成不平行于轴(阶梯式柱)。因此，在步骤S6中，沿着第一轴的每一导电互连可以制成平行于第一轴的柱的形式，且因此相对于阵列平面倾斜。相似地，在步骤S7中，沿着第二轴的每一导电互连可以制成平行于第二轴的柱的形式，且因此关于阵列平面倾斜。另一方面，可以通过使每一导电互连沿著第一轴、按照大体垂直于第一和第二阵列平面并平行于参考方向的柱形式，来执行步骤S6，由此导电互连形成一组阶梯式互连。再次，相似地，可以通过使每一导电互连沿着第二轴、按照大体垂直于第一和第二阵列平面并因此平行于上述参考方向的柱形式，来执行步骤S7，由此那些导电互连形成一组阶梯式互连。集成电路制造领域的技术人员会意识到可以采用平行和不平行轴、和/或倾斜和阶梯式柱结构的各种结合来使本发明的方法适用于各种目的。
存储器实施例的实例
本发明的存储器实施例的一个方案是支撑基底硅电路上方的垂直轴中多层之间的互连的结构。在图4A-4C或图5A-5C中示出的这种存储器的实施例可以称之为“垂直存储器”或“垂直取向存储器”。存储器具有字线、位线和用于将位线多路复用的基底控制器件456(例如FET器件)。
在这种存储器实施例中，多角或阶梯式垂直柱访问各种层，且存储器由形成在多角或阶梯式垂直柱访问互连结构与存储器层内的字线的交叉点处的存储元件或节点构成。因此，利用多角或阶梯式垂直柱来访问垂直取向存储器阵列的单元。例如，每一单元可以为具有单个MOS开关晶体管和存储电容的常规的“1T”DRAM存储单元。
用于一次写入存储器阵列的特殊实施例包括，其中垂直柱执行列或位线的功能、并寻址隧道节器件的结构。行导体形成在倾斜角或阶梯式垂直柱导体的上方或下方。控制元件形成在行导体与倾斜角或阶梯式垂直柱导体之间。单个存储器元件或多个存储器元件形成在倾斜角或阶梯式柱导体与行导体的交叉点处。
采用根据本发明形成的互连结构可以制作各种其它的实施例。例如，多层倾斜角或阶梯式柱可以访问具有在Z维度(即垂直于衬底)上叠置的多个行的垂直存储阵列，其具有形成在呈角或阶梯式柱导体与每个叠置行的交叉点处的存储元件。由串联的存储元件和控制元件构成的每一个存储单元，被构造在倾斜角或阶梯式柱导体与叠置行中之一的交叉点处。存储元件可以包括与电阻控制元件串联的电阻存储元件。
在这种阵列中，在每一个呈角的或阶梯式柱互连的基底处的半导体控制元件经由行控制线可选择于位线。例如，当以相反角构造倾斜角柱互连，以保持对独立存储元件的访问时，多于一个的柱互连可以与基底半导体器件共享。因此，在这种阵列中需要较少的基底半导体控制器件。与利用常规的柱互连的结构相比较，通常仅需要三分之一数量的基底半导体控制器件。
在相关的实施例中，存储元件可以包括隧道结氧化物，其用来以充足能量抑制在熔化之前的高截止态电阻，并抑制在熔化后的低导通电阻，以在电极之间形成低电阻丝。相似地，控制元件可以包括隧道结氧化物，其用来抑制高读状态的电阻和低写状态电阻。
支撑电路可以设置用于根据本发明制造的存储器，包括提供用于柱的行控制选择、公共驱动互连、和/或读出线。每一个柱导体可以具有连接在其基底的半导体控制器件。在一个实施例中，连接在每一柱基底的半导体器件为场效应晶体管(FET)，其栅极由阵列外部的器件控制。行控制元件穿过阵列跨越行来控制柱FET’s的栅极。每一个柱通过与行控制线正交的线是可选择的。
用于倾斜角或阶梯式柱存取存储器的支撑电路可以提供存储器层中的水平或垂直取向的列互连线的多路复用，存储器层与倾斜角或阶梯式柱导体交叉。穿过垂直存储器层的水平或垂直取向的互连层由阵列外部的常规功能性元件控制，且在驱动模式下或读出模式下被操作。当这些互连线用于读出模式中时，阵列外部的功能性元件包括用于读和写电流比较的传感放大器电路。这些线还可以用于提供读和写电压参考，在这种情况下阵列外部的功能性元件包括读和写电压参考源和多路复用。
虽然以具有两层的简单实施例开始描述该结构，但是其它实施例可以具有多个阵列，每一阵列设置在一层中。因此，选择性地互连多层上的单元，如图2和3的实施例中示出。对于一些应用，例如，该结构具有二至八层。该结构的其它实施例具有八至十二层。与现有技术公知的许多其它结构不同，其具有与每一层相关的开销代价，在根据本发明制造的结构中可以容纳的层的数量没有限制。因此，可以有不止12层，层的数量基本上不受限制。
工业应用性
本发明的互连结构特别适用于诸如存储器集成电路的半导体器件。可以将包括与上述存储器实施例实例那样的集成电路类型的许多类型的集成电路制造成具有根据本发明制造的互连结构。这种结构和采用这种结构的集成电路有用于诸如移动或固定电话、数码相机和可携式摄像机、计算设备(诸如桌上型和便携式计算机、计算器和个人数字助理(PDA)和它们的外围设备)、诸如用于CD、DVD、音乐和视频的播放器的媒体播放器、以及用于打印、扫描、存储、复制、传真复制和文件传送的装置的设备。后面的装置可以包括多功能器件。
从本说明书的研究和本文中公开的本发明的实践，本发明的其它实施例对于本领域技术人员是显而易见的。例如，倾斜角或阶梯式柱可以沿着多组成对平行的倾斜轴和/或多组成对反向的倾斜轴布置。旨在本文中公开的说明书和实例仅被认为是示例性的，本发明的真实范围和精神仅由下述权利要求书限定。因此，本发明的范围不由示出的实施例决定，而是由附属的权利要求书及其法定等同物来决定。

Claims (10)

1、一种互连结构，包括：
a)设置在第一平面中的第一组布线装置；
b)设置在大体平行于所述第一平面的第二平面中的第二组布线装置；和
c)用于将所选择的所述第一组布线装置与所选择的所述第二组布线装置电耦合的装置，用于电耦合的所述装置沿至少一个关于所述第一和第二平面倾斜取向的轴设置。
2、一种用于集成电路的结构，所述结构包括：
a)第一单元阵列；
b)至少一个第二单元阵列；和
c)适合于将所述第一阵列的单元与所述第二阵列的单元电耦合的互连，所述互连中的至少一些沿着关于所述第一和第二阵列倾斜取向的轴设置并且彼此电耦合。
3、一种用于集成电路的结构，所述结构包括：
a)多个单元阵列，所述多个阵列的每一阵列设置在一层中，所述多个阵列包括设置在第一层中的第一单元阵列和至少一个设置在第二层中的第二单元阵列；和
b)适合于将所述第一层中的单元与至少所述第二层中的单元电耦合的互连，所述互连中的至少一些沿着关于所述第一和第二层倾斜取向的轴设置并且彼此电耦合，由此，多层中的单元被选择性地互连。
4、一种集成电路，包括至少两个单元阵列，通过适合于将所述第一阵列的单元与所述第二阵列的单元电耦合的互连，来选择性地互连所述阵列的所述单元，所述互连中的至少一些沿着关于所述第一和第二阵列倾斜取向的轴设置并且彼此电耦合。
5、一种存储器，包括至少两个单元阵列，通过适合于将所述第一阵列的单元与所述第二阵列的单元电耦合的互连，选择性地互连所述阵列的所述单元，所述互连中的至少一些沿着关于所述第一和第二阵列倾斜取向的轴设置并且彼此电耦合。
6、一种海量存储器件，包括至少一个存储器，所述存储器包括至少两个单元阵列，通过适合于将所述第一阵列的单元与所述第二阵列的单元电耦合的互连，来选择性地互连所述阵列的所述单元，所述互连中的至少一些沿着关于所述第一和第二阵列倾斜取向的轴设置并且彼此电耦合。
7、一种制造结构的方法，所述方法包括下述步骤：
a)形成第一单元阵列；
b)形成至少一个大体平行于所述第一阵列的第二单元阵列；和
c)通过沿着至少一个关于所述第一和第二阵列倾斜取向的轴设置的导电互连，来选择性地耦合所述第一阵列的独立单元与所述第二阵列的独立单元。
8、权利要求7的方法，其中通过沿着第一和第二轴设置所述导电互连来执行所述选择性耦合步骤(c)，所述轴其中至少一个关于所述第一和第二平面倾斜取向，其中任选地，所述第一和第二轴从与所述第一和第二平面垂直的第三轴沿相反的方向倾斜，由此所述第一和第二轴任选地相反。
9、权利要求8的方法，其中多对所述第一和第二轴以交替相反的关系设置，由此没有第一轴相邻于平行的第二轴，因此最小化它们各自导电连接之间的重叠区域，由此所述第一和第二轴适合地设置成最小化它们各自导电连接之间的电容。
10、一种由权利要求7-9的任意一种方法制造的结构。
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