JPH0969293A - 多値センスアンプ回路 - Google Patents

多値センスアンプ回路

Info

Publication number
JPH0969293A
JPH0969293A JP22131095A JP22131095A JPH0969293A JP H0969293 A JPH0969293 A JP H0969293A JP 22131095 A JP22131095 A JP 22131095A JP 22131095 A JP22131095 A JP 22131095A JP H0969293 A JPH0969293 A JP H0969293A
Authority
JP
Japan
Prior art keywords
signal
output
circuit
memory cell
sense amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP22131095A
Other languages
English (en)
Inventor
Shinken Okawa
真賢 大川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP22131095A priority Critical patent/JPH0969293A/ja
Publication of JPH0969293A publication Critical patent/JPH0969293A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】 複数の差動増幅器を使用しているため、半導
体チップ上に形成する際、多大な面積が必要となり、他
の部品の実装可能面積が少なくなってしまい、また、リ
ファレンス信号の切り替え回数が多いため、処理速度が
遅い。 【解決手段】 メモリセル信号ＭＣ１と多値のリファレ
ンス信号との比較を行う差動増幅器ＭＡ１と、差動増幅
器ＭＡ１の出力から２ビットの情報をそれぞれ決められ
たタイミングで出力するラッチ回路ＬＣ１，ＬＣ２と、
多値のリファレンス信号を出力するリファレンス回路Ｒ
ＥＦ１とから構成されており、外部からの切り替え信号
によりリファレンス回路ＲＥＦ１においてラッチ回路Ｌ
Ｃ１からの出力値に基づいてリファレンス信号の切り替
えを行い、差動増幅器ＭＡ１において、切り替えられた
リファレンス信号とメモリセル信号との比較を行い、比
較結果をラッチ回路ＬＣ２を介して出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、１つのメモリセルに４値以上の状態を記憶
する多値メモリに用いられるセンスアンプ回路に関す
る。
【０００２】
【従来の技術】一般に、メモリセルは２値レベルの情報
が出力されるように構成されており、１メモリセルには
１ビットの情報が記憶される。しかし、近年では、メモ
リに対する集積度向上の要求が増えてきており、その要
求に応えるために１メモリセルに２ビット以上（４値レ
ベル以上）の情報が記憶される多値レベルのメモリが考
えられている。
【０００３】そのため、多値レベルのメモリに用いられ
るセンスアンプ回路についても様々なものが考案されて
いる。
【０００４】図６は、センスアンプ回路の第１の従来例
を示す回路ブロック図である。
【０００５】本従来例は図６に示すように、３つの差動
増幅器ＭＡ１０１〜ＭＡ１０３と、差動増幅器ＭＡ１０
１〜ＭＡ１０３の出力を２ビットの情報に変換して出力
する論理回路１０１とから構成されており、差動増幅器
ＭＡ１０１においては、メモリセル信号ＭＣ１０１及び
リファレンス信号ＲＦ１０１が入力端子から入力され、
出力端子に論理回路１０１が接続され、差動増幅器ＭＡ
１０２においては、メモリセル信号ＭＣ１０１及びリフ
ァレンス信号ＲＦ１０２が入力端子から入力され、出力
端子に論理回路１０１が接続され、差動増幅器ＭＡ１０
２においては、メモリセル信号ＭＣ１０１及びリファレ
ンス信号ＲＦ１０２が入力端子から入力され、出力端子
に論理回路１０１が接続されている（特開昭６０−２３
９９９４号公報参照）。なお、本従来例は４値レベルの
メモリに用いられるセンスアンプ回路である。
【０００６】以下に、上記のように構成されたセンスア
ンプ回路の動作について説明する。
【０００７】予め、リファレンス信号ＲＦ１０１〜ＲＦ
１０３が、メモリセル信号ＭＣ１０１の４値レベルのそ
れぞれの中間値に設定される。例えば４値レベルを小さ
な方からＭＣ１０１ａ，ＭＣ１０１ｂ，ＭＣ１０１ｃ，
ＭＣ１０１ｄとした場合は、リファレンス信号ＲＦ１０
１がメモリセル信号ＭＣ１０１ａとメモリセル信号ＭＣ
１０１ｂとの中間値に、リファレンス信号ＲＦ１０２が
メモリセル信号ＭＣ１０１ｂとメモリセル信号ＭＣ１０
１ｃとの中間値に、リファレンス信号ＲＦ１０３がメモ
リセル信号ＭＣ１０１ｃとメモリセル信号ＭＣ１０１ｄ
との中間値にそれぞれ設定される。
【０００８】リファレンス信号ＲＦ１０１〜ＲＦ１０３
が設定された後、メモリセル信号ＭＣ１０１が入力され
ると、差動増幅器ＭＡ１０１〜ＭＡ１０３のそれぞれに
おいてメモリセル信号ＭＣ１０１とリファレンス信号Ｒ
Ｆ１０１〜ＲＦ１０３とが比較され、比較結果が論理回
路１０１において２ビットの情報に変換されて出力され
る。
【０００９】例えば、メモリセル信号ＭＣ１０１の４値
レベルを上述したようなＭＣ１０１ａ＜ＭＣ１０１ｂ＜
ＭＣ１０１ｃ＜ＭＣ１０１ｄの関係にあるとすると、入
力されるメモリセル信号がＭＣ１０１ａの場合は、差動
増幅器ＭＡ１０１〜ＭＡ１０３の全ての出力は変化せ
ず、論理回路１０１からＢ１０１＝０，Ｂ１００＝０が
出力され、入力されるメモリセル信号がＭＣ１０１ｂの
場合は、差動増幅器ＭＡ１０１の出力のみが変化し、論
理回路１０１からＢ１０１＝０，Ｂ１００＝１が出力さ
れ、入力されるメモリセル信号がＭＣ１０１ｃの場合
は、差動増幅器ＭＡ１０１及びＭＡ１０２の出力が変化
し、論理回路１０１からＢ１０１＝１，Ｂ１００＝０が
出力され、入力されるメモリセル信号がＭＣ１０１ｄの
場合は、差動増幅器ＭＡ１０１〜ＭＡ１０３の全ての出
力が変化し、論理回路１０１からＢ１０１＝１，Ｂ１０
０＝０が出力される。
【００１０】図７は、センスアンプ回路の第２の従来例
を示す図であり、（ａ）は回路ブロック図、（ｂ）は動
作時におけるタイミングチャートである。
【００１１】本従来例は図７（ａ）に示すように、差動
増幅器ＭＡ２０１と、差動増幅器ＭＡ２０１の出力を２
ビットの情報に変換して出力する２ビットのカウンタ２
０１と、外部からのクロック信号によって３値のリファ
レンス信号をそれぞれ出力するリファレンス回路ＲＥＦ
２０１とから構成されており、差動増幅器ＭＡ２０１に
おいては、メモリセル信号ＭＣ２０１及びリファレンス
回路ＲＥＦ２０１から出力されるリファレンス信号が入
力端子から入力され、出力端子にカウンタ２０１が接続
され、リファレンス回路ＲＥＦ２０１においては、カウ
ンタ２０１からの出力信号及びクロック信号が入力され
る構成となっている（特開昭６２−１８７００号公報参
照）。なお、本従来例は４値レベルのメモリに用いられ
るセンスアンプ回路である。
【００１２】以下に、上記のように構成されたセンスア
ンプの動作について図７（ｂ）を参照して説明する。な
お、以下の説明におけるメモリセル信号ＭＣ２０１の４
値レベルにおいては、その大きさ関係をＭＣ２０１ａ＜
ＭＣ２０１ｂ＜ＭＣ２０１ｃ＜ＭＣ２０１ｄとし、リフ
ァレンス信号においては、リファレンス信号ＲＦ２０１
がメモリセル信号ＭＣ２０１ａとメモリセル信号ＭＣ２
０１ｂとの中間値に、リファレンス信号ＲＦ２０２がメ
モリセル信号ＭＣ２０１ｂとメモリセル信号ＭＣ２０１
ｃとの中間値に、リファレンス信号ＲＦ２０３がメモリ
セル信号ＭＣ２０１ｃとメモリセル信号ＭＣ２０１ｄと
の中間値にそれぞれ設定されている。
【００１３】まず、時刻ｔ０においてメモリが活性化さ
れると、リファレンス回路ＲＥＦ２０１からリファレン
ス信号ＲＦ２０１が出力され、メモリセル信号ＭＣ２０
１及びリファレンス信号ＲＦ２０１が差動増幅器ＭＡ２
０１に入力される。
【００１４】次に、時刻ｔ１においてクロック信号ＣＬ
が立ち上がり、差動増幅器ＭＡ２０１の出力がカウンタ
２０１に入力される。
【００１５】ここで、差動増幅器ＭＡ２０１に入力され
るメモリセル信号ＭＣ２０１がリファレンス信号ＲＦ２
０１よりも小さな値、つまりメモリセル信号ＭＣ２０１
ａである場合は、差動増幅器ＭＡ２０１の出力が変化せ
ず、カウンタ２０１からはＢ２０１＝０，Ｂ２００＝０
が出力され、動作が終了する。また、差動増幅器ＭＡ２
０１に入力されるメモリセル信号ＭＣ２０１がリファレ
ンス信号ＲＦ２０１よりも大きな値、つまりメモリセル
信号ＭＣ２０１ａ以外である場合は、差動増幅器ＭＡ２
０１の出力が変化して、カウンタ２０１からはＢ２０１
＝０，Ｂ２００＝１が出力される。
【００１６】そして、リファレンス回路ＲＥＦ２０１か
らリファレンス信号ＲＦ２０２が出力され、差動増幅器
ＭＡ２０１に入力される。
【００１７】そして、差動増幅器ＭＡ２０１に入力され
るメモリセル信号ＭＣ２０１がリファレンス信号ＲＦ２
０２よりも小さな値、つまりメモリセル信号ＭＣ２０１
ｂである場合は、差動増幅器ＭＡ２０１の出力が変化せ
ず、カウンタ２０１からＢ２０１＝０，Ｂ２００＝１が
出力された状態が変わらず、動作が終了する。また、差
動増幅器ＭＡ２０１に入力されるメモリセル信号ＭＣ２
０１がリファレンス信号ＲＦ２０１よりも大きな値、つ
まりメモリセル信号ＭＣ２０１ｃまたはＭＣ２０１ｄで
ある場合は、差動増幅器ＭＡ２０１の出力が変化して、
カウンタ２０１からはＢ２０１＝１，Ｂ２００＝０が出
力される。
【００１８】そして、リファレンス回路ＲＥＦ２０１か
らリファレンス信号ＲＦ２０３が出力され、差動増幅器
ＭＡ２０１に入力される。
【００１９】そして、差動増幅器ＭＡ２０１に入力され
るメモリセル信号ＭＣ２０１がリファレンス信号ＲＦ２
０３よりも小さな値、つまりメモリセル信号ＭＣ２０１
ｃである場合は、差動増幅器ＭＡ２０１の出力が変化せ
ず、カウンタ２０１からＢ２０１＝１，Ｂ２００＝０が
出力された状態が変わらず、また、差動増幅器ＭＡ２０
１に入力されるメモリセル信号ＭＣ２０１がリファレン
ス信号ＲＦ２０１よりも大きな値、つまりメモリセル信
号ＭＣ２０１ｄである場合は、差動増幅器ＭＡ２０１の
出力が変化して、カウンタ２０１からはＢ２０１＝１，
Ｂ２００＝１が出力される。
【００２０】その後、時刻ｔ４においてカウンタ２０１
が停止するとリファレンス回路ＲＥＦ２０１からの出力
値が初期値に戻る。
【００２１】上記の動作は、クロック信号ＣＬが２周期
で１サイクルが終了する。
【００２２】なお、本従来例においては、４値（２2）
レベルを判定するのに２（２2−２）回のリファレンス
切り替えが必要である。
【００２３】図８は、1995 ISSCC Digest of Technical
Paper pp.132に開示されているセンスアンプ回路を示
す回路ブロック図である。
【００２４】本従来例は図８に示すように、２つの差動
増幅器ＭＡ３０１，ＭＡ３０２と、差動増幅器ＭＡ３０
１，ＭＡ３０２のそれぞれの出力から１ビットの情報を
出力するラッチ回路３０１，３０２と、リファレンス信
号を出力するリファレンス回路ＲＥＦ３０１とから構成
されており、差動増幅器ＭＡ３０１においては、メモリ
セル信号ＭＣ３０１及びリファレンス信号ＲＦ３０２が
入力端子から入力され、出力端子にラッチ回路３０１及
びリファレンス回路ＲＥＦ３０１が接続され、差動増幅
器ＭＡ３０２においては、メモリセル信号ＭＣ３０１及
びリファレンス回路ＲＥＦ３０１から出力されるリファ
レンス信号ＲＦが入力端子から入力され、出力端子にラ
ッチ回路３０２が接続されている。なお、本従来例は４
値レベルのメモリに用いられるセンスアンプ回路であ
る。
【００２５】以下に、上記のように構成されたセンスア
ンプの動作について説明する。なお、以下の説明におけ
るメモリセル信号ＭＣ３０１の４値レベルにおいては、
その大きさ関係をＭＣ３０１ａ＜ＭＣ３０１ｂ＜ＭＣ３
０１ｃ＜ＭＣ３０１ｄとし、リファレンス信号において
は、リファレンス信号ＲＦ３０１がメモリセル信号ＭＣ
３０１ａとメモリセル信号ＭＣ３０１ｂとの中間値に、
リファレンス信号ＲＦ３０２がメモリセル信号ＭＣ３０
１ｂとメモリセル信号ＭＣ３０１ｃとの中間値に、リフ
ァレンス信号ＲＦ３０３がメモリセル信号ＭＣ３０１ｃ
とメモリセル信号ＭＣ３０１ｄとの中間値にそれぞれ設
定されている。
【００２６】まず、差動増幅器ＭＡ３０１にメモリセル
信号ＭＣ３０１及びリファレンス信号ＲＦ３０２が入力
される。
【００２７】差動増幅器ＭＡ３０１において、メモリセ
ル信号ＭＣ３０１がリファレンス信号ＲＦ３０２よりも
小さな値、すなわちメモリセル信号ＭＣ３０１ａまたは
ＭＣ３０１ｂである場合は、ラッチ回路３０１からはＢ
３０１＝０が出力されるとともに、リファレンス回路Ｒ
ＥＦ３０１からリファレンス信号ＲＦ３０１が出力され
差動増幅器ＭＡ３０２に入力される。
【００２８】そして、差動増幅器ＭＡ３０２において、
メモリセル信号ＭＣ３０１がリファレンス信号ＲＦ３０
１よりも小さな値、すなわちメモリセル信号ＭＣ３０１
ａである場合は、ラッチ回路３０２からＢ３００＝０が
出力され、メモリセル信号ＭＣ３０１がリファレンス信
号ＲＦ３０１よりも大きな値、すなわちメモリセル信号
ＭＣ３０１ｂである場合は、ラッチ回路３０２からＢ３
００＝１が出力される。
【００２９】一方、差動増幅器ＭＡ３０１において、メ
モリセル信号ＭＣ３０１がリファレンス信号ＲＦ３０２
よりも大きな値、すなわちメモリセル信号ＭＣ３０１ｃ
またはＭＣ３０１ｄである場合は、ラッチ回路３０１か
らはＢ３０１＝１が出力されるとともに、リファレンス
回路ＲＥＦ３０１からリファレンス信号ＲＦ３０３が出
力され差動増幅器ＭＡ３０２に入力される。
【００３０】そして、差動増幅器ＭＡ３０２において、
メモリセル信号ＭＣ３０１がリファレンス信号ＲＦ３０
３よりも小さな値、すなわちメモリセル信号ＭＣ３０１
ｃである場合は、ラッチ回路３０２からＢ３００＝０が
出力され、メモリセル信号ＭＣ３０１がリファレンス信
号ＲＦ３０３よりも大きな値、すなわちメモリセル信号
ＭＣ３０１ｄである場合は、ラッチ回路３０２からＢ３
００＝１が出力される。
【００３１】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のセンスアンプ回路においては以下に記載
するような問題点がある。
【００３２】（１）特開昭６０−２３９９９４号公報に
記載されたものにおいて ３台の差動増幅器を使用しているため、半導体チップ上
に形成する際、多大な面積が必要となり、他の部品の実
装可能面積が少なくなってしまう。
【００３３】また、３種類の異なるリファレンス信号を
生成するためのリファレンス回路が３台必要となるた
め、上記同様な問題点がある。
【００３４】（２）特開昭６２−１８７００号公報に記
載されたものにおいて 外部からのクロック信号によってリファレンス信号が変
化するが、クロック信号においては差動増幅器の出力が
安定するまでは切り替えることができないため、処理速
度が遅くなってしまう。
【００３５】また、２n値を判定するのに２n−２回のリ
ファレンス信号の切り替えが必要となるため、１つのメ
モリセルに記憶するビット数が増えればそれに伴い必要
なクロック数が増え、さらに処理速度が遅くなってしま
う。
【００３６】（３）1995 ISSCC Digest of Technical P
aper pp.132に開示されているものにおいて ２台の差動増幅器を使用しているため、半導体チップ上
に形成する際、多大な面積が必要となり、他の部品の実
装可能面積が少なくなってしまう。
【００３７】また、リファレンス回路の構成が複雑にな
ってしまう。
【００３８】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、他の部品の
実装面積の減少を最小限に抑え、かつ、高速処理を行う
ことができるセンスアンプ回路を提供することを目的と
する。
【００３９】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数の基準レベルを備えたリファレンス回
路と、予め決められた多値レベルの電圧値または電流値
のうち１つの電圧値または電流値によりメモリセルから
出力されるメモリセル信号と前記基準レベルとを比較
し、比較結果を出力する差動増幅器と、前記差動増幅器
における出力値を外部から加わるラッチ信号により回路
外部に出力する出力バッファとを有し、入力されるメモ
リセル信号を２進ビット信号に変換、出力する多値セン
スアンプ回路において、前記出力バッファは、それぞれ
異なるラッチ信号が入力され、それぞれ異なる基準レベ
ルと前記メモリセル信号の電圧値または電流値とを比較
した前記差動増幅器の比較結果を前記ラッチ信号により
取込み、かつ、外部に出力する複数のラッチ回路を有
し、前記リファレンス回路は、外部から加わる切り替え
信号により複数の前記ラッチ回路のうち１つのラッチ回
路からの出力結果を基に新たな基準レベルに切り替える
ことを特徴とする。
【００４０】また、前記基準レベルは、前記多値レベル
の電圧値または電流値のそれぞれの中間値であることを
特徴とする。
【００４１】また、前記ラッチ回路は、前記２進ビット
信号のビット数分設けられていることを特徴とする。
【００４２】また、前記リファレンス回路は、出力が最
上位ビットから下位ビットへ順次決定するように前記中
間値を設定することを特徴とする。
【００４３】また、初期に前記リファレンス回路の出力
を前記メモリセルからの最大信号量の１／２1の大きさ
の基準レベルに設定し、第１の前記ラッチ信号により最
上位ビットの出力を決定し、次に第１の前記切り替え信
号により前記最上位ビットの出力に従って前記基準レベ
ルを１／２2の大きさだけ上位または下位へシフトさ
せ、第２の前記ラッチ信号により最上位から第２位ビッ
トの出力を決定し、ｎビット（ｎ≧２である自然数）の
情報に対して以下第ｍ（ｍmax＝ｎ−１）の前記切り替
え信号により前記基準レベルを直前のレベルから１／２
m+1だけシフトさせ、第ｍ＋１のラッチ信号で第ｍ＋１
位ビットの出力を決定することを特徴とする。
【００４４】また、前記切り替え信号は、該切り替え信
号により設定された前記中間値と前記メモリセル信号の
電圧値または電流値との比較結果を前記ラッチ回路から
出力するためのラッチ信号と同一信号であることを特徴
とする。
【００４５】また、前記差動増幅器は、電圧入力型であ
り、前記リファレンス回路は、前記２進ビット数ｎに対
して（２n−１）個並列に接続された出力トランジスタ
と可変抵抗とを含む定電圧回路を有することを特徴とす
る。
【００４６】また、前記差動増幅器は、電流入力型であ
り、前記リファレンス回路は、前記２進ビット数ｎに対
して（２n−１）個並列に接続された出力トランジスタ
を含む定電圧回路を有することを特徴とする。
【００４７】また、前記差動増幅器は、電流入力型であ
り、前記リファレンス回路は、１個の出力トランジスタ
を有することを特徴とする。
【００４８】（作用）上記のように構成された本発明に
おいては、まず、リファレンス回路において予め設定さ
れている多値の基準レベルのうち入力されるメモリセル
信号の多値レベルの電圧値または電流値の最大値と最小
値との中間値が基準レベルとして設定され、差動増幅器
において、入力されたメモリセル信号の電圧値または電
流値と基準レベルとが比較され、電圧値または電流値が
大きな場合は「１」が、中間値が大きな場合は「０」が
それぞれラッチ回路に送られて外部からのラッチ信号に
よって回路外部に決定する。これにより、変換された２
進ビット信号の最上位ビットが出力される。そして、リ
ファレンス回路において、切り替え信号が入力されるこ
とにより、基準レベルが、出力結果が「１」の場合は多
値レベルの電圧値または電流値の最大値と中間値との中
間の値に切り替えられ、また、出力結果が「０」の場合
は多値レベルの電圧値または電流値の最大値と中間値と
の中間の値に切り替えられ、上記同様の処理が行われ
る。
【００４９】このようにして、１台の差動増幅器によ
り、また、従来よりも少ない基準レベルの切り替え回数
にて最上位ビットから下位ビットへ順次２進ビット信号
が出力される。
【００５０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
【００５１】図１は、本発明のセンスアンプ回路の実施
の一形態を示す図であり、（ａ）は回路ブロック図、
（ｂ）は動作時のタイミングチャートである。
【００５２】本形態は図１（ａ）に示すように、差動増
幅器ＭＡ１と、差動増幅器ＭＡ１の出力から２ビットの
情報を一定のタイミングで出力する出力バッファＯＢ１
と、多値のリファレンス信号を出力するリファレンス回
路ＲＥＦ１とから構成されており、出力バッファＯＢ１
には、差動増幅器ＭＡ１の出力からそれぞれ１ビットの
情報を一定のタイミングで出力する２つのラッチ回路Ｌ
Ｃ１，ＬＣ２が設けられている。
【００５３】以下に、上述した構成におけるそれぞれの
接続について説明する。
【００５４】差動増幅器ＭＡ１においては、メモリセル
信号ＭＣ１及びリファレンス回路ＲＥＦ１から出力され
るリファレンス信号ＲＦが入力端子から入力され、出力
端子にラッチ回路ＬＣ１，ＬＣ２が接続され、リファレ
ンス回路ＲＥＦ１においては、入力端子にラッチ回路Ｌ
Ｃ１の出力端子が接続されている。
【００５５】なお、本形態は４値レベルのメモリに用い
られるセンスアンプ回路である。
【００５６】以下に、上記のように構成されたセンスア
ンプの動作について図１（ｂ）を参照して説明する。な
お、以下の説明におけるメモリセル信号ＭＣ１の４値レ
ベルにおいては、その大きさ関係をＭＣ１ａ＜ＭＣ１ｂ
＜ＭＣ１ｃ＜ＭＣ１ｄとし、リファレンス信号において
は、リファレンス信号ＲＦ１がメモリセル信号ＭＣ１ａ
とメモリセル信号ＭＣ１ｂとの中間値に、リファレンス
信号ＲＦ２がメモリセル信号ＭＣ１ｂとメモリセル信号
ＭＣ１ｃとの中間値に、リファレンス信号ＲＦ３がメモ
リセル信号ＭＣ１ｃとメモリセル信号ＭＣ１ｄとの中間
値にそれぞれ設定されている。
【００５７】予め、リファレンス回路ＲＥＦ１から出力
されるリファレンス信号としてリファレンス信号ＲＦ２
が設定されている。
【００５８】時刻ｔ０においてチップ活性化信号ＣＥが
回路に入力され、その後、差動増幅器ＭＡ１に対しても
活性化信号ＡＥが入力されると、リファレンス回路ＲＥ
Ｆ１からリファレンス信号ＲＦ２が出力され、メモリセ
ル信号ＭＣ１及びリファレンス信号ＲＦ２が差動増幅器
ＭＡ１に入力される。
【００５９】すると、差動増幅器ＭＡ１において、メモ
リセル信号ＭＣ１とリファレンス信号ＲＦ２とが比較さ
れ、出力値が決定する。
【００６０】次に、時刻ｔ１においてラッチ信号Ｌ１が
立ち上がり、差動増幅器ＭＡ１からの出力値がラッチ回
路ＬＣ１を介して出力される。
【００６１】ここで、差動増幅器ＭＡ１に入力されるメ
モリセル信号ＭＣ１がリファレンス信号ＲＦ２よりも小
さな値、つまりメモリセル信号ＭＣ１ａまたはＭＣ１ｂ
である場合は、ラッチ回路ＬＣ１からＢ１＝０が出力さ
れ、差動増幅器ＭＡ１に入力されるメモリセル信号ＭＣ
１がリファレンス信号ＲＦ２よりも大きな値、つまりメ
モリセル信号ＭＣ１ｃまたはＭＣ１ｄである場合は、ラ
ッチ回路ＬＣ１からＢ１＝１が出力される。
【００６２】その後、時刻ｔ２において、リファレンス
回路ＲＥＦ１に切り替え信号Ｒ１が入力され、ラッチ回
路ＬＣ１からＢ１＝０が出力された場合は、リファレン
ス信号ＲＦ２がリファレンス信号ＲＦ１に切り替えら
れ、また、ラッチ回路ＬＣ１からＢ１＝１が出力された
場合は、リファレンス信号ＲＦ２がリファレンス信号Ｒ
Ｆ３に切り替えられて差動増幅器ＭＡ１に入力される。
【００６３】そして、再び、差動増幅器ＭＡ１におい
て、メモリセル信号ＭＣ１とリファレンス信号とが比較
され、出力値が決定する。
【００６４】差動増幅器ＭＡ１における出力値の決定
後、時刻ｔ３において、ラッチ信号Ｌ２が立ち上がり、
差動増幅器ＭＡ１からの出力値がラッチ回路ＬＣ１を介
して出力される。
【００６５】ここで、差動増幅器ＭＡ１にリファレンス
信号ＲＦ１が入力された場合、差動増幅器ＭＡ１に入力
されるメモリセル信号ＭＣ１がリファレンス信号ＲＦ１
よりも小さな値、つまりメモリセル信号ＭＣ１ａである
と、ラッチ回路ＬＣ２からＢ０＝０が出力され、差動増
幅器ＭＡ１に入力されるメモリセル信号ＭＣ１がリファ
レンス信号ＲＦ１よりも大きな値、つまりメモリセル信
号ＭＣ１ｂであると、ラッチ回路ＬＣ２からＢ０＝１が
出力される。
【００６６】一方、差動増幅器ＭＡ１にリファレンス信
号ＲＦ３が入力された場合、差動増幅器ＭＡ１に入力さ
れるメモリセル信号ＭＣ１がリファレンス信号ＲＦ３よ
りも小さな値、つまりメモリセル信号ＭＣ１ｃである
と、ラッチ回路ＬＣ２からＢ０＝０が出力され、差動増
幅器ＭＡ１に入力されるメモリセル信号ＭＣ１がリファ
レンス信号ＲＦ３よりも大きな値、つまりメモリセル信
号ＭＣ１ｄであると、ラッチ回路ＬＣ２からＢ０＝１が
出力される。
【００６７】その後、時刻ｔ４において、全ての出力が
確定されるとともに差動増幅器ＭＡ１が非活性化され、
リファレンス回路ＲＥＦ１から出力されるリファレンス
信号は初期状態のリファレンス信号ＲＦ２に戻る。
【００６８】本形態においては、タイミングに同期して
リファレンス信号を切り替える方法を用いているが、４
値レベル（２2）を判定するのに１（２−１）回のリフ
ァレンス切り替えで済む。
【００６９】すなわち、ｎビット出力（２n値）の場
合、リファレンス切り替えは（ｎ−１）回である。
【００７０】また、本形態においては、切り替え信号Ｒ
１とラッチ信号Ｌ２とを、それぞれ、独立に設定した
が、同一の信号にすることもできる。
【００７１】図２は、図１（ａ）に示したセンスアンプ
回路において切り替え信号Ｒ１とラッチ信号Ｌ２とを同
一の信号とした場合のタイミングチャートである。
【００７２】図２に示すように、切り替え信号Ｒ１とラ
ッチ信号Ｌ２とを同一の信号とすれば、タイミング回路
の構成を簡略化できるとともにさらなる高速処理が可能
となる。
【００７３】以下に、上述したセンスアンプ回路におけ
る差動増幅器及びリファレンス回路の実施の形態につい
て説明する。
【００７４】図３は、本発明のセンスアンプ回路におけ
る差動増幅器及びリファレンス回路の第１の実施の形態
を示す図であり、差動増幅器を電圧入力型とした一例で
ある。
【００７５】本形態における差動増幅器ＭＡ１１は図３
に示すように、２つのＰ型トランジスタＴ１，Ｔ２と、
２つのＮチャネル型トランジスタＴ３，Ｔ４とから構成
されており、トランジスタＴ１のゲート端子にトランジ
スタＴ２のゲート端子、ドレイン端子及びトランジスタ
Ｔ４のドレイン端子が接続され、トランジスタＴ１のソ
ース端子に電源Ｖcc及びトランジスタＴ２のソース端子
が接続され、トランジスタＴ１のドレイン端子に差動増
幅器ＭＡ１の出力端子である節点Ｎ１１とトランジスタ
Ｔ３のドレイン端子が接続され、トランジスタＴ３のゲ
ート端子にメモリ（不図示）が接続され、トランジスタ
Ｔ３のソース端子が接地され、トランジスタＴ４のゲー
ト端子にリファレンス回路ＲＥＦ１１が接続され、Ｔ４
のソース端子が接地されている。
【００７６】また、本形態におけるリファレンス回路Ｒ
ＥＦ１１は図３に示すように、３つのＮチャネル型トラ
ンジスタＴ５〜Ｔ７と、負荷素子Ｚと、論理回路１０と
から構成されており、トランジスタＴ５〜Ｔ７のゲート
端子に論理回路１０が接続され、トランジスタＴ５〜Ｔ
７のソース端子が接地され、トランジスタＴ５〜Ｔ７の
ドレイン端子に差動増幅器ＭＡ１１と負荷素子Ｚを介し
て電源Ｖccとが接続され、論理回路１０には切り替え信
号Ｒ１１及び出力Ｂ１１が入力されるようになってい
る。
【００７７】上述したような構成においては、差動増幅
器ＭＡ１１が電圧入力型であるため、トランジスタＴ
３，Ｔ４のゲート端子にかかる電圧により差動増幅器Ｍ
Ａ１１の出力が変化する。
【００７８】また、リファレンス回路ＲＥＦ１１の出力
は定電圧出力が要求されるため、図３に示すように抵抗
分割による定電圧回路が構成され、その出力電圧値は、
論理回路１０によってコントロールされるトランジスタ
Ｔ５〜Ｔ７の導通状態によって決定する。
【００７９】図４は、本発明のセンスアンプ回路におけ
る差動増幅器及びリファレンス回路の第２の実施の形態
を示す図である。
【００８０】本形態における差動増幅器ＭＡ２１は図４
に示すように、２つのＰ型トランジスタＴ２１，Ｔ２２
から構成されており、トランジスタＴ２１のゲート端子
にトランジスタＴ２２のゲート端子、ドレイン端子及び
リファレンス回路ＲＥＦ２１が接続され、トランジスタ
Ｔ２１のソース端子に電源Ｖcc及びトランジスタＴ２２
のソース端子が接続され、トランジスタＴ２１のドレイ
ン端子に差動増幅器ＭＡ２１の出力端子である節点Ｎ２
１とメモリ（不図示）が接続されている。
【００８１】また、本形態におけるリファレンス回路Ｒ
ＥＦ２１は図３に示すように、３つのＮチャネル型トラ
ンジスタＴ２３〜Ｔ２５と、論理回路２０とから構成さ
れており、トランジスタＴ２３〜Ｔ２５のゲート端子に
論理回路２０が接続され、トランジスタＴ２３〜Ｔ２５
のソース端子が接地され、トランジスタＴ２３〜Ｔ２５
のドレイン端子に差動増幅器ＭＡ２１が接続され、論理
回路２０には切り替え信号Ｒ２１及び出力Ｂ２１が入力
されるようになっている。
【００８２】上述したような構成においては、差動増幅
器ＭＡ２１が電流入力型であるため、トランジスタＴ２
１，Ｔ２２に流れる電流により差動増幅器ＭＡ２１の出
力が変化する。
【００８３】また、リファレンス回路においては定電流
回路が構成され、その電流値は、トランジスタＴ２３〜
Ｔ２５の導通状態によって決定する。
【００８４】図５は、本発明のセンスアンプ回路におけ
る差動増幅器及びリファレンス回路の第３の実施の形態
を示す図である。
【００８５】本形態における差動増幅器ＭＡ３１は図５
に示すように、２つのＰ型トランジスタＴ３１，Ｔ３２
から構成されており、トランジスタＴ３１のゲート端子
にトランジスタＴ３２のゲート端子、ドレイン端子及び
リファレンス回路ＲＥＦ３１が接続され、トランジスタ
Ｔ３１のソース端子に電源Ｖcc及びトランジスタＴ３２
のソース端子が接続され、トランジスタＴ３１のドレイ
ン端子に差動増幅器ＭＡ３１の出力端子である節点Ｎ３
１とメモリ（不図示）が接続されている。
【００８６】また、本形態におけるリファレンス回路Ｒ
ＥＦ３１は図３に示すように、Ｎチャネル型トランジス
タＴ３３と、論理回路３０とから構成されており、トラ
ンジスタＴ３３のゲート端子に論理回路２０が接続さ
れ、トランジスタＴ３３のソース端子が接地され、トラ
ンジスタＴ３３のドレイン端子に差動増幅器ＭＡ３１が
接続され、論理回路３０には切り替え信号Ｒ３１及び出
力Ｂ３１が入力されるようになっている。
【００８７】上述したような構成においては、差動増幅
器ＭＡ３１が電流入力型であるため、トランジスタＴ３
３に流れる電流により差動増幅器ＭＡ３１の出力が変化
する。
【００８８】また、リファレンス回路においては、論理
回路３０の出力が制御されることにより、トランジスタ
Ｔ３３の導通抵抗が変化し、出力電流値が決定する。
【００８９】図３に示す形態においてはフラッシュメモ
リに、図４，図５に示す形態においてはＤＲＡＭに適す
る。
【００９０】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載するような効果を奏する。
【００９１】（１）１台の差動増幅器による構成とした
ため、他の部品の実装面積の減少を抑えることができ
る。
【００９２】（２）基準レベルの切り替え回数を従来の
ものと比べて減らしたため、高速処理を行うことができ
る。
【図面の簡単な説明】
【図１】本発明のセンスアンプ回路の実施の一形態を示
す図であり、（ａ）は回路ブロック図、（ｂ）は動作時
のタイミングチャートである。
【図２】図１（ａ）に示したセンスアンプ回路において
切り替え信号とラッチ信号とを同一の信号とした場合の
タイミングチャートである。
【図３】本発明のセンスアンプ回路における差動増幅器
及びリファレンス回路の第１の実施の形態を示す図であ
る。
【図４】本発明のセンスアンプ回路における差動増幅器
及びリファレンス回路の第２の実施の形態を示す図であ
る。
【図５】本発明のセンスアンプ回路における差動増幅器
及びリファレンス回路の第３の実施の形態を示す図であ
る。
【図６】センスアンプ回路の第１の従来例を示す回路ブ
ロック図である。
【図７】センスアンプ回路の第２の従来例を示す図であ
り、（ａ）は回路ブロック図、（ｂ）は動作時における
タイミングチャートである。
【図８】1995 ISSCC Digest of Technical Paper pp.13
2に開示されているセンスアンプ回路を示す回路ブロッ
ク図である。
【符号の説明】
１０，２０，３０ 論理回路 ＭＡ１，ＭＡ１１，ＭＡ２１，ＭＡ３１ 差動増幅器 ＬＣ１，ＬＣ２ ラッチ回路 ＯＢ１ 出力バッファ ＲＥＦ１，ＲＥＦ１１，ＲＥＦ２１，ＲＥＦ３１ リ
ファレンス回路 ＭＣ１，ＭＣ１１，ＭＣ２１，ＭＣ３１ メモリセル
信号 Ｌ１，Ｌ２ ラッチ信号 Ｒ１，Ｒ１１，Ｒ２１，Ｒ３１ 切り替え信号 Ｂ０，Ｂ１，Ｂ１１，Ｂ２１，Ｂ３１ 出力 ＡＥ１ 活性化信号 ＲＦ１，ＲＦ２，ＲＦ３ リファレンス信号 Ｎ１，Ｎ１１，Ｎ２１，Ｎ３１ 差動増幅器出力節点 ＲＯ１，ＲＯ１１，ＲＯ２１，ＲＯ３１ リファレン
ス回路出力節点 Ｔ１〜Ｔ７，Ｔ２１〜Ｔ２５，Ｔ３１〜Ｔ３３ トラ
ンジスタ Ｚ 負荷素子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年５月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項９
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】例えば、メモリセル信号ＭＣ１０１の４値
レベルを上述したようなＭＣ１０１ａ＜ＭＣ１０１ｂ＜
ＭＣ１０１ｃ＜ＭＣ１０１ｄの関係にあるとすると、入
力されるメモリセル信号がＭＣ１０１ａの場合は、差動
増幅器ＭＡ１０１〜ＭＡ１０３の全ての出力は変化せ
ず、論理回路１０１からＢ１０１＝０，Ｂ１００＝０が
出力され、入力されるメモリセル信号がＭＣ１０１ｂの
場合は、差動増幅器ＭＡ１０１の出力のみが変化し、論
理回路１０１からＢ１０１＝０，Ｂ１００＝１が出力さ
れ、入力されるメモリセル信号がＭＣ１０１ｃの場合
は、差動増幅器ＭＡ１０１及びＭＡ１０２の出力が変化
し、論理回路１０１からＢ１０１＝１，Ｂ１００＝０が
出力され、入力されるメモリセル信号がＭＣ１０１ｄの
場合は、差動増幅器ＭＡ１０１〜ＭＡ１０３の全ての出
力が変化し、論理回路１０１からＢ１０１＝１，Ｂ１０
０＝１が出力される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】また、前記差動増幅器は、電流入力型であ
り、前記リファレンス回路は、前記２進ビット数ｎに対
して（２n−１）個並列に接続された出力トランジスタ
を含む定電流回路を有することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】（作用）上記のように構成された本発明に
おいては、まず、リファレンス回路において予め設定さ
れている多値の基準レベルのうち入力されるメモリセル
信号の多値レベルの電圧値または電流値の最大値と最小
値との中間値が基準レベルとして設定され、差動増幅器
において、入力されたメモリセル信号の電圧値または電
流値と基準レベルとが比較され、電圧値または電流値が
大きな場合は「１」が、中間値が大きな場合は「０」が
それぞれラッチ回路に送られて外部からのラッチ信号に
よって回路外部に決定する。これにより、変換された２
進ビット信号の最上位ビットが出力される。そして、リ
ファレンス回路において、切り替え信号が入力されるこ
とにより、基準レベルが、出力結果が「１」の場合は多
値レベルの電圧値または電流値の最大値と中間値との中
間の値に切り替えられ、また、出力結果が「０」の場合
は多値レベルの電圧値または電流値の最小値と中間値と
の中間の値に切り替えられ、上記同様の処理が行われ
る。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数の基準レベルを備えたリファレンス
    回路と、予め決められた多値レベルの電圧値または電流
    値のうち１つの電圧値または電流値によりメモリセルか
    ら出力されるメモリセル信号と前記基準レベルとを比較
    し、比較結果を出力する差動増幅器と、前記差動増幅器
    における出力値を外部から加わるラッチ信号により回路
    外部に出力する出力バッファとを有し、入力されるメモ
    リセル信号を２進ビット信号に変換、出力する多値セン
    スアンプ回路において、 前記出力バッファは、それぞれ異なるラッチ信号が入力
    され、それぞれ異なる基準レベルと前記メモリセル信号
    の電圧値または電流値とを比較した前記差動増幅器の比
    較結果を前記ラッチ信号により取込み、かつ、外部に出
    力する複数のラッチ回路を有し、 前記リファレンス回路は、外部から加わる切り替え信号
    により複数の前記ラッチ回路のうち１つのラッチ回路か
    らの出力結果を基に新たな基準レベルに切り替えること
    を特徴とする多値センスアンプ回路。
  2. 【請求項２】 請求項１に記載の多値センスアンプ回路
    において、 前記基準レベルは、前記多値レベルの電圧値または電流
    値のそれぞれの中間値であることを特徴とする多値セン
    スアンプ回路。
  3. 【請求項３】 請求項１に記載の多値センスアンプ回路
    において、 前記ラッチ回路は、前記２進ビット信号のビット数分設
    けられていることを特徴とする多値センスアンプ回路。
  4. 【請求項４】 請求項２に記載の多値センスアンプ回路
    において、 前記ラッチ回路は、前記２進ビット信号のビット数分設
    けられていることを特徴とする多値センスアンプ回路。
  5. 【請求項５】 請求項２または請求項４に記載の多値セ
    ンスアンプ回路において、 前記リファレンス回路は、出力が最上位ビットから下位
    ビットへ順次決定するように前記中間値を設定すること
    を特徴とする多値センスアンプ回路。
  6. 【請求項６】 請求項５に記載の多値センスアンプ回路
    において、 初期に前記リファレンス回路の出力を前記メモリセルか
    らの最大信号量の１／２1の大きさの基準レベルに設定
    し、第１の前記ラッチ信号により最上位ビットの出力を
    決定し、次に第１の前記切り替え信号により前記最上位
    ビットの出力に従って前記基準レベルを１／２2の大き
    さだけ上位または下位へシフトさせ、第２の前記ラッチ
    信号により最上位から第２位ビットの出力を決定し、ｎ
    ビット（ｎ≧２である自然数）の情報に対して以下第ｍ
    （ｍmax＝ｎ−１）の前記切り替え信号により前記基準
    レベルを直前のレベルから１／２m+1だけシフトさせ、
    第ｍ＋１のラッチ信号で第ｍ＋１位ビットの出力を決定
    することを特徴とする多値センスアンプ回路。
  7. 【請求項７】 請求項５または請求項６に記載の多値セ
    ンスアンプ回路において、 前記切り替え信号は、該切り替え信号により設定された
    前記中間値と前記メモリセル信号の電圧値または電流値
    との比較結果を前記ラッチ回路から出力するためのラッ
    チ信号と同一信号であることを特徴とする多値センスア
    ンプ回路。
  8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
    多値センスアンプ回路において、 前記差動増幅器は、電圧入力型であり、 前記リファレンス回路は、前記２進ビット数ｎに対して
    （２n−１）個並列に接続された出力トランジスタと可
    変抵抗とを含む定電圧回路を有することを特徴とする多
    値センスアンプ回路。
  9. 【請求項９】 請求項１乃至７のいずれか１項に記載の
    多値センスアンプ回路において、 前記差動増幅器は、電流入力型であり、 前記リファレンス回路は、前記２進ビット数ｎに対して
    （２n−１）個並列に接続された出力トランジスタを含
    む定電圧回路を有することを特徴とする多値センスアン
    プ回路。
  10. 【請求項１０】 請求項１乃至７のいずれか１項に記載
    の多値センスアンプ回路において、 前記差動増幅器は、電流入力型であり、 前記リファレンス回路は、１個の出力トランジスタを有
    することを特徴とする多値センスアンプ回路。
JP22131095A 1995-08-30 1995-08-30 多値センスアンプ回路 Pending JPH0969293A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22131095A JPH0969293A (ja) 1995-08-30 1995-08-30 多値センスアンプ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22131095A JPH0969293A (ja) 1995-08-30 1995-08-30 多値センスアンプ回路

Publications (1)

Publication Number Publication Date
JPH0969293A true JPH0969293A (ja) 1997-03-11

Family

ID=16764801

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22131095A Pending JPH0969293A (ja) 1995-08-30 1995-08-30 多値センスアンプ回路

Country Status (1)

Country Link
JP (1) JPH0969293A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003331576A (ja) * 2002-04-02 2003-11-21 Agilent Technol Inc 単一のアクセスで複数回の比較動作が可能なＦｅＲＡＭ
US7283413B2 (en) 2004-03-10 2007-10-16 Samsung Electronics Co., Ltd. Sense amplifier and method for generating variable reference level
JP2011501340A (ja) * 2007-10-15 2011-01-06 エス． アクア セミコンダクター， エルエルシー ２つのゲート用トランジスタを有する多値メモリ記憶装置
JP2024109726A (ja) * 2018-03-14 2024-08-14 シリコン ストーリッジ テクノロージー インコーポレイテッド 深層学習人工ニューラルネットワークにおけるアナログニューラルメモリをプログラミングするための方法及び装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6342097A (ja) * 1986-08-07 1988-02-23 Yukio Yasuda 多値論理記憶回路
JPH0737393A (ja) * 1993-07-23 1995-02-07 Toshiba Corp 多値メモリ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6342097A (ja) * 1986-08-07 1988-02-23 Yukio Yasuda 多値論理記憶回路
JPH0737393A (ja) * 1993-07-23 1995-02-07 Toshiba Corp 多値メモリ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003331576A (ja) * 2002-04-02 2003-11-21 Agilent Technol Inc 単一のアクセスで複数回の比較動作が可能なＦｅＲＡＭ
KR101036433B1 (ko) * 2002-04-02 2011-05-23 텍사스 인스트루먼츠 인코포레이티드 ＦｅＲＡＭ 장치와 그 장치에 의한 프로세스 및 다중 비교동작 방법
US7283413B2 (en) 2004-03-10 2007-10-16 Samsung Electronics Co., Ltd. Sense amplifier and method for generating variable reference level
JP2011501340A (ja) * 2007-10-15 2011-01-06 エス． アクア セミコンダクター， エルエルシー ２つのゲート用トランジスタを有する多値メモリ記憶装置
JP2024109726A (ja) * 2018-03-14 2024-08-14 シリコン ストーリッジ テクノロージー インコーポレイテッド 深層学習人工ニューラルネットワークにおけるアナログニューラルメモリをプログラミングするための方法及び装置

Similar Documents

Publication Publication Date Title
US6208198B1 (en) Drain voltage pumping circuit
US4574203A (en) Clock generating circuit providing a boosted clock signal
US4185321A (en) Semiconductor memory with pulse controlled column load circuit
JP3090097B2 (ja) 昇圧回路及びその制御方法
CN113593624B (zh) 存内逻辑电路
US5157284A (en) Integrated circuit including an input buffer circuit having nand and nor gates
US6798367B2 (en) Size-reduced majority circuit
JPH0969293A (ja) 多値センスアンプ回路
US5703500A (en) Threshold voltage scalable buffer with reference level
KR20200144783A (ko) 차지 펌프 회로를 포함하는 반도체 장치
CN115705855A (zh) 半导体装置和操作半导体装置的方法
US6272065B1 (en) Address generating and decoding circuit for use in burst-type random access memory device having a double data rate, and an address generating method thereof
KR100439026B1 (ko) 고전압 발생회로 및 방법
US6111443A (en) Accelerated switching by selection of various threshold levels
US4451908A (en) Address Buffer
US5815024A (en) Look-up table using multi-level decode
KR100773348B1 (ko) 고전압 발생회로 및 이를 구비한 반도체 메모리 장치
US20060186929A1 (en) Chip for operating in multi power conditions and system having the same
JP2000057787A (ja) 多レベルメモリセルの読取り方法
US4745306A (en) Half adder having a pair of precharged stages
US5239661A (en) Hierarchical bus circuit having decoder generating local buses and devices select signals enabling switching elements to perform data transfer operations
US6535041B1 (en) Strobe circuit keeper arrangement providing reduced power consumption
JPS58114385A (ja) 半導体記憶装置のデコ−ダ回路
KR100671578B1 (ko) 포지티브 차지 펌프 회로
JP2001093289A (ja) 多段階読み出し回路および多段階読み出し方法