KR100671578B1 - 포지티브 차지 펌프 회로 - Google Patents

포지티브 차지 펌프 회로 Download PDF

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Abstract

본 발명은 포지티브 차지 펌프 회로에 관한 것으로, 인에이블 신호와 오실레이션 신호에 따라 포지티브 펌핑 전압을 출력하기 위한 펌프 회로와, 상기 포지티브 펌핑 전압에 따라 소정의 시간 지연과 각각 다른 전위의 제 1 내지 제 3 제어 신호를 출력하기 위한 제 1 내지 제 3 다이오드 체인과, 상기 인에이블 신호에 따라 기준 전압을 발생시키기 위한 기준 전압 발생기와, 상기 인에이블 신호에 따라 상기 제 1 내지 제 3 제어 신호와 상기 기준 전압을 각각 비교하고 그 결과에 따라 제 4 내지 제 6 제어 신호를 출력하기 위한 센스 증폭기 블록과, 상기 제 4 내지 제 6 제어 신호를 조합하여 제 7 내지 제 10 제어 신호를 출력하기 위한 멀티플렉서와, 상기 인에이블 신호와 상기 제 7 내지 제 10 제어 신호에 따라 소정의 주기를 갖는 오실레이션 신호를 출력하여 상기 펌프 회로에 피드백시키기 위한 오실레이터로 이루어져 펌프 회로의 출력 레벨을 일정하게 유지할 수 있고, 전체 전류 소모를 줄일 수 있어 소자의 동작 신뢰성을 향상시킬 수 있는 포지티브 차지 펌프 회로에 관한 것이다.
포지티브 차지 펌프, 오실레이터, 오실레이션 주기

Description

포지티브 차지 펌프 회로{Positive charge pump circuit}
도 1은 본 발명에 따른 포지티브 차지 펌프 회로의 구성도.
도 2는 도 1의 센스 증폭기의 블록도.
도 3은 도 1의 멀티플렉서의 블록도.
도 4는 도 1의 오실레이터의 회로도.
도 5는 본 발명에 따른 포지티브 차지 펌프 회로의 출력 파형도.
도 6은 펌핑 전압에 따른 제 1 내지 제 3 제어 신호 및 제 4 내지 제 6 제어 신호의 변화 그래프.
도 7은 제 7 내지 제 10 제어 신호에 따른 오실레이션 신호의 변화 그래프.
도 8 및 도 9는 본 발명에 따른 포지티브 차지 펌프 회로 및 종래의 차지 펌프 회로의 전류 소비량을 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10 : 펌프 회로 20 : 제 1 다이오드 체인
30 : 제 2 다이오드 체인 40 : 제 3 다이오드 체인
50 : 기준 전압 발생기 60 : 센스 증폭기 블록
70 : 멀티 플렉서 80 : 오실레이터
본 발명은 포지티브 차지 펌프 회로에 관한 것으로, 특히 최종 출력 레벨을 유지하면서도 전체적인 전류 소모를 감소시킬 수 있는 포지티브 차지 펌프 회로에 관한 것이다.
종래의 포지티브 차지 펌프 회로는 일정한 주기를 갖는 오실레이터를 사용함으로써 그 주기가 빠르면 출력 신호의 상승 시간이 빠른 반면, 전체적인 전류 소모가 증가하게 된다. 반대로 주기가 느려지게 되면 전체적인 전류 소모를 줄일 수 있지만 상승 시간이 느려지고 최종 출력 레벨이 낮아지게 된다. 그러므로 소자 동작의 신뢰성을 저하시킨다.
따라서, 본 발명은 최종 출력 레벨을 유지할 수 있고 전체 전류 소모도 줄일 수 있는 포지티브 차지 펌프 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 인에이블 신호와 오실레이션 신호에 따라 포지티브 펌핑 전압을 출력하기 위한 펌프 회로와, 상기 포지티브 펌핑 전압에 따라 소정의 시간 지연과 각각 다른 전위의 제 1 내지 제 3 제어 신호를 출력하기 위한 제 1 내지 제 3 다이오드 체인과, 상기 인에이블 신호에 따라 기준 전압을 발생시키기 위한 기준 전압 발생기와, 상기 인에이블 신호에 따라 상기 제 1 내지 제 3 제어 신호와 상기 기준 전압을 각각 비교하고 그 결과에 따라 제 4 내지 제 6 제어 신호를 출력하기 위한 센스 증폭기 블록과, 상기 제 4 내지 제 6 제어 신호를 조합하여 제 7 내지 제 10 제어 신호를 출력하기 위한 멀티플렉서와, 상기 인에이블 신호와 상기 제 7 내지 제 10 제어 신호에 따라 소정의 주기를 갖는 오실레이션 신호를 출력하여 상기 펌프 회로에 피드백시키기 위한 오실레이터를 포함하여 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 포지티브 차지 펌프 회로의 구성도이다.
펌프 회로(10)는 인에이블 신호(EN)와 오실레이터(80)에서 발생된 오실레이션 신호(oscillation)(POSC)에 따라 포지티브 펌핑 전압(VPPI)을 출력한다. 각각 다른 수의 다이오드로 구성된 제 1 내지 제 3 다이오드 체인(20 내지 40)은 포지티브 펌핑 전압(VPPI)에 따라 시간적인 지연을 갖으며 접속된 다이오드의 수에 따라 각기 다른 전위를 갖는 제 1 내지 3 제어 신호(S1 내지 S3)를 출력한다. 기준 전압 발생기(50)는 인에이블 신호(EN)를 입력하여 기준 전압(Vref)을 발생한다. 센스 증 폭기 블록(60)은 인에이블 신호(EN)에 따라 제 1 내지 제 3 제어 신호(N1 내지 N3) 와 기준 전압(Vref)을 각각 비교하고 그 결과에 따라 제 4 내지 제 6 제어 신호(S4 내지 S6)를 출력한다. 멀티플렉서(70)는 제 4 내지 제 6 제어 신호(S4 내지 S6)를 입력하여 제 7 내지 제 10 제어 신호(S7 내지 S10)를 출력한다. 오실레이터(80)는 인에이블 신호(EN)와 제 7 내지 제 10 제어 신호(S7 내지 S10)를 입력하여 오실레이션 신호(POSC)를 출력하고, 오실레이션 신호(POSC)는 펌프 회로(10)에 피드백된다.
상기와 같이 구성되는 본 발명에 따른 포지티브 차지 펌프 회로의 구동 방법을 도 5의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
인에이블 신호(EN)에 의해 각 블록이 동작되는데, 이때 오실레이터(80)에서 발생된 임의의 주기를 갖는 오실레이션 신호(POSC)가 펌프 회로(10)에 인가되어 펌핑을 시작하게 된다. 펌프 회로(10)의 출력인 포지티브 펌핑 전압(VPPI)이 어느 정도의 레벨로 상승하게 되면 각기 다른 수의 다이오드로 구성된 제 1 내지 제 3 다이오드 체인(20 내지 40)에 의해 소정 시간 지연되고, 접속된 다이오드의 수에 따라 각기 다른 전위를 갖는 제 1 내지 제 3 제어 신호(S1 내지 S3)가 발생된다. 인에이블 신호(EN)에 따라 제 1 내지 제 3 제어 신호(S1 내지 S3) 각각을 기준 전압(Vref)과 비교하는 센스 증폭기 블록(60)에 의해 제 4 내지 제 6 제어 신호(S4 내지 S6)가 출력되고, 제 4 내지 제 6 제어 신호(S4 내지 S6)에 따라 멀티플렉서 (70)에서 제 7 내지 제 10 제어 신호(S7 내지 S10)가 출력된다. 그런데, 도 5에 도 시된 바와 같이 펌핑 전압(VPPI)이 일정한 전위로 상승하기 전, 즉 t1 시간 이전에는 제 7 제어 신호(S7)는 하이 상태이고 제 8 내지 제 10 제어 신호(S8 내지 S10)는 로우 상태를 유지한다. 펌핑 전압(VPPI)이 상승하여 제 1 제어 신호(S1)가 기준 전압 이상의 전위를 갖게 되어 하이 상태로 천이하는 t1 시간 이후에 센스 증폭기 블록(60)과 멀티플렉서(70)의 동작에 의해 제 7 제어 신호(S7)는 하이 상태에서 로우 상태로 천이되고 제 8 제어 신호(S8)는 로우 상태에서 하이 상태로 천이된다. 이때, 제 9 및 제 10 제어 신호(S9 및 S10)는 로우 상태를 유지한다. 다음 t2 시간 이후에 제 8 제어 신호(S8)는 하이 상태에서 로우 상태로 천이되고, 제 9 제어 신호(S9)는 로우 상태에서 하이 상태로 천이된다. 이때, 제 7 및 제 10 제어 신호(S7 및 S10)는 로우 상태로 유지된다. 마찬가지로 t3 시간 이후에 제 9 제어 신호(S9)는 하이 상태에서 로우 상태로 천이되고, 제 10 제어 신호(S10)는 로우 상태에서 하이 상태로 천이된다. 이때, 제 7 및 제 8 제어 신호(S7 및 S8)는 로우 상태로 유지된다. 이와 같이 순차적으로 인가되는 제 7 내지 제 10 제어 신호(S7 내지 S10)에 의해 오실레이터(80)의 동작은 제어된다.
그럼 상기와 같이 구동되는 본 발명에 따른 포지티브 차지 펌프 회로의 구동 방법을 각 블록별로 상세히 설명하면 다음과 같다.
도 2는 도 1의 센스 증폭기 블록의 구성도이다. 도시된 바와 같이 센스 증폭기 블록(60)은 제 1 내지 제 3 센스 증폭기(61 내지 63)로 구성되며, 각 센스 증폭기(61 내지 63)는 비반전 단자로 기준 전압(Vref)이 입력되고, 반전 단자로 제 1 내지 제 3 제어 신호(S1 내지 S3)가 입력된다. 제 1 내지 제 3 센스 증폭기(61 내지 63)는 제 1 내지 제 3 제어 신호(S1 내지 S3)와 기준 전압(Vref)을 각각 비교하고, 그 결과에 따라 제 4 내지 제 6 제어 신호(S4 내지 S6)를 각각 출력한다.
도 3은 도 1의 멀티플렉서의 구성도이다.
제 4 내지 제 6 제어 신호(S4 내지 S6)는 제 1 내지 제 3 인버터(I11 내지 I13)에 의해 각각 반전된다(S4b 내지 S6b). 제 1 NAND 게이트(71)는 반전된 제 4 내지 제 6 제어 신호(S4b 내지 S6b)를 논리 조합하여 출력하고, 그 출력 신호는 제 4 인버터(I14)에 의해 반전되어 제 7 제어 신호(S7)가 된다. 제 2 NAND 게이트(72)는 제 4 제어 신호(S4), 반전된 제 5 제어 신호(S5b) 및 반전된 제 6 제어 신호(S6b)를 논리 조합하여 출력하고, 그 출력 신호는 제 5 인버터(I15)에 의해 반전되어 제 8 제어 신호(S8)가 된다. 제 3 NAND 게이트(73)는 제 4 제어 신호(S4), 제 5 제어 신호(S5) 및 반전된 제 6 제어 신호(S6b)를 논리 조합하여 출력하고, 그 출력 신호는 제 6 인버터(I16)에 의해 반전되어 제 9 제어 신호(S9)가 된다. 제 4 NAND 게이트(74)는 제 4 내지 제 6 제어 신호(S4 내지 S6)를 논리 조합하고, 그 출력 신호는 제 7 인버터(I17)에 의해 반전되어 제 10 제어 신호(S10)가 된다.
도 4는 도 1의 오실레이터의 회로도이다.
제 1 내지 제 4 스위치(81 내지 84)는 제 7 내지 제 10 제어 신호(S7 내지 S10)를 각각 입력하여 하이 상태로 인가되는 신호를 제 2 노드(Q22)로 공급하기 위 해 제 1 내지 제 4 인버터(I21 내지 I24)를 통해 반전된 신호 및 그대로의 신호에 의해 동작된다. 그런데, 도 5에 도시된 바와 같이 제 7 내지 제 10 제어 신호(S7 내지 S10)는 소정의 시간 간격을 두고 하이 상태로 인가되므로 제 1 내지 제 4 스위치(81 내지 84)는 순차적으로 턴온된다. 이렇게 턴온된 제 1 내지 제 4 스위치 (81 내지 84)를 통해 순차적으로 인가된 제 7 내지 제 10 제어 신호(S7 내지 S10)는 제 1 내지 제 4 저항(R11 내지 R14)를 통해 지연된다. 즉, 제 7 제어 신호(S7)는 제 1 저항(R21)에 의해 지연되어 제 2 노드(Q22)로 인가되고, 제 8 제어 신호(S8)는 제 1 및 제 2 저항(R21 및 R22)에 의해 지연되어 제 2 노드(Q22)로 인가된다. 또한, 제 9 제어 신호(S9)는 제 1 내지 제 3 저항(R21 내지 R23)에 의해 지연되어 제 2 노드(Q22)로 인가되고, 제 10 제어 신호(S10)는 제 1 내지 제 4 저항(R21 내지 R24)에 의해 지연되어 제 2 노드(Q22)로 인가된다. 이렇게 제 2 노드(Q22)로 인가된 제어 신호는 제 8 및 제 9 인버터(I28 및 I29)에 의해 지연되어 오실레이션 신호(POSC)로 출력된다. 따라서, 오실레이터의 출력인 오실레이션 신호(POSC)의 주기는 늘어나게 된다.
제 7 내지 제 10 제어 신호(S7 내지 S10)를 입력으로 하는 슈미트 트리거 회로(85)는 입력 신호에 대한 출력 동작점(trip point)이 Vth-와 Vth+ 2가지로 나타난다. 동작점 Vth+는 입력 전압이 로우 상태에서 하이 상태로 천이할 때 제 1 NMOS 트랜지스터(N21)의 문턱 전압에 의해 결정되고, 제 3 NMOS 트랜지스터(N23)와 제 2 NMOS 트랜지스터(N22)의 사이즈로 조절된다. 동작점 Vth-는 입력이 하이 상태에서 로우 상태로 천이할 때 제 2 PMOS 트랜지스터(P22)의 문턱 전압에 의해 결정되고, 제 1 PMOS 트랜지스터(P21)와 제 3 PMOS 트랜지스터(P23)의 사이즈에 의해 조절된다. 이러한 슈미트 트리거 회로의 일반적인 동작 특성은 입력의 변화에 대해 어느 특정 전압(Vth- 또는 Vth+)까지의 변화를 방지하므로 원하지 않는 신호 변화(noise)가 회로 내부에 전달되어 발생할 수 있는 오동작을 감소시킬 수 있다.
상기와 같은 슈미트 트리거 회로(85)는 제 7 내지 제 10 제어 신호(S7 내지 S10)중 하이 상태의 신호가 입력되기 때문에 출력 노드(Q21)의 전위는 로우 상태로 된다. 로우 상태의 신호가 제 5 및 제 6 인버터(I25 및 I26)에 의해 지연되어 NAND 게이트(86)의 한 단자로 입력된다. 또한, 상기 회로는 하이 상태의 인에이블 신호(EN)에 의해 구동되므로 제 4 PMOS 트랜지스터(P24)는 턴오프되고, NAND 게이트의 또다른 입력 단자로 하이 상태의 인에이블 신호(EN)가 입력된다. 따라서, 로우 상태의 신호 및 하이 상태의 인에이블 신호(EN)를 입력한 NAND 게이트(86)는 하이 상태의 신호를 출력하고, 제 7 인버터(I27)에 의해 반전되어 제 2 노드(Q22)의 전위를 로우 상태로 만든다. 그런데, 상기 제 7 내지 제 10 제어 신호(S7 내지 S10)가 하이 상태로 제 2 노드(Q22)로 인가되므로 제 2 노드(Q22)는 결과적으로 하이 상태를 유지하게 된다. 따라서, 상기와 같이 주기가 늘어난 오실레이션 신호 (POSC)가 출력된다.
도 6 내지 도 9는 본 발명에 따른 포지티브 차지 펌프 회로의 시뮬레이션 결과 그래프이다. 도 6은 펌핑 전압(VPPI)에 따른 제 1 내지 제 3 제어 신호(S1 내지 S3), 그리고 제 4 내지 제 6 제어 신호(S4 내지 S6)의 변화 그래프이다. 도 7은 제 7 내지 제 10 제어 신호(S7 내지 S10)에 따른 오실레이션 신호(POSC)의 변화 그래프이다. 도 8은 본 발명에 따른 포지티브 차지 펌프 회로를 사용했을 경우의 전체 전류 소비량을 나타낸 그래프로서, 평균 전류 소비량은 약 4㎂이다. 한편, 도 9는 종래의 빠른 주기의 오실레이션 신호를 사용한 차지 펌프 회로의 전체 전류 소비량을 나타낸 그래프로서, 평균 전류 소비량은 약 9㎂이다.
상술한 바와 같이 본 발명에 의하면 펌프 회로의 출력에 의해 오실레이터 출력 신호의 주기를 선택할 수 있어 펌프 회로의 출력 레벨을 일정하게 유지할 수 있고, 전체 전류 소모를 줄일 수 있으므로 소자의 동작 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 인에이블 신호와 오실레이션 신호에 따라 포지티브 펌핑 전압을 출력하기 위한 펌프 회로와,
    상기 포지티브 펌핑 전압에 따라 소정의 시간 지연과 각각 다른 전위의 제 1 내지 제 3 제어 신호를 출력하기 위한 제 1 내지 제 3 다이오드 체인과,
    상기 인에이블 신호에 따라 기준 전압을 발생시키기 위한 기준 전압 발생기와,
    상기 인에이블 신호에 따라 상기 제 1 내지 제 3 제어 신호와 상기 기준 전압을 각각 비교하고 그 결과에 따라 제 4 내지 제 6 제어 신호를 출력하기 위한 센스 증폭기 블록과,
    상기 제 4 내지 제 6 제어 신호를 조합하여 제 7 내지 제 10 제어 신호를 출력하기 위한 멀티플렉서와,
    상기 인에이블 신호와 상기 제 7 내지 제 10 제어 신호에 따라 소정의 주기를 갖는 오실레이션 신호를 출력하여 상기 펌프 회로에 피드백시키기 위한 오실레이터를 포함하여 이루어진 것을 특징으로 하는 포지티브 차지 펌프 회로.
  2. 제 1 항에 있어서, 상기 제 1 내지 제 3 다이오드 체인은 접속된 다이오드의 수에 의해 소정의 지연 시간과 각기 다른 전위를 갖는 상기 제 1 내지 제 3 제어 신호를 출력하는 것을 특징으로 하는 포지티브 차지 펌프 회로.
  3. 제 1 항에 있어서, 상기 센스 증폭기 블록은 상기 인에이블 신호에 따라 상기 제 1 내지 제 3 제어 신호와 상기 기준 전압을 각각 비교하여 그 결과에 따라 상기 제 4 내지 제 6 제어 신호를 출력하기 위한 다수의 센스 증폭기로 이루어진 것을 특징으로 하는 포지티브 차지 펌프 회로.
  4. 제 1 항에 있어서, 상기 오실레이터는 상기 제 7 내지 제 10 제어 신호를 순차적으로 인가하기 위한 제 1 내지 제 4 스위칭 수단과,
    상기 제 1 내지 제 4 스위칭 수단을 통해 순차적으로 인가된 제 7 내지 제 10 제어 신호를 소정 시간 순차적으로 지연시키기 위한 지연 수단을 포함하여 이루어진 것을 특징으로 하는 포지티브 차지 펌프 회로.
  5. 제 4 항에 있어서, 상기 지연 수단은 상기 제 1 스위칭 수단을 통해 인가된 상기 제 7 제어 신호를 소정 시간 지연시키기 위한 제 1 저항과,
    상기 제 2 스위칭 수단을 통해 인가된 상기 제 8 제어 신호를 소정 시간 지연시키기 위한 제 1 및 제 2 저항과,
    상기 제 3 스위칭 수단을 통해 인가된 상기 제 9 제어 신호를 소정 시간 지연시키기 위한 제 1, 제 2 및 제 3 저항과,
    상기 제 4 스위칭 수단을 통해 인가된 상기 제 10 제어 신호를 소정 시간 지연시키기 위한 상기 제 1, 제 2, 제 3 및 제 4 저항으로 이루어진 것을 특징으로 하는 포지티브 차지 펌프 회로.
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