JP3347729B2 - 信号波生成装置および位相検出装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、請求項１の上位概念に記載の信号波生成装
置および請求項２に記載の位相検出装置に関する。

信号波生成装置−発振器とも称する−は周知のように
正弦波形、矩形またはその他の周期的な特性経過を有す
る周期的な信号波を送出する。

これらの出力信号は振幅および周波数ｆにより規定さ
れ、この周波数の逆数によって周期期間Ｔ−信号波持続
時間とも称する−が定まる。矩形出力信号を発生させる
ためには、ディジタル形式のスイッチング段がとりわけ
有利である。

ディジタル素子を備えた発振器の公知の実施形態はい
わゆるリング発振器であって、これはたとえば、書籍
“Introduction to VLSI−systems",C.Mead,L.Conway,A
ddison−Wesley Publishing Company,1980により知られ
ている。

リング発振器は次のように構成されている。すなわ
ち、奇数個のインバータが鎖状に相前後して直列接続さ
れており、その際、最後のインバータの出力側は最初の
インバータの入力側と接続されている。

これらのインバータの各々により遅延時間が生じ、出
力信号の信号波持続時間Ｔはインバータの個数ならびに
個々の遅延時間により定められる。そして信号波持続時
間Ｔ自体は全遅延時間の２倍の値になる。

IBM Technical Disclosure Bulletin,Nr.10 1973年
３月10日刊行の第3108頁〜3109頁には、複数個の遅延素
子から成るカスケード体を有し周期的な矩形信号を送出
するリング発振器が記載されている。このリング発振器
は論理段を有しており、この論理段へ、最後の遅延素子
の出力信号から導出される第１の信号と、遅延カスケー
ド体内部に設けられた１つの遅延素子から導出される第
２の信号とが供給され、この論理段は第１の遅延素子の
入力側へ入力信号を送出する。この場合、発振器信号の
周期期間は、使用されている遅延素子の全遅延時間と一
致している。しかしこの場合には、発振器信号の周期期
間を増倍するためにさらに付加的な手段が必要である。

しかしながら種々の適用のためには、とりわけ発振器
の出力信号を位相制御（PLL）回路を用いて監視しよう
とする場合には、信号波持続時間Ｔが用いられるインバ
ータカスケード（従属接続）体の全遅延時間と実質的に
一致すると有利である。

したがって本発明の課題は、複数個の遅延素子から成
るカスケード体を有し、このカスケード体の全遅延時間
と実質的に一致した信号波持続時間Ｔを有する周期的な
信号波を発生させることができ、しかも簡単な構成で発
振器信号の周期期間を増倍できるようにした信号波生成
装置を提供することにある。

この課題は、上位概念に記載の装置において請求項１
の特徴により解決される。

本発明によれば、カスケード（従属接続）された複数
個の遅延素子を直列に接続し、この直列接続体の所定の
位置で信号を取り出し、このようにして得られた信号を
ロジックモジュールを有する論理段へ供給する構成が提
案されている。この論理段は、最後の遅延素子の出力側
と最初の遅延素子の入力側との間に接続されている。

有利には論理段へ少なくとも、 −カスケード体の最後の遅延素子の出力信号から導出さ
れる第１の信号、および −カスケード体内に配置された１つの遅延素子の出力信
号から導出される第２の信号 が供給される。

この論理段は、第１の遅延素子の入力側へ入力信号を
送出する。複数個の遅延素子の少なくとも１つの出力信
号から、または論理段の出力信号から、少なくとも１つ
の周期的な回路段出力信号が導出される。この出力信号
は周期期間Ｔを有しており、この周期期間は−とりわけ
論理段または最後の遅延素子と最初の遅延素子との間に
配置可能な考えられ得るその他の遅延素子の遅延時間も
考慮に入れた場合の−使用されている遅延素子の全遅延
時間と実質的に一致している。そしてこの全遅延時間
は、遅延素子の個数ならびにそれらの個別遅延時間によ
り得られる。

第２の信号による作用によって論理段は入力信号を切
り換え、これにより−場合によっては遅延されて−回路
段出力信号の切り換えが行われる。

適切な遅延素子として、たとえばインバータまたは当
業者に周知のその他のモジュールを使用できる。

この発振器装置により達成される利点とは、信号波持
続時間Ｔおよび／またはキーイング比TVをプリセット可
能な周期的矩形信号を供給する発振器を、簡単な構成素
子を用いて実現できることである。

第１ないし第２の信号を取り出す位置を変化させる切
換手段を設ければ、発振器作動開始後であっても出力信
号の周波数および／またはキーイング比を変化させるこ
とができる。

たとえば入力装置、メモリ等として構成可能な目標値
段と上記の切換手段を制御する目標値−実際値比較段と
を用いて、広範囲にわたって出力信号をあらかじめ設定
し、かつ設定調整することができる。

さらに別の構成によれば遅延素子は、これらの遅延素
子のうちの少なくともいくつかの遅延素子の個別遅延時
間が可変であるように構成されている。相応の制御によ
り、周期期間および／またはキーイング比を細かく段階
づけて設定調整できる。

本発明では位相検出装置も提供される。

発振器を所定の周波数値の発振器信号波で発振させれ
ば、互いに位相のずれた周期的な出力信号を個々の遅延
素子の出力側で取り出すことができる。

位相のずれたこれらの出力信号は比較段へ供給され、
さらにこの比較段へは分析すべき試験信号も供給され
る。そしてこの比較段は、試験信号が所定値をとる時点
と、位相のずれたディジタル出力信号のうちいずれの出
力信号が高い（論理値“1"つまり“高レベル”）値をと
り、いずれの出力信号が低い（論理値“0"つまり“低レ
ベル”）値をとるかを検出する。このことにより、試験
信号の位相位置に対する周期的な出力信号の位相位置を
求めることができる。

既述の形式の装置は殊に、発振器信号の周波数および
／またはキーイング比の値をあらかじめ設定できる場合
に著しく有利である。

このことは、複数個の遅延素子のうち少なくともいく
つかの遅延素子の個別遅延時間および／または位置を変
化させることにより達成できる。

本発明による発振器の有利な適用法によれば、この装
置は位相制御（PLL）回路の一部として用いられる。

この装置は、複数個の回路段出力信号のいずれかの出
力位相を目標信号の目標位相と比較し、これら両位相間
に不所望な差がある場合には調整信号を送出する。この
調整信号により、複数個の遅延素子の少なくともいくつ
かの遅延素子の個別位相時間および／または位置を変化
させることができ、その結果、既述の回路段出力信号と
目標信号とが互いに同相になる。

本発明による発振器のこの形式の適用法はとりわけ、
個別遅延時間を所定値に維持するために用いられる。こ
れにより既述の試験信号の位相のずれを著しく精確に判
定できる。

次に、本発明の別の特徴、利点ならびに詳細な点を図
面を参照して以下の実施例で詳細に説明する。

第１図：本発明による発振器装置の第１の実施例を示
す図である。

第2a,b,c図：第１図による発振器の種々異なる変形例
の信号経過特性を示す図である。

第３図：入力装置を備えた本発明による第２の実施例
を示す図である。

第４図：信号波持続時間および／またはキーイング比
TVの設定調整手法のフローチャートである。

第５図：遅延素子の可能な実施形態を示す図である。

第６図：本発明の位相検出装置を示す図である。

第７図：論理段の実施形態を示す図である。

実施例の説明に詳細に立ち入る前に述べておくと、図
面に個別に示されているブロックは本発明をいっそう良
好に理解するために用いられているにすぎない。通常、
これらのブロックの個々のブロックまたは複数のブロッ
クはユニットとしてまとめられている。このことは集積
技術またはハイブリッド技術により実現できるし、ある
いはプログラム制御されるマイクロコンピュータとし
て、ないしはこのマイクロコンピュータの制御に適した
プログラムの一部分として実現できる。しかし個々の段
に含まれる素子を別個に構成することもできる。

以下では、各図面中の手段および信号経過特性はその
つど同じ参照番号で示し、一度説明されているならば、
それらについてはその後の記載では本発明の理解に必要
な程度でしか触れないことにする。

第１図には、本発明による発振器装置の第１の実施例
が示されている。

複数個の遅延素子10.1、...、10.lから成るカスケー
ド体は、相前後して直列に接続されている。この実施例
ではANDゲート12およびNORゲート13を有する論理段11は
その第１の入力側11a−これはANDゲート12の第１の入力
側12aと同一である−で、インバータとして構成されて
いる最後の遅延素子10.lの出力側と接続されている。

論理段11の第２の入力側11b−これはANDゲート12の第
２の入力側12bに相応する−は、遅延素子10.mの出力側
と接続されている。さらにこの出力側は、遅延素子10.m
＋１の入力側とも接続されている。

ANDゲート12の出力側12cは、NORゲート13の第１の入
力側13aへ導かれている。このNORゲートの第２の入力側
13b−これは論理段11の第３の入力側11cに相応する−
は、遅延素子10.nの出力側と接続されており、さらにこ
の出力側は遅延素子10.n＋１の入力側へも導かれてい
る。

NORゲート13の出力側13c−これは論理段11の出力側11
dに相応する−は、スイッチ20の第１の端子へ導かれて
おり、このスイッチの第２の端子は、遅延素子10.lの入
力側と接続されている。ここにはこの発振器装置の出力
信号も生じる。

次に、第１図による発振器の構成の動作を第2a、ｂ、
ｃ図から成る第２図のダイアグラムを用いて説明する。

この実施例の第１の変形例の場合、カスケード体は32
個の遅延素子により構成されており、つまりｌ＝32であ
る。このため最後の遅延素子は10.32と称される。ｍに
は22が代入され、したがって22番目の遅延素子10.22の
出力側は論理段11の第２の入力側11bへ導かれる。さら
に15番目の遅延素子10.15の出力側は、論理段11の第３
の入力側11cと接続されている。

まず始めに、遅延素子10.1、...、10.32のすべての入
力側が論理値“0"（低レベル）にあるものとする。この
ため、インバータとして構成されている32番目の遅延素
子10.32の出力側から論理値“1"（高レベル）が送出さ
れる。ANDゲート12の第２の入力側12bには始めは低レベ
ル信号が加わるので、このANDゲートはその出力側12cか
らNORゲート13の第１の入力側13aへ低レベル信号を送出
する。NORゲート13の第２の入力側13bにも同様に低レベ
ル信号が加わるので、NORゲート13の出力側13cにおいて
高レベル信号が得られる。

第2a図には、遅延素子10.22、10.32、ANDゲート12、
遅延素子10.15、ならびにNORゲート13の出力信号の時間
経過特性が上下に示されている。これ以降、遅延素子の
各々は第2a図の最上列で規定されているような時間単位
の遅延時間を有するものとする。

ANDゲート12とNORゲート13も、それぞれ所定の時間単
位の遅延時間を有する。

時点ｔ＝０においてスイッチ20が閉じられ、これによ
り第１の遅延素子10.1の入力側にNORゲート13の出力側1
3cの高レベル信号が加わる。このことによって第１の側
縁つまり“低レベル”から“高レベル”への状態遷移が
引き起こされ、これは全部で15時間単位（ｔ＝15）の経
過後、遅延素子10.15（10.n）の出力側へ到達し、ひい
てはNORゲート13の第２の入力側13bに達する（側縁
Ａ）。このことにより時点ｔ＝16においてNORゲート13
の出力側13cに低レベル信号が生じ（側縁Ｂ）、これは
第１の遅延素子10.1の入力側へ供給される。これによっ
て第２の側縁つまり“高レベル”から“低レベル”への
状態遷移が引き起こされ、これは第１の遅延素子の入力
側から伝わっていく。

時点ｔ＝22において第１の側縁は遅延素子10.22の出
力側へ到達し、これにより高レベル信号がANDゲート12
の第２の入力側12bへ加わる（側縁Ｃ）。このことによ
り時点ｔ＝23において、第１の入力側12aにも高レベル
信号が加わっているため、ゲート12の出力側12cには高
レベル信号が生じる（側縁Ｄ）。この高レベル信号は同
時にNORゲート13の第１の入力側13aにも加わるが、これ
によってもこのゲートの動作に影響は及ぼされない。そ
れというのはすでに第２の入力側13bに高レベル信号が
加わっているからである。

時点ｔ＝31において第２の側縁が遅延素子10.15の出
力側に到達し、ひいてはNORゲート13の第２の入力側に
達する（側縁Ｅ）。しかしこのNORゲートの第１の入力
側にはまだANDゲート12の高レベル出力信号が加わって
いるので、最初は何の作用も及ぼされない。時点ｔ＝32
において第１の側縁が最後の遅延素子10.32の出力側に
到達する。この最後の遅延素子10.32はインバータとし
て構成されているので、第１の側縁により“高レベル”
から“低レベル”への切り換えが行われる（側縁Ｆ）。
この低レベル信号は同時にANDゲート12の第１の入力側1
2aにも加わり、これによりANDゲートの出力側12cで時点
ｔ＝33において低レベル信号が得られるようになる（側
縁Ｇ）。そしてこれは同時にNORゲート13の第１の入力
側13aにも加わり、このNORゲートの出力側13cで時点ｔ
＝34において論理値“0"から論理値“1"への切り換えが
行われる（側縁Ｈ）。

この出力信号は同時に第１の遅延素子10.1の入力側に
加わり、これにより第３の側縁が引き起こされ、これは
遅延素子10.1、,,,、10.32から成るカスケード体を通っ
て進んでいき、既述のようにして相応のゲート12ないし
13の切り換えを行わせる。このことにより側縁Ａ′、
Ｂ′、Ｃ′等が引き起こされる。これらの側縁は既述の
側縁Ａ、Ｂ、Ｃ等と同様の意味を有する。

このようにして発振器装置の出力側には周期的な信号
が生じ、この信号の経過特性はNORゲート13の出力信号
と同一であって、第2a図では最下列の曲線として示され
ている。この場合、周期期間はＴ＝34の時間単位になる
ことがわかる。これは32個の遅延素子10.1、...、10.32
ならびにこれに加えてゲート12と13の全遅延時間に相応
する。すなわち、 Ｔ＝ｌ＋２ である。

この信号のキーイング比TV−ここでは信号が“高レベ
ル”である時間と信号が“低レベル”である時間との比
として定義する−は、 TV＝16時間単位:18時間単位 になる。

このキーイング比は、ｎ番目の遅延素子10.nの位置に
より定められる。すなわち、 TV＝ｎ＋1/（ｌ＋１−ｎ） 第１の側縁がｎ番目の遅延素子10.nの出力側に至るの
にｎ時間単位を要することから、上記の式の右辺の分子
が得られる。さらに１つの時間単位の経過後、つまり全
部でｎ＋１時間単位の経過後、NORゲート13の出力側13c
において切り換えが行われることになる。その時点ま
で、発振器の出力信号は高レベルである。

分母、すなわち発振器出力信号が低レベルである時間
は、 Ｔ−（ｎ＋１）＝ｌ＋１−ｎ により定められる。

信号波持続時間Ｔは、ｎとｍについて以下の条件が守
られるならば、遅延素子の個数にそのまま依存する： 1.） ｎはl/2以下でなければならない。

この場合には側縁Ｅ（第2a図参照）は時間的に側縁Ｆ
よりも前に発生する。そうでない場合、つまりｎがl/2
よりも大きければ、側縁Ｅは時間的に側縁Ｆの後に発生
し、したがってゲート13の出力信号の周期終了時点は、
遅延素子の個数の直接的な基準である素子10.32の出力
信号によって規定されないことになる。

2.） ｍは２＊ｎよりも小さくなければならない。

ｍが２＊ｎよりも大きければ、つまりこの実施例であ
ればｍが30よりも大きいと、曲線10.mの側縁Ｃにより、
ゲート12の出力曲線の側縁Ｄは10.15の側縁Ｅの後で上
昇することになってしまい、これにより出力信号13にお
いて跳躍的変化が生じてしまうことになる。

3.） ｍはｌ−（ｎ＋１）以上でなければならない。

そうでない場合、曲線10.mの側縁Ｉは曲線10.lの側縁
Ｆよりも前で降下してしまうことになる。そしてこのこ
とによりゲート12からの出力信号の側縁Ｇもゲート13か
らの出力信号も、値ｌつまり遅延素子の個数に直接的に
は依存しなくなってしまう。

したがってこの結果、遅延素子10.n、10.mおよび10.l
の出力側から取り出される信号を次のように選定する必
要があることである。すなわち、発振器出力信号の第１
の切り換え（側縁Ｂ、Ｂ′、...）はｎ番目の遅延素子
の出力信号（側縁Ａ、Ａ′、...）により行われるよう
にし、発振器出力信号の第２の切り換え（側縁Ｈ、
Ｈ′、...）は最後の遅延素子10.lの切り換え（側縁
Ｈ、Ｈ′、...）により行われるようにする。その際、
論理段11による遅延時間を考慮する必要がある。

この形式の動作はこの実施例では、ｍ番目の遅延素子
10.mの出力信号が既述のようにして論理段11により処理
されることにより実現される。この場合、ｍは既述のよ
うにして選定される。

スイッチ20が設けられていることは、なによりもまず
この実施例の動作をいっそう良好に説明するのに役立っ
ている。しかしそのほかに、このスイッチをオン／オフ
スイッチとして用いることも考えられる。

論理段が既述の遅延時間以外の遅延時間を生じさせる
場合には、信号波持続時間Ｔとキーイング比TVの値も相
応に変化する。

第2b図には、第１の実施例の別の変形例の信号波形経
過特性が示されている。この場合には以下のパラメータ
が選定されている。すなわち、 ｎ＝13、ｍ＝26、ｌ＝32 図示されている経過特性は、やはり時点ｔ＝０におい
てスイッチ20が閉じられ低レベルから高レベルへの状態
遷移を表わす第１の側縁が第１の遅延素子10.1からスタ
ートして後続の遅延素子へ進んでいくことを前提とする
ならば、第2a図の特性経過と同様の結果となる。時点ｔ
＝13でこの第１の側縁はNORゲート13の第２の入力側13b
へ到達し、これにより時点ｔ＝14において第１の遅延素
子の入力側に、高レベルから低レベルへ遷移する第２の
側縁が引き起こされる。図示されている信号経過特性の
そのほかの規定は、第2a図に関する記載と同様の結果と
なる。

ここで言及しておくと、この変形実施例の場合、ｍ＝
２＊ｎであれば遅延素子10.13からの出力信号の側縁E2
とゲート12の出力信号の側縁D2とは同じ時点（ｔ＝17）
で発生するため、クリティカルなポイントが発生する。
ここで描かれている図面ではゲート13の出力信号に対し
ていかなる作用も有することにはならないが、このこと
は実践においては保証されない。

第2c図には、第１図の実施例のさらに別の変形例の信
号経過特性が示されている。この場合には、 ｎ＝８、ｍ＝14,l＝20 が選定されている。

この場合、周期期間Ｔは上述の記載に相応することは
明らかであって、つまり、 Ｔ＝ｌ＋２＝22時間単位 である。

このような別の信号経過特性は既述のようにして導出
できるので、ここではこれ以上立ち入らないことにす
る。

第３図には本発明の別の実施例が示されている。この
図面には、遅延素子10.1、...、10.l−１および最後の
遅延素子10.lを含む発振器装置のほかに電子制御装置14
が示されており、この制御装置は入力ユニット15から信
号を受け取る。この入力ユニットを介して、信号波持続
時間の逆数値に相応する周波数目標値fsollならびにキ
ーイング比TVsollを入力することができる。

制御装置14の別の入力側は、論理段11の出力側11dと
接続されている。電子制御装置14は信号STVをキーイン
グ比切換スイッチ16の制御入力側へ送出し、この切換ス
イッチの複数個の切換入力側は遅延素子10.n＋１、10.
n、...の各出力側と接続されている。キーイング比切換
スイッチ16の切換出力側は、論理段11の第３の入力側11
cと接続されている。

電子制御装置14はさらに、制御信号Smを第２の切換ス
イッチ17の制御入力側へ送出し、この切換スイッチの複
数個の切換入力側には遅延素子10.m＋１、10.m、...の
各出力側が接続されている。この切換スイッチの切換出
力側は論理段11の第２の入力側11bと接続されている。

さらに電子制御装置14は、信号Sfを周波数切換スイッ
チ18の制御入力側へ送出し、この切換スイッチの複数個
の切換入力側には遅延素子10.l−１、10.l−２、...の
各出力側が接続されている。

また、この電子制御装置14は表示装置19と接続されて
おり、この表示装置によって周波数fsollおよび／また
はキーイング比TVsoll入力時のエラーを表示することが
できる。

表示装置19を簡単な“警告灯”として構成することも
できるし、文字数字符号で詳細なエラー記述を行えるデ
ィスプレイとしても構成できることは自明である。

さらに、発振器の動作状態を表示装置19により表示す
ることも可能である。

次に、第３図の実施例の動作を第４図のフローチャー
トを用いて説明する。

ステップ100におけるスタート時、入力ユニット15を
介して周波数fsollとキーイング比TVsollの目標値の入
力が行われる（ステップ101）。ステップ102において、
値fsollから値lsoffが求められ、値TVsollから値msoll
が求められる。

ステップ103において、値lsollが最大値lmaxよりも大
きいか否かが検査される。この最大値は遅延素子の総数
に相応し、場合によってはたとえばゲート12、13による
遅延のようなその他の遅延も考慮される。“イエス”で
ある場合、本発明による手法はステップ104へ進み、こ
のステップにおいて表示ニット19によりエラーが表示さ
れる。ステップ103においてlsollがlmax以下であると判
定されれば、この手法はステップ105へ進み、このステ
ップにおいてnsollがlsoll/2以下であるか否かが検査さ
れる。“ノー”であればやはりエラーが表示され（ステ
ップ106）、ステップ105の結果が“イエス”であれば、
この手法はステップ107のところへ進む。ステップ104と
106の後、ステップ101へ新たに導かれ、このステップに
おいて周波数fsollとキーイング比TVsollを新たに入力
できる。

ステップ107において、上述の説明にしたがって値ｍ
が求められる。次にステップ108が続き、このステップ
において、 −lsollが最適な制御信号Sfに、 −nsollが最適な制御信号STVに、 −ｍが最適な制御信号Smに、 割り当てられる。

これらの制御信号は、相応の切換スイッチ16、17ない
し18の制御入力側へ転送される。ステップ109におい
て、NORゲート13の出力側13cに加わる出力信号がその周
波数ならびにキーイング比に関して目標値と比較され、
補正が必要ならばステップ110でそれが行われる。ステ
ップ110の後、ないしはステップ109において補正が不要
であれば、再びステップ109の質問が行われる。

出力信号とプリセットされた目標値との比較は、当業
者に周知の構成で行われる。

つまりたとえば、周波数−位相測定装置で実際値を測
定し、それにより得られた値を補正に用いることが考え
られる。さらに、PLL回路を使用することも考えられ
る。

したがって第３図による実施例の場合、周波数切換ス
イッチ18の制御により遅延素子の総数ｌを変えれば、信
号波持続時間Ｔを変化させることができる。

キーイング比切換スイッチ16を制御することにより、
キーイング比TV をあらかじめ設定できる。

切換スイッチ16、18の既述の制御により、第１、第２
ないし第３の信号の取り出される遅延素子の位置がその
つど変化する。

しかしながら、複数個の遅延素子のうち少なくともい
くつかの遅延素子の個々の遅延時間を変化させることも
考えられる。これにより信号波持続時間Ｔおよび／また
はキーイング比TVを細かいステップで変化させることが
できる。

第５図には、用いられる遅延素子10.1...10.l−１の
うちの１つの有利な実施形態が示されている。

この場合、第１のインバータ20と第２のインバータ21
を直接接続することにより、入力側22aに加わる信号を
出力側22bで遅延させ、反転されていない形式で送出で
きる。

インバータ20、21の個々の遅延時間により、第５図に
示されている遅延素子10の個別遅延時間が定まる。

さらに第５図には、第１の遅延トランジスタ23と第２
のトランジスタ25が設けられている。第１のトランジス
タ23のゲート端子は第１の制御入力側24へ導かれてお
り、第２のトランジスタ25のゲート端子は第２の制御入
力側26へ導かれている。

これらの遅延トランジスタ23、25はインバータ20、ア
ース端子および正の給電電圧源Ｕ＋とともに直列接続さ
れている。

制御入力側24、26の一方における制御信号により、制
御される遅延トランジスタ23ないし25のソース−ドレイ
ン抵抗が変化する。

第１の遅延トランジスタ23のこの抵抗値が高まると、
入力側22に加わり論理値“低レベル”への側縁を有する
信号に関してインバータ20の遅延時間が大きくなる。

第２の遅延トランジスタ25の抵抗値が高まると、入力
側22に加わり論理値“高レベル”への側縁を有する信号
に関して第１のインバータ20の遅延時間が大きくなる。

したがって制御入力側24、26における制御信号によ
り、第１のインバータ20ひいては遅延素子10全体の個別
遅延時間を変化させることができる。

第６図には、評価すべき第１信号の位相を第２信号に
対して検出する装置が示されている。

切換装置27は多数の切換素子27.1、...、27.lを有し
ており、これらはレジスタ、メモリ、保持素子（ラッ
チ）等として実現できる。遅延素子10.1、...、10.lの
各入力側は、切換素子27.1、...27.lの第１の切換端子
の１つとそれぞれ接続されている。

切換素子27.2、...、27.l−１の第２の切換端子はそ
れぞれ、インバータ28.2、...、28.l−１の入力側とも
接続されているし、NORゲート29.1、...、29.l−２の第
１の入力側とも接続されている。

第１の切換素子27.1の第２の切換端子は第１のインバ
ータ28.1の入力側だけへ導かれており、最後の切換素子
27.lの第２の切換端子はNORゲート29.l−１の第１の入
力側とだけ接続されている。

インバータ28.1、...、28.l−１の各出力側はそれぞ
れ、NORゲート29.1、...、29.l−１の第２の入力側と接
続されている。

切換装置27の制御入力側は閾値段30の出力側と接続さ
れており、この閾値段の入力側へ分析すべき試験信号が
供給される。

第６図による装置構成は、発振器装置の信号波に対す
る試験信号の位相位置を検出するために用いられる。

試験信号が所定の閾値を上回るかないしは下回ると、
当該時点で閾値段30はその出力側から論理値“高レベ
ル”または“低レベル”の信号を送出する。

“高レベル”への側縁であれば、切換装置27はすべて
の切換素子27.1、...、27.lが閉じられるように制御さ
れることになる。遅延素子10.1、...、10.lのいずれの
入力信号において“高レベル”から“低レベル”への状
態遷移が生じたかに依存して、NORゲート29のうちの１
つが“高レベル”信号を送出する。

このことは図示されていない評価段により判定でき、
それに基づいて発振器信号波に対する試験信号の位相位
置を導き出すことができる。

有利にはインバータ28の入力段は、たとえば入力（ゲ
ート）容量に最後に短期間印加された電圧が記憶される
ように構成されている。

しかし、図示されていない評価段ないしそれに接続さ
れたメモリにより、出力信号の相応の記憶も行うことが
できる。

さらに、切換装置27をレジスタ、メモリ、保持素子
（ラッチ）等として構成し、そこにおいて信号の記憶を
行うことも考えられる。

NORゲートの代わりに排他NORゲートを用いた場合、
“低レベル”から“高レベル”への状態遷移に際して付
加的に高レベル出力信号が発生する。

この装置の変形として、既述の実施例に基づいて前に
挙げたような特徴を組み合わせことができる。

したがってたとえば、各遅延素子の位置および／また
は個別遅延時間を変化させることにより、信号波持続時
間Ｔおよび／またはキーイング比TVの値を設定調整する
と有利である。

試験信号として、たとえばテレビジョン水平同期パル
スを用いることができる。このパルスの位相位置を第６
図に示されている位相検出器で求め、相応の手段で評価
することができる。この目的で、発振器装置をテレビジ
ョン機器のクロック周波数と精確に等しい周波数で信号
波させると有利である。

発振器信号波周波数をPLL回路で監視し、位置および
／または個別遅延時間を適切に制御してクロック周波数
に整合させれば、これをきわめて良好に近似させること
ができる。

クロック周波数の代わりに別の目標周波数をPLL回路
段へ供給することも可能であって、発振器を相応に調整
することができる。

さらに論理段11を、当業者に周知であるディジタルモ
ジュールから成る別の組み合せによって構成できる。

第7a、ｂ、ｃ図から成る第７図には実例としての実施
形態が示されている。

これまで述べてきた実施例では、最後の遅延素子10.l
が反転させる特性を有するものであることを前提として
きた。この代わりに非反転素子を用いる場合には、論理
段11を相応に整合させる必要がある。

既述の実施例の実施形態として、以下の変形例のうち
の少なくとも１つを含ませることができる： −遅延素子10.1、...、10.l−１をそれぞれ、ｌ番目の
遅延素子10.lと同一の２つのインバータにより構成でき
る。したがって遅延時間はすべての遅延素子について等
しくはなく、このことにより上記の説明に基づいて相応
の出力信号が生じることになる； −論理段11の一部として、ｎ番目の段10.nの出力信号の
第１の切り換え（側縁Ａ、Ａ′、...）を検出しそれに
基づき発振器出力信号の第１の切り換え（側縁Ｂ、
Ｂ′、...）を生じさせる手段を設けることができる。
さらに、発振器出力信号の相応の状態を最後の遅延素子
10.lの出力信号の第１の切り換え（側縁Ｆ、Ｆ′）が行
われるまで保持させる。これを検出しそれに基づき発振
器出力信号を切り換える（側縁Ｈ、Ｈ′）。このことに
よりｍ番目の遅延素子10.mの出力信号の供給を省略でき
る； −回路段出力信号を低域通過フィルタ素子または同等の
素子へ供給すれば、正弦波形や三角波形等の出力信号を
得ることができる。

このようにして、複数個の遅延素子から成るカスケー
ド体を有し、周期期間Ｔがこのカスケード体の全遅延時
間と実質的に一致した出力信号を送出する発振器が提供
される。

本発明による発振器は論理段を有しており、この論理
段へ、カスケード体に沿って取り出し可能であるかまた
は付加的な手段で形成される信号が供給される。これに
より論理段は、カスケード体において最初に設けられて
いる遅延素子の入力信号を制御する。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−162118（ＪＰ，Ａ) 米国特許4517532（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 3/03

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】カスケード体に配置されたｌ個の遅延素子
   （10.1、...、10.l）を有しており、少なくとも１つの
   周期的な回路段出力信号を送出し、該信号は、第１の値
   （論理値“1"）と第２の値（論理値“0"）の間で周期期
   間Ｔで切り換えられるように構成されている信号波生成
   装置であって、 論理段（11）が設けられており、該論理段へ少なくと
   も、 最後の遅延素子（10.l）の出力信号から導出される第１
   の信号、および、 前記カスケード体内に配置されたキーイング比調整遅延
   素子（10.n）の出力信号から導出される第２の信号 が供給され、該論理段は、第１の遅延素子（10.1）の入
   力側へ入力信号を送出し、 前記周期期間Ｔは、遅延素子（10.1、...、10.l）の総
   遅延時間に実質的に相応する値を有しており、 前記第２の信号により第１の遅延素子の入力信号が切り
   換えられ、これにより回路段出力信号のキーイング比
   （TV）が前記キーイング比調整遅延素子（10.n）の位置
   ｎに応じてあらかじめ定まり、 前記回路段出力信号は、複数個の遅延素子（10.
   1、...、10.l）のうちの少なくとも１つまたは前記論理
   段（11）の出力信号から導出される形式の信号波生成装
   置において、 キーイング比TVは設定調整可能であって、式 TV＝（ｎ＋１）／（ｌ＋１−ｎ） により定められ、 前記論理段（11）へ第３の信号が供給され、該信号は、
   複数個の遅延素子のカスケード体内で遅延素子10.nの後
   ろの位置ｍに配置された遅延素子10.mから取り出され、
   該第３の信号により論理段（11）は、第１の値（論理値
   “1"）から第２の値（論理値“0"）への入力信号の切り
   換えが前記第２の信号の第１の側縁（Ａ）だけにより行
   われ、第２の値（論理値“0"）から第１の値（論理値
   “1"）への入力信号の切り換えが前記第１の信号の第１
   の側縁（Ｆ）だけにより行われるように制御され、ここ
   においてｎとｍに対し、 ｎ≦l/2 ｌ−（ｎ＋１）≦ｍ＜2n の条件が守られるようにしたことを特徴とする、信号波
   生成装置。
2. 【請求項２】評価すべき第１信号の位相を第２信号に対
   して検出する装置において、 複数の切換素子（27.1,…,27.l）を含む切換装置（27）
   と、 複数の遅延素子（10.1,…,10.l）と、 複数のインバータ（28.1,…,28l−１）と、 複数の論理ゲート（29.1,…,29.l−１）とを有してお
   り、 前記の複数の切換素子（27.1,…,27.l）はそれぞれ第１
   および第２切換端子をそれぞれ有しており、 前記切換装置（27）には、第１信号のレベルに依存す
   る、切換素子（27.1,…,27.l）を切り換える信号が当該
   切り替え装置の制御入力側に供給され、 前記遅延素子（10.1,…,10.l）の入力側はそれぞれ前記
   切換素子（27.1,…,27.l）の第１切換端子に接続されて
   おり、かつ当該入力側に前記第２信号のその都度のレベ
   ルが印加され、 前記インバータ（28.1,…,28l−１）に、前記切換装置
   （27）の切換素子（27.1,…,27.l）の切換状態に依存し
   て、前記第２信号のレベルが前記遅延素子（10.1,…,1
   0.l）の入力側から切換素子（27.1,…,27.l）を介して
   供給され、 切換素子（27.1,…,27.l）の第２切換端子はそれぞれ、
   前記インバータの入力側および／または前記論理ゲート
   の入力側に接続されており、 前記インバータ（28.1,…,28.l−１）の出力側はそれぞ
   れ、前記論理ゲート（29.1,…,29.l）の第２入力側に接
   続されていることを特徴とする 第１信号の位相を第２信号に対して検出する装置。
3. 【請求項３】前記の評価すべき第１信号の信号路に閾値
   段が配置されている 請求項２に記載の装置。
4. 【請求項４】前記第１切換素子（27.1）の第２切換端子
   は、第１インバータ（28.1）の入力側だけに接続されて
   おり、 最後の切換素子（27.l）の第２切換端子は、最後の論理
   ゲート（29.l−１）の第１入力側だけに接続されている 請求項２に記載の装置。
5. 【請求項５】個別遅延時間は、少なくとも個別の遅延素
   子（10.1,…,10.l）によって設定されており、 回路段出力信号の位相シフトは、個別遅延時間を調整す
   ること、および／または遅延素子（10.1,…,10.l）の位
   置を少なくとも個別に変更することによって行われる 請求項２に記載の装置。