CN107193533B - 一种低成本高速真随机数发生器 - Google Patents

一种低成本高速真随机数发生器 Download PDF

Info

Publication number
CN107193533B
CN107193533B CN201710645082.9A CN201710645082A CN107193533B CN 107193533 B CN107193533 B CN 107193533B CN 201710645082 A CN201710645082 A CN 201710645082A CN 107193533 B CN107193533 B CN 107193533B
Authority
CN
China
Prior art keywords
gate
flip
array
exclusive
multiplexing unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710645082.9A
Other languages
English (en)
Other versions
CN107193533A (zh
Inventor
刘伟强
梅发强
廖其聪
张磊
王成华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing University of Aeronautics and Astronautics
Original Assignee
Nanjing University of Aeronautics and Astronautics
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing University of Aeronautics and Astronautics filed Critical Nanjing University of Aeronautics and Astronautics
Priority to CN201710645082.9A priority Critical patent/CN107193533B/zh
Publication of CN107193533A publication Critical patent/CN107193533A/zh
Application granted granted Critical
Publication of CN107193533B publication Critical patent/CN107193533B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Geophysics And Detection Of Objects (AREA)
  • Logic Circuits (AREA)

Abstract

本发明提出一种新型低成本高速真随机数发生器，包括：链式振荡器、触发器阵列和异或门阵列；链式振荡器通过异或门实现振荡环嵌套，可以产生高速振荡信号，每个振荡环通过异或门互相影响产生不稳定的相移与频偏；触发器阵列用于以高速时钟采样链式振荡器中每个非门及异或门后的信号；异或门阵列用于将所有采样信号通过异或运算整合成一个信号进行输出，可以得到高速随机数。本发明相对于基于振荡环的真随机数发生器，突破了采样率低的限制，相对于基于亚稳态的真随机数发生器，大大降低了硬件资源开销，提高了随机数特性。

Description

一种低成本高速真随机数发生器
技术领域
本发明涉及信息安全芯片领域，尤其涉及一种低成本高速真随机数发生器。
背景技术
随着计算机和互联网技术的发展，信息系统建设发展也很快，在信息安全方面遇到了巨大的挑战，一般这种信息的安全传输通常采用信息加班来实现。随机数发生器是安全信息系统中的一个非常重要的组成部分，其产生的随机数是信息加密的重要组成部分。
由于需要高质量随机数和高安全性要求，真随机数发生器的研究必不可少。伪随机数序列虽然能够产生高速随机序列而且占用硬件少，但是序列的随机性和不可预测性较差。我们希望即使攻击者有无限的计算能力，并且已知所有的产生序列也无法预测随机数发生器下一个要产生的随机数。
现有基于振荡器的随机数发生器和基于亚稳态的随机数发生器虽然都能用纯数字电路搭建，但是基于振荡器的随机数发生器随机数产生速度低，于亚稳态的随机数发生器性能较差且资源消耗大。
发明内容
发明目的：本发明所要解决的技术问题是针对现有真随机数发生器的缺陷，提供一种低成本高速真随机数发生器，该发生器采用链式振荡环，振荡信号更加不稳定，随机性能更好，可以用高频时钟进行采样得到高速随机数，同时消耗的资源也较少。
技术方案：本发明为解决上述技术问题采用以下技术方案：
一种低成本高速真随机数发生器，包括：链式振荡器、触发器阵列和异或门阵列；
链式振荡器包括至少3个复用单元，各复用单元依次相连形成链路；复用单元包括一个非门和一个异或门，其中，异或门的两个输入端作为该复用单元的两个输入端，异或门的输出端与非门的输入端相连，非门的输出端作为该复用单元的输出端；相邻两复用单元通过一非门相连，前一个复用单元的输出端与该非门的输入端相连，后一个复用单元的一个输入端与该非门的输出端相连，前一个复用单元的一个输入端与后一个复用单元的输出端相连，形成一个振荡环路；
各复用单元形成的链路中，链路的头部和尾部各串联一个由2个非门串联而成的支路；链路头部的串联支路，其输入端与链路中第一个复用单元的输出端相连，其输出端与第一个复用单元未与其他复用单元相连的另一个输入端相连，形成链路头部的振荡环；链路尾部的串联支路，其输入端与链路中最后一个复用单元的输出端相连，其输出端与最后一个复用单元未与其他复用单元相连的另一个输入端相连，形成链路尾部的振荡环；
链式振荡器用于产生高速振荡信号；触发器阵列用于以高速时钟采样链式振荡器中每个非门及异或门的输出信号；异或门阵列用于将所有采样信号通过异或运算整合成一个信号后，再用一个触发器采集整合后的信号，得到以高速时钟频率变化的高速随机数。
进一步的，所述触发器阵列由D触发器组成，D触发器的数量与链式振荡器中非门和异或门的总数相同，D触发器的时钟信号输入端接入外部输入的高频采样时钟，每个D触发器根据高频采样时钟对链式振荡器中的一个非门或异或门的输出信号进行采样，且任意两D触发器采样不同的非门或异或门的输出信号。
进一步的，所述异或门阵列包括一组异或门，该组异或门排列成倒金字塔阵列；定义触发器阵列中D触发器的数量为n，则n个D触发器的输出信号作为异或门阵列的输入信号，异或门阵列的输出信号为：
Figure GDA0002458994050000021
式中，Y为异或门阵列的输出信号，xi为触发器阵列中第i个D触发器的输出信号，i＝1，2，…，n，
Figure GDA0002458994050000022
表示异或符号。
有益效果：与现有技术相比，本发明具有以下优势：
本发明相对于基于振荡环的真随机数发生器，突破了采样率低的限制，相对于基于亚稳态的真随机数发生器，大大降低了硬件资源开销，提高了随机数特性。
附图说明
图1为本发明实施例1的整体硬件结构图；
图2为本发明实施例2的整体硬件结构图；
图3为本发明实施例3的整体硬件结构图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
本发明公开了一种低成本高速真随机数发生器，包括：链式振荡器、触发器阵列和异或门阵列。
链式振荡器包括至少3个复用单元，各复用单元依次相连形成链路；复用单元包括一个非门和一个异或门，其中，异或门的两个输入端作为该复用单元的两个输入端，异或门的输出端与非门的输入端相连，非门的输出端作为该复用单元的输出端；相邻两复用单元通过一非门相连，前一个复用单元的输出端与该非门的输入端相连，后一个复用单元的一个输入端与该非门的输出端相连，前一个复用单元的一个输入端与后一个复用单元的输出端相连，形成一个振荡环路；
各复用单元形成的链路中，链路的头部和尾部各串联一个由2个非门串联而成的支路；链路头部的串联支路，其输入端与链路中第一个复用单元的输出端相连，其输出端与第一个复用单元未与其他复用单元相连的另一个输入端相连，形成链路头部的振荡环；链路尾部的串联支路，其输入端与链路中最后一个复用单元的输出端相连，其输出端与最后一个复用单元未与其他复用单元相连的另一个输入端相连，形成链路尾部的振荡环；
链式振荡器用于产生高速振荡信号；触发器阵列用于以高速时钟采样链式振荡器中每个非门及异或门后的信号；异或门阵列用于将所有采样信号通过异或运算整合成一个信号进行输出。
所述触发器阵列模块用于以高速时钟采样链式振荡环中每个反相器及异或门后的信号；所述的触发器阵列模块由D触发器组成，通过外部输入的高频采样时钟，对链式振荡环中的每个非门与异或门进行采样，由于振荡信号是高频信号，有一定几率产生亚稳态，增加数据的随机性。在D触发器的时钟上升沿到来时，D触发器的输入信号并未维持在0或者1，导致D触发器采集时产生的信号具有不确定性。异或运算能够保持每个信号的随机性不丢失。
所述异或门阵列包括一组异或门，该组异或门排列成倒金字塔阵列；定义触发器阵列中D触发器的数量为n，则n个D触发器的输出信号作为异或门阵列的输入信号，异或门阵列的输出信号为：
Figure GDA0002458994050000031
式中，Y为异或门阵列的输出信号，xi为触发器阵列中第i个D触发器的输出信号，i＝1，2，…，n，
Figure GDA0002458994050000032
表示异或符号。
由上述技术方案可知链式振荡器由3种不同的振荡环构成，用于产生不稳定频偏和相移的高速振荡信号，分别是头部振荡环、中间振荡环、和尾部振荡环。下面通过三个具体实施例具体说明本发明的发明要点。
实施例1：如图1所示为本发明实施例1的整体硬件结构图，图中包含3个复用单元和两个由2个非门串联而成的支路，相邻的2个复用单元之间通过一个非门连接。因此链式振荡器电路中共有9个非门和3个异或门，这9个非门和3个异或门共形成4个振荡环。
头部振荡环由三个非门和一个异或门组成，即图1中链式振荡器虚框里最左边的一个振荡环，第一个振荡环中，三个非门依次串联，第三个非门的输出端与第一非门的输入端相连形成环路，第二个非门与第三个非门之间插入一个异或门，此异或门与第三个非门形成复用单元，该异或门将第一个振荡环第二个非门的输出信号和第二个振荡环中第三个非门的输出信号进行异或后送给第一个振荡环的第三个非门。第一个振荡环的异或门和第三个非门组成的复用单元被第二个振荡环复用。
第二、第三个振荡环为中间振荡环。第二个振荡环位于图1中链式振荡器第一个振荡环之后，由三个非门与两个异或门组成，这三个非门和两个异或门组成两个复用单元，两复用单元之间通过非门连接；其中，第一个复用单元即为第一个振荡环的异或门和第三个非门，第二个复用单元为其第二个异或门和第三个非门，第二个复用单元同时作为第三个振荡环的第一个复用单元。
第三个振荡环位于第二个振荡环之后，也包括两个复用单元，两复用单元之间通过非门连接；第三个振荡环的第一个复用单元即为第二个振荡环的第二个复用单元，第三个振荡环的第二个复用单元同时作为尾部振荡环的复用单元。
尾部振荡环由三个非门与一个异或门组成，位于图1中链式振荡器虚框中最右一个振荡环，与所述头部振荡环的区别在于异或门在其第一个非门之前，前一个振荡环的第二个非门的输出与最后一个振荡环的反馈异或后作为尾部振荡环的第一个非门的输入，第二个非门与第三个非门依次相连，并把第三个非门的输出作为最后一个振荡环的反馈信号。
实施例1中，触发器阵列模块由12个D触发器组成，这12个D触发器公用一个外部输入的高频采样时钟clk，并通过外部输入的高频采样时钟，对链式振荡环中的每个非门与异或门进行采样。
触发器阵列模块的12个输出信号均输入到异或门阵列中，作为异或门阵列的输入信号。异或门阵列由11个异或门和一个D触发器组成，11个异或门组成倒金字塔阵列，阵列中，第一行为6个异或门，第二行为3个异或门，第三行为2个异或门。设触发器阵列模块中12个D触发器的编号从左往右依次为1，2，……12，则异或门阵列第一行中第一个异或门对D触发器1和D触发器2的输出信号进行异或，异或门阵列第一行中第二个异或门对D触发器3和D触发器4的输出信号进行异或，以此类推。而第二行异或门中，第一个异或门对第一行前两个异或门的输出信号进行异或，第二个异或门对第一行中间两个异或门的输出信号进行异或，第三个异或门对第一行最后两个异或门的输出信号进行异或。第三行异或门中，第一个异或门对第二行前两个异或门的输出信号进行异或，第二个异或门对第二行最后一个异或门的输出信号和第三行第一个异或门的输出信号进行异或，并将最后得到的结果输入D触发器，D触发器的输出即为实施例1所述低成本高速真随机数发生器的输出信号。
实施例2：如图2所示为本发明实施例2的整体硬件结构图，图中包含4个复用单元和两个由2个非门串联而成的支路，相邻的2个复用单元之间通过一个非门连接。因此链式振荡器电路中共有11个非门和4个异或门，这11个非门和4个异或门共形成5个振荡环。其头部振荡环和尾部振荡环均由三个非门和一个异或门组成，而头部振荡环和尾部振荡环之间的三个振荡环为中间振荡环。
触发器阵列模块由15个D触发器组成，这15个D触发器的输出信号均输入到异或门阵列中，作为异或门阵列的输入信号。异或门阵列由14个异或门组成，异或门阵列的输出信号为：
Figure GDA0002458994050000051
实施例3：如图3所示为本发明实施例3的整体硬件结构图，图中包含5个复用单元和两个由2个非门串联而成的支路，相邻的2个复用单元之间通过一个非门连接。因此链式振荡器电路中共有13个非门和5个异或门，这13个非门和5个异或门共形成6个振荡环。其中，部振荡环和尾部振荡环均由三个非门和一个异或门组成，而头部振荡环和尾部振荡环之间的四个振荡环为中间振荡环。
触发器阵列模块由18个D触发器组成，这18个D触发器的输出信号均输入到异或门阵列中，作为异或门阵列的输入信号。异或门阵列由17个异或门组成，异或门阵列的输出信号为：
Figure GDA0002458994050000061
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (3)

1.一种低成本高速真随机数发生器，其特征在于包括：链式振荡器、触发器阵列和异或门阵列；
链式振荡器包括至少3个复用单元，各复用单元依次相连形成链路；复用单元包括一个非门和一个异或门，其中，异或门的两个输入端作为该复用单元的两个输入端，异或门的输出端与非门的输入端相连，非门的输出端作为该复用单元的输出端；相邻两复用单元通过一非门相连，前一个复用单元的输出端与该非门的输入端相连，后一个复用单元的一个输入端与该非门的输出端相连，前一个复用单元的一个输入端与后一个复用单元的输出端相连，形成一个振荡环路；
各复用单元形成的链路中，链路的头部和尾部各串联一个由2个非门串联而成的支路；链路头部的串联支路，其输入端与链路中第一个复用单元的输出端相连，其输出端与第一个复用单元未与其他复用单元相连的另一个输入端相连，形成链路头部的振荡环；链路尾部的串联支路，其输入端与链路中最后一个复用单元的输出端相连，其输出端与最后一个复用单元未与其他复用单元相连的另一个输入端相连，形成链路尾部的振荡环；
链式振荡器用于产生高速振荡信号；触发器阵列用于以高速时钟采样链式振荡器中每个非门及异或门的输出信号；异或门阵列用于将所有采样信号通过异或运算整合成一个信号后，再用一个触发器采集整合后的信号，得到以高速时钟频率变化的高速随机数。
2.根据权利要求1所述的一种低成本高速真随机数发生器，其特性在于，所述触发器阵列由D触发器组成，D触发器的数量与链式振荡器中非门和异或门的总数相同，D触发器的时钟信号输入端接入外部输入的高频采样时钟，每个D触发器根据高频采样时钟对链式振荡器中的一个非门或异或门的输出信号进行采样，且任意两D触发器采样不同的非门或异或门的输出信号。
3.根据权利要求2所述的一种低成本高速真随机数发生器，其特性在于，所述异或门阵列包括一组异或门，该组异或门排列成倒金字塔阵列；定义触发器阵列中D触发器的数量为n，则n个D触发器的输出信号作为异或门阵列的输入信号，异或门阵列的输出信号为：
Figure FDA0002458994040000011
式中，Y为异或门阵列的输出信号，xi为触发器阵列中第i个D触发器的输出信号，i＝1，2，…，n，
Figure FDA0002458994040000021
表示异或符号。
CN201710645082.9A 2017-07-31 2017-07-31 一种低成本高速真随机数发生器 Active CN107193533B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710645082.9A CN107193533B (zh) 2017-07-31 2017-07-31 一种低成本高速真随机数发生器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710645082.9A CN107193533B (zh) 2017-07-31 2017-07-31 一种低成本高速真随机数发生器

Publications (2)

Publication Number Publication Date
CN107193533A CN107193533A (zh) 2017-09-22
CN107193533B true CN107193533B (zh) 2020-08-18

Family

ID=59884956

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710645082.9A Active CN107193533B (zh) 2017-07-31 2017-07-31 一种低成本高速真随机数发生器

Country Status (1)

Country Link
CN (1) CN107193533B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110750233B (zh) * 2019-09-19 2021-06-22 太原理工大学 一种基于逻辑门非对称自治布尔网络的随机数发生器
CN111008005A (zh) * 2019-11-22 2020-04-14 深圳市纽创信安科技开发有限公司 一种真随机数发生器和真随机数发生方法
CN112015368B (zh) * 2020-08-28 2021-08-27 海光信息技术股份有限公司 一种真随机数发生器及电子设备

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2203222A1 (zh) * 1972-10-16 1974-05-10 Adret Electronique
EP0594670B1 (de) * 1991-07-15 1997-10-08 Deutsche Thomson-Brandt Gmbh Vorrichtung zur erzeugung von schwingungen und deren anwendung
US8159260B1 (en) * 2010-10-05 2012-04-17 International Business Machines Corporation Delay chain burn-in for increased repeatability of physically unclonable functions
CN103839013A (zh) * 2014-02-27 2014-06-04 杭州晟元芯片技术有限公司 基于三延时链的物理不可克隆函数电路结构
CN105426159A (zh) * 2015-12-22 2016-03-23 上海爱信诺航芯电子科技有限公司 一种基于数字电路的真随机数发生器
CN105867878A (zh) * 2016-04-26 2016-08-17 合肥工业大学 一种高速并行真随机数发生器
CN105867877A (zh) * 2016-03-25 2016-08-17 中国科学技术大学 一种基于fpga的真随机数发生器
CN106708471A (zh) * 2017-03-23 2017-05-24 成都为远信安电子科技有限公司 一种全数字逻辑电路实现的真随机数发生器
CN106775583A (zh) * 2016-11-18 2017-05-31 杭州电子科技大学 一种高速真随机数的产生方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9058228B2 (en) * 2013-02-19 2015-06-16 Raytheon Company Random number generator for generating truly random numbers
US9361066B2 (en) * 2013-04-30 2016-06-07 The United States Of America As Represented By The Secretary Of The Air Force. Random number generator using ring oscillators with initial delay

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2203222A1 (zh) * 1972-10-16 1974-05-10 Adret Electronique
EP0594670B1 (de) * 1991-07-15 1997-10-08 Deutsche Thomson-Brandt Gmbh Vorrichtung zur erzeugung von schwingungen und deren anwendung
US8159260B1 (en) * 2010-10-05 2012-04-17 International Business Machines Corporation Delay chain burn-in for increased repeatability of physically unclonable functions
CN103839013A (zh) * 2014-02-27 2014-06-04 杭州晟元芯片技术有限公司 基于三延时链的物理不可克隆函数电路结构
CN105426159A (zh) * 2015-12-22 2016-03-23 上海爱信诺航芯电子科技有限公司 一种基于数字电路的真随机数发生器
CN105867877A (zh) * 2016-03-25 2016-08-17 中国科学技术大学 一种基于fpga的真随机数发生器
CN105867878A (zh) * 2016-04-26 2016-08-17 合肥工业大学 一种高速并行真随机数发生器
CN106775583A (zh) * 2016-11-18 2017-05-31 杭州电子科技大学 一种高速真随机数的产生方法
CN106708471A (zh) * 2017-03-23 2017-05-24 成都为远信安电子科技有限公司 一种全数字逻辑电路实现的真随机数发生器

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Analysis and Enhancement of Random Number Generator in FPGA Based on Oscillator Rings;Knut Wold 等;《 2008 International Conference on Reconfigurable Computing and FPGAs》;20081230;第385-390页 *
Design of an On-Chip Random Number Generator using Metastability;D. J. Kinniment 等;《Proceeding of the 28th European Solid-State Circuits Conference》;20050801;第595-598页 *
一种低成本物理不可克隆函数结构的设计实现及其RFID应用;刘伟强 等;《电子学报》;20160731;第44卷(第4期);第1772-1776页 *

Also Published As

Publication number Publication date
CN107193533A (zh) 2017-09-22

Similar Documents

Publication Publication Date Title
Gupta et al. High-performance hardware implementation for RC4 stream cipher
CN107193533B (zh) 一种低成本高速真随机数发生器
CN102375722A (zh) 一种真随机数生成方法及发生器
CN102968290B (zh) 一种异构轻量级的真随机数产生器
CN111258548A (zh) 一种真随机数发生器
JP2012186809A (ja) 乱数を発生させるための装置および方法
CN110071803B (zh) 一种纯数字电路真随机数发生器
CN113672199A (zh) 一种具备物理不可克隆函数功能的多熵源随机数发生器
CN114968179A (zh) 一种基于时钟抖动和亚稳态的真随机数产生电路
Sivaraman et al. FPGA based generic RO TRNG architecture for image confusion
Yang et al. A high speed pseudo-random bit generator driven by 2D-discrete hyperchaos
US8044833B2 (en) High speed serializer
Garipcan et al. Design, FPGA implementation and statistical analysis of a high-speed and low-area TRNG based on an AES s-box post-processing technique
Garipcan et al. DESSB-TRNG: A novel true random number generator using data encryption standard substitution box as post-processing
Tupparwar et al. A hybrid true random number generator using ring oscillator and digital clock manager
CN110750233B (zh) 一种基于逻辑门非对称自治布尔网络的随机数发生器
Jothi et al. Parallel RC4 Key Searching System Based on FPGA
CN111078191A (zh) 一种基于fpga硬件实现的伪随机数的生成方法
JP5171420B2 (ja) 擬似乱数生成装置
Kwok et al. Effective uses of FPGAs for brute-force attack on RC4 ciphers
Amirzadeh et al. Analysis and design of the pseudo-random bit generator in the technology of quantum-dot cellular automata
CN115758951A (zh) 一种基于多回路布尔振荡环的数字熵源集成电路
Yang et al. Hardware optimizations of fruit-80 stream cipher: smaller than grain
WO2016128463A1 (en) Method to generate high quality random mask from small entropy source
CN113111395A (zh) 加扰时钟产生电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant