CN114968179A - 一种基于时钟抖动和亚稳态的真随机数产生电路 - Google Patents

Abstract

本发明公开了一种基于时钟抖动和亚稳态的真随机数产生电路，其包括控制信号产生模块、第一随机信号采样模块、第二随机信号采样模块、第一串转并模块、第二串转并模块、随机数生成模块。控制信号产生模块产生系统所需的控制信号，第一随机信号采样模块对时钟抖动进行采样，输出第一组随机比特位，并经过第一串转并模块输出并行比特位，第二随机信号采样模块对亚稳态进行采样，输出第二组随机比特位，并经过第二串转并模块输出并行比特位，两组随机比特位分别用来控制随机数生成模块中线性反馈移位寄存器的初始状态和反馈系数，从而输出随机性良好的随机比特位。

Description

一种基于时钟抖动和亚稳态的真随机数产生电路

技术领域

本发明涉及数字集成电路领域，具体是涉及一种基于时钟抖动和亚稳态的真随机数产生电路。

背景技术

随着科技的发展，信息安全越来越受到重视。真随机数在信息安全、密码学、统计学等领域有着广泛而重要的应用，在这些领域里所需的随机序列要满足彼此独立、均匀分布且需要具有不可预测性。真随机数的熵源一般取自物理世界，如电路中的热噪声、亚稳态等，这些都是不可预测的因素。与真随机数对应的是伪随机数，伪随机数一般是通过特定的算法生成相应的序列，只要知道初始状态和算法，那么后续的数据都可以预测。

真随机数产生电路分为两种：模拟电路和数字电路。采用模拟电路设计很容易受到噪声干扰，且不易与集成，数字电路因其易于集成、成本低、设计方便等优势而受到广泛研究者的青睐。

一种现有的真随机数生成电路结构，n个闭环振荡器的输出各自接到一个D触发器的数据输入端，每个D触发器的时钟输入端为一低频时钟，而振荡器的频率远高于时钟输入端的频率，振荡器的时钟抖动使得采样值具有随即性，将每个D触发器的输出端相异或便可得到最终的随机序列。该电路若想获得良好随机性的比特流，采样频率和振荡器频率需满足一定关系，否则输出的比特流位码之间会存在一定的相关性，同时在振荡器类型的选择上也需要考虑很多实际问题，因此增加了电路设计和布局的复杂性。

发明内容

针对现有技术的不足，本发明公开了一种基于时钟抖动和亚稳态的真随机数产生电路，以解决上述技术中的问题。

为实现上述目的，本发明提供了一种基于时钟抖动和亚稳态的真随机数产生电路，包括：

控制信号产生模块、第一随机信号采样模块、第二随机信号采样模块、第一串转并模块、第二串转并模块和随机数生成模块；

所述第一随机信号采样模、所述第二随机信号采样模块、所述第一串转并模块、所述第二串转并模块、所述随机数生成模块分别与所述控制信号产生模块连接；

所述第一随机信号采样模块与所述第一串转并模块连接；

所述第二随机信号采样模块与所述第二串转并模块连接；

所述第一串转并模块、所述第二串转并模块分别与所述随机数生成模块连接；

所述控制信号产生模块用于产生电路正常工作所需的控制信号；

所述第一随机信号采样模块用于产生第一组随机比特位；

所述第二随机信号采样模块用于产生第二组随机比特位；

所述第一串转并模块用于完成所述第一组随机比特位的串行转并行的功能；

所述第二串转并模块用于完成所述第二组随机比特位的串行转并行的功能；

所述随机数生成模块用于对所述第一组随机比特位和所述第二组随机比特位进行处理，输出最终的随机比特位。

可选地，所述控制信号产生模块包括：三个输入端和五个输出端；

第一输入端连接外部输入参考时钟ref_clk，第二输入端连接开始信号start，第三输入端连接停止信号stop；

第一输出端输出控制信号en1，连接至所述第一随机信号采样模块，第二输出端输出控制信号en3，连接至所述第一串转并模块，第三输出端输出控制信号en2，连接至所述第二随机信号采样模块，第四输出端输出控制信号en4，连接至所述第二串转并模块，第五输出端输出所述外部输入参考时钟ref_clk的分频信号clk2，所述分频信号clk2连接至所述随机数生成模块。

可选地，所述第一随机信号采样模块包括：倍频器模块和亚稳态采样模块；

所述倍频器模块与所述亚稳态采样模块连接；

所述倍频器模块包括：一个输入端和一个输出端；所述输入端用来接收所述外部输入参考时钟ref_clk；所述输出端输出所述亚稳态采样模块所需的时钟信号clk1；

所述亚稳态采样模块由N个与非门、N个D触发器、N-1个异或门组成；所述亚稳态采样模块包括两个输入端和一个输出端，第一输入端连接所述倍频器模块输出的时钟信号clk1，所述时钟信号clk1连接至N个D触发器的时钟输入端口，第二输入端连接所述控制信号en1，所述控制信号en1连接至所述N个与非门的第一输入端，可控制所述亚稳态采样模块是否工作，每个与非门的输出端同时连接至该与非门的第二输入端和一个D触发器的数据输入端，一个与非门对应一个D触发器，N个D触发器的输出两两相异或的结果作为所述第一随机信号采样模块的输出端输出第一组随机比特位至所述第一串转并模块的第一输入端。

可选地，所述第二随机信号采样模块包括两组环形振荡器和一个D触发器，其中：

第一环形振荡器由第一与非门和2t个反相器组成，第二环形振荡器由第二与非门和2m个反相器组成，所述第一与非门和所述第二与非门的第一输入端都连接至所述控制信号en2，所述控制信号en2用于控制两个环形振荡器是否工作，所述第一与非门和所述第二与非门的第二输入端分别和两条由反相器构成的延时链的最后一级反相器的输出端相连，形成两组振荡器，第一环形振荡器的最后一级反相器的输出连接至D触发器的数据输入端口，第二环形振荡器的最后一级反相器的输出连接至D触发器的时钟输入端口，D触发器的输出端口作为所述第二随机信号采样模块的输出端输出第二组随机比特位至所述第二串转并模块的第一输入端。

可选地，所述第一串转并模块包括：两个输入端和一个输出端，

第一输入端连接所述第一随机信号采样模块的输出端，第二输入端连接所述控制信号产生模块的第二输出端，输出端输出转换后的并行信号para_1连接至所述随机数生成模块。

可选地，所述第二串转并模块包括两个输入端和一个输出端，

第一输入端连接所述第二随机信号采样模块的输出端，第二输入端连接所述控制信号产生模块的第四输出端，输出端输出转换后的并行信号para_2连接至所述随机数生成模块的第三输入端。

可选地，所述随机数生成模块包括n+1个二输入与门、n个D触发器、n-1个异或门；

n-1个异或门的第二输入端分别连接到前n-1级D触发器的输出端，n-1个异或门的第一输入端分别连接至第2到第n与非门的输出端，n-1个异或门的输出分别连接至第2到第n级D触发器的数据输入端，n个D触发器的异步置位端口分别连接至并行信号para_1的第1到第n位，同时所有的时钟输入端都接至所述分频信号clk2；n+1个与非门的第一输入端分别连接至并行信号para_2的第0到第n位，第1到第n与非门的第二输入端都连接至第n+1与非门的输出端，第n+1与非门的第二输入端连接至第n级D触发器的输出端，同时，第n级D触发器的输出端为所述随机数生成模块的输出端口，生成最终的随机比特位。

可选地，所述随机数生成模块为一可预置状态、反馈系数可动态改变的线性反馈移位寄存器。

与现有技术相比，本发明具有如下优点和技术效果：

1.不同于传统的真随机数产生电路，本发明对外部参考时钟信号要求不高，可通过内部的倍频器实现亚稳态采样模块所需的高频时钟，因此可以降低电路的功耗。

2.本发明中的亚稳态采样模块，用与非门替代了传统的非门，可通过控制与非门的一个引脚来决定亚稳态采样模块是否工作，提高了系统控制的灵活度。

3.不同于传统的真随机数产生电路，本发明中的随机数生成模块采用传统真随机数后处理电路中用到的线性反馈移位寄存器，并对之加以改进，传统的线性反馈移位寄存器输出的序列是伪随机序列，若知道其初始状态和反馈系数，则后续序列都可以推算出来。在本发明中，第一组随机比特位和第二组随机比特位分别用于控制线性反馈移位寄存器的初始状态和反馈系数，使得初始状态和反馈系数都是随机的，因此输出序列不可预测，随机性更好，鲁棒性更强。

4.不同于传统的基于振荡采样法的真随机数产生电路，本发明中的环形振荡器，其控制的是线性反馈移位寄存器的反馈系数，而对于生成比特位的随机性来说，初始状态更为重要，所以对环形振荡器中反相器的选择和设计要求不高，因此降低了电路的设计和布局的复杂度。

附图说明

构成本申请的一部分的附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为一种现有的TRNG电路框图；

图2为本发明实施例的TRNG电路的功能模块框图；

图3为本发明实施例的TRNG电路中第二随机信号采样模块电路图；

图4为本发明实施例的TRNG电路中亚稳态采样模块电路图；

图5为本发明实施例的TRNG电路中随机数生成模块电路图。

附图中：1-控制信号产生模块；2-第一随机信号采样模块；3-第二随机信号采样模块；4-第一串转并模块；5-第二串转并模块；6-随机数生成模块。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

一种现有的真随机数生成电路结构如图1所示，n个闭环振荡器的输出各自接到一个D触发器的数据输入端，每个D触发器的时钟输入端为一低频时钟，而振荡器的频率远高于时钟输入端的频率，振荡器的时钟抖动使得采样值具有随即性，将每个D触发器的输出端相异或便可得到最终的随机序列。该电路若想获得良好随机性的比特流，采样频率和振荡器频率需满足一定关系，否则输出的比特流位码之间会存在一定的相关性，同时在振荡器类型的选择上也需要考虑很多实际问题，因此增加了电路设计和布局的复杂性。

实施例

参照图2，本发明公开了一种基于时钟抖动和亚稳态的真随机数产生电路，包括：控制信号产生模块1、第一随机信号采样模块2、第二随机信号采样模块3、第一串转并模块4、第二串转并模块5、随机数生成模块6。

具体的，控制信号产生模块1用来产生电路正常工作所需的控制信号，其有三个输入端和五个输出端，第一输入端连接外部输入参考时钟ref_clk，第二输入端连接开始信号start，第三输入端连接停止信号stop；第一输出端输出控制信号en1，其连接至第一随机信号采样模块2的第二输入端，第二输出端输出控制信号en3，其连接至第一串转并模块4的第二输入端，第三输出端输出控制信号en2，其连接至第二随机信号采样模块3的输入端，第四输出端输出控制信号en4，其连接至第二串转并模块5的第二输入端，第五输出端输出对外部输入参考时钟ref_clk的分频信号clk2，其连接至随机数生成模块6的第二输入端。

具体的，第一随机信号采样模块2用于产生第一组随机比特位，其有两个输入端和一个输出端，第一输入端连接外部输入参考时钟ref_clk，第二输入端连接控制信号en1；输出端连接至第一串转并模块4的第一输入端，输出第一组随机比特位bit_1。

具体的，第二随机信号采样模块3用于产生第二组随机比特位，其有一个输入端和一个输出端，输入端连接控制信号产生模块1输出的使能信号en2，输出端连接至第二串转并模块5的第一输入端，输出第二组随机比特位bit_2。

具体的，第一串转并模块4主要完成第一组随机比特位的串行转并行的功能，其有两个输入端和一个输出端，第一输入端连接第一随机信号采样模块2的输出端，即亚稳态采样模块的输出信号bit_1，第二输入端连接控制信号产生模块1的第二输出端，即控制信号en3，输出端输出转换后的并行信号para_1至随机数生成模块6的第一输入端。

具体的，第二串转并模块5主要完成第二组随机比特位的串行转并行的功能，其有两个输入端和一个输出端，第一输入端连接第二随机信号采样模块3的输出端，第二输入端连接控制信号产生模块1的第四输出端，即控制信号en4，输出端输出转换后的并行信号para_2至随机数生成模块6的第三输入端。

具体的，随机数生成模块6主要对上述两组随机信号进行处理，使得最终输出信号的随即性大大增加，其有三个输入端和一个输出端，第一输入端连接第一串转并模块4的输出端，第二输入端连接控制信号产生模块1的第五输出端，第三输入端连接第二串转并模块5的输出端；输出端用于输出最终的随机比特位。

进一步地，第二随机信号采样模块3包括两组环形振荡器和一个D触发器，其中，所述两组环形振荡器的工作状态都由en2信号控制，且振荡频率不同，第一环形振荡器的频率高于第二环形振荡器的频率，第一环形振荡器由第一与非门和2t(t>＝1)个反相器组成，第二环形振荡器由第二与非门和2m(m>t)个反相器组成，第一与非门和第二与非门的第一输入端都连至控制信号en2，该信号可以控制两个环形振荡器是否工作，两个与非门的第二输入端分别和两条由反相器构成的延时链的最后一级反相器的输出端相连，形成两组振荡器，第一环形振荡器的最后一级反相器的输出连接至D触发器的数据输入端口，第二环形振荡器的最后一级反相器的输出连接至D触发器的时钟输入端口，D触发器的输出端口作为第二随机信号采样模块3的输出端输出第二组随机比特位bit_2至第二串转并模块5的第一输入端。

参照图3，第二随机信号采样模块包括两组环形振荡器和一个D触发器，第一环形振荡器由一个与非门和2t个反相器构成，第二环形振荡器由一个与非门和2m个反相器构成。当控制信号en2为低电平时，与非门输出都是高电平，经过偶数级反相器后仍为高电平，D触发器的时钟输入端没有出现上升沿，因此输出为无效值，该模块不工作；当en2为高电平时，与非门等同于一个反相器，和后面偶数级反相器组成振荡器，与D触发器时钟输入端相连的振荡器频率较低，与D触发器数据输入端相连的振荡器频率较高，由于制造工艺、信号干扰等因素，会出现时钟抖动现象，D触发器可将该抖动信号采样并输出，输出的bit_2数据作为第二组随机比特位。

进一步地，第一随机信号采样模块2包括倍频器模块和亚稳态采样模块，其中，所述倍频器模块有一个输入端和一个输出端，输入端用来接收外部输入参考时钟ref_clk，输出端输出亚稳态采样模块所需的时钟信号clk1；所述亚稳态采样模块由N(N>＝1)个与非门、N个D触发器和N-1个异或门组成，该模块有两个输入端和一个输出端，第一输入端连接倍频器模块输出的时钟信号clk1，该信号连至N个D触发器的时钟输入端口，第二输入端连接控制信号en1，该信号连接至N个与非门的第一输入端，可控制亚稳态采样模块是否工作，每个与非门的输出端同时连接至该与非门的第二输入端和一个D触发器的数据输入端，一个与非门对应一个D触发器，N个D触发器的输出两两相异或的结果作为第一随机信号采样模块2的输出端输出第一组随机比特位bit_1至第一串转并模块4的第一输入端。

参照图4，该图为第一随机信号采样模块中的亚稳态采样电路，当控制信号en1为低电平时，与非门输出恒为高电平，此时的输出信号为无效信号；当控制信号为高电平时，与非门相当于反相器，其输出反馈到与非门的另一个输入端，相当于反相器首尾相连，此时与非门的输出会发生振荡，且最终稳定在什么电平无法预测，此时用D触发器对与非门的输出进行采样，可采集到随机值，再将N组输出相异或，进一步提高随机性，最终输出第一组随机比特位bit_1。

进一步地，随机数生成模块6为一可预置状态、反馈系数可动态改变的线性反馈移位寄存器(LFSR)，其包括n+1(n>1)个二输入与门、n个D触发器、n-1个异或门。n-1个异或门的第二输入端分别连接到前n-1级D触发器的输出端，第一输入端分别连接至第2到第n与非门的输出端，n-1个异或门的输出分别连接至第2到第n级D触发器的数据输入端，n个D触发器的异步置位端口分别连接至并行信号para_1的第1到第n位，同时所有的时钟输入端都接至时钟信号clk2；n+1个与非门的第一输入端分别连接至并行信号para_2的第0到第n位，第1到第n与非门的第二输入端都连接至第n+1与非门的输出端，第n+1与非门的第二输入端连接至第n级D触发器的输出端，同时，第n级D触发器的输出端为随机数生成模块6的输出端口，即最终生成的随机比特位。

参照图5，该图为最终的随机比特产生电路，其本质为一线性反馈移位寄存器的改进版。第一串转并模块4将第一组随机比特位bit_1转换为并行数据para_1，第二串转并模块5将第二组随机比特位bit_2转换为并行数据para_2。线性反馈移位寄存器的反馈系数由与门控制，当并行数据para_2的某一位为0，则与门输出0，表示不存在该反馈回路；当para_2的某一位为1，则表明存在该反馈回路，因此是否存在反馈回路完全由第二组随机比特位决定，具有不可预测性；初始状态由D触发器的异步置位端控制，当并行数据para_1的某一位为0，则该位对应的D触发器状态不变，当para_1的某一位为1，则该位对应的D触发器置位，因此线性反馈移位寄存器的初始状态完全由第一组随机比特位控制，具有不可预测性。输出信号OUT即为最终生成的真随机比特位。

以上，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应该以权利要求的保护范围为准。

Claims (8)

1.一种基于时钟抖动和亚稳态的真随机数产生电路，其特征在于，包括：

控制信号产生模块(1)、第一随机信号采样模块(2)、第二随机信号采样模块(3)、第一串转并模块(4)、第二串转并模块(5)和随机数生成模块(6)；

所述第一随机信号采样模块(2)、所述第二随机信号采样模块(3)、所述第一串转并模块(4)、所述第二串转并模块(5)、所述随机数生成模块(6)分别与所述控制信号产生模块(1)连接；

所述第一随机信号采样模块(2)与所述第一串转并模块(4)连接；

所述第二随机信号采样模块(3)与所述第二串转并模块(5)连接；

所述第一串转并模块(4)、所述第二串转并模块(5)分别与所述随机数生成模块(6)连接；

所述控制信号产生模块(1)用于产生电路正常工作所需的控制信号；

所述第一随机信号采样模块(2)用于产生第一组随机比特位；

所述第二随机信号采样模块(3)用于产生第二组随机比特位；

所述第一串转并模块(4)用于完成所述第一组随机比特位的串行转并行的功能；

所述第二串转并模块(5)用于完成所述第二组随机比特位的串行转并行的功能；

所述随机数生成模块(6)用于对所述第一组随机比特位和所述第二组随机比特位进行处理，输出最终的随机比特位。

2.根据权利要求1所述的基于时钟抖动和亚稳态的真随机数产生电路，其特征在于，所述控制信号产生模块(1)包括：三个输入端和五个输出端；

第一输入端连接外部输入参考时钟ref_clk，第二输入端连接开始信号start，第三输入端连接停止信号stop；

第一输出端输出控制信号en1，连接至所述第一随机信号采样模块(2)，第二输出端输出控制信号en3，连接至所述第一串转并模块(4)，第三输出端输出控制信号en2，连接至所述第二随机信号采样模块(3)，第四输出端输出控制信号en4，连接至所述第二串转并模块(5)，第五输出端输出所述外部输入参考时钟ref_clk的分频信号clk2，所述分频信号clk2连接至所述随机数生成模块(6)。

3.根据权利要求2所述的基于时钟抖动和亚稳态的真随机数产生电路，其特征在于，所述第一随机信号采样模块(2)包括：倍频器模块和亚稳态采样模块；

所述倍频器模块与所述亚稳态采样模块连接；

所述倍频器模块包括：一个输入端和一个输出端；所述输入端用来接收所述外部输入参考时钟ref_clk；所述输出端输出所述亚稳态采样模块所需的时钟信号clk1；

所述亚稳态采样模块由N个与非门、N个D触发器、N-1个异或门组成；所述亚稳态采样模块包括两个输入端和一个输出端，第一输入端连接所述倍频器模块输出的时钟信号clk1，所述时钟信号clk1连接至N个D触发器的时钟输入端口，第二输入端连接所述控制信号en1，所述控制信号en1连接至所述N个与非门的第一输入端，可控制所述亚稳态采样模块是否工作，每个与非门的输出端同时连接至该与非门的第二输入端和一个D触发器的数据输入端，一个与非门对应一个D触发器，N个D触发器的输出两两相异或的结果作为所述第一随机信号采样模块(2)的输出端输出第一组随机比特位至所述第一串转并模块(4)的第一输入端。

4.根据权利要求2所述的基于时钟抖动和亚稳态的真随机数产生电路，其特征在于，所述第二随机信号采样模块(3)包括两组环形振荡器和一个D触发器，其中：

第一环形振荡器由第一与非门和2t个反相器组成，第二环形振荡器由第二与非门和2m个反相器组成，所述第一与非门和所述第二与非门的第一输入端都连接至所述控制信号en2，所述控制信号en2用于控制两个环形振荡器是否工作，所述第一与非门和所述第二与非门的第二输入端分别和两条由反相器构成的延时链的最后一级反相器的输出端相连，形成两组振荡器，第一环形振荡器的最后一级反相器的输出连接至D触发器的数据输入端口，第二环形振荡器的最后一级反相器的输出连接至D触发器的时钟输入端口，D触发器的输出端口作为所述第二随机信号采样模块(3)的输出端输出第二组随机比特位至所述第二串转并模块(5)的第一输入端。

5.根据权利要求2所述的基于时钟抖动和亚稳态的真随机数产生电路，其特征在于，所述第一串转并模块(4)包括：两个输入端和一个输出端，

第一输入端连接所述第一随机信号采样模块(2)的输出端，第二输入端连接所述控制信号产生模块(1)的第二输出端，输出端输出转换后的并行信号para_1连接至所述随机数生成模块(6)。

6.根据权利要求2所述的基于时钟抖动和亚稳态的真随机数产生电路，其特征在于，所述第二串转并模块(5)包括两个输入端和一个输出端，

第一输入端连接所述第二随机信号采样模块(3)的输出端，第二输入端连接所述控制信号产生模块(1)的第四输出端，输出端输出转换后的并行信号para_2连接至所述随机数生成模块(6)的第三输入端。

7.根据权利要求2所述的基于时钟抖动和亚稳态的真随机数产生电路，其特征在于，所述随机数生成模块(6)包括n+1个二输入与门、n个D触发器、n-1个异或门；

n-1个异或门的第二输入端分别连接到前n-1级D触发器的输出端，n-1个异或门的第一输入端分别连接至第2到第n与非门的输出端，n-1个异或门的输出分别连接至第2到第n级D触发器的数据输入端，n个D触发器的异步置位端口分别连接至并行信号para_1的第1到第n位，同时所有的时钟输入端都接至所述分频信号clk2；n+1个与非门的第一输入端分别连接至并行信号para_2的第0到第n位，第1到第n与非门的第二输入端都连接至第n+1与非门的输出端，第n+1与非门的第二输入端连接至第n级D触发器的输出端，同时，第n级D触发器的输出端为所述随机数生成模块(6)的输出端口，生成最终的随机比特位。

8.根据权利要求7所述的基于时钟抖动和亚稳态的真随机数产生电路，其特征在于，所述随机数生成模块(6)为一可预置状态、反馈系数可动态改变的线性反馈移位寄存器。

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