CN116860206A - 一种基于自治亚稳态电路的真随机数发生器 - Google Patents
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Abstract
本发明涉及真随机数发生器，具体为一种基于自治亚稳态电路的真随机数发生器，解决了背景技术中的技术问题，其包括随机数产生单元、随机数提取单元和后处理单元，随机数产生单元包括两个异或逻辑门和一个异或非逻辑门，两个异或逻辑门互耦合构成经典亚稳态电路，经典亚稳态电路的输出端信号反馈给异或非逻辑门作为控制信号，异或非逻辑门的输出端分别连接至两个异或逻辑门的输入端，两个异或逻辑门和一个异或非逻辑门的输入端均连接有延时单元；随机数提取单元由双边沿D触发器构成。本发明中的自治亚稳态电路为三个逻辑器件构成自治布尔网络，调节延时单元实现电路的对称性，该自治亚稳态电路无需额外的控制信号，解决了时钟频率难以确定的问题。
Description
技术领域
本发明涉及信息安全技术领域，尤其涉及真随机数发生器，具体为一种基于自治亚稳态电路的真随机数发生器。
背景技术
随机数在身份验证、模拟计算、信息安全领域都要很重要的应用。尤其在信息安全领域，随机数作为密钥对信息进行加密，因此不可预测的随机数是保证信息安全的关键。
目前，根据产生方法不同，随机数主要分为伪随机数和物理随机数。伪随机数的安全性依赖于算法的复杂度，一旦算法被攻破随机数将是可预测的。物理随机数对自然界中的随机过程进行提取产生不可预测的随机数即真随机数。根据物理熵源不同物理随机数产生装置主要分为光学随机数发生器和电学随机数发生器。光学随机数的优点是产生速度快，但是由于光学器件造价昂贵且不易集成，目前市场上广泛应用的随机数产生方法为基于电学物理随机数熵源的。
电学物理随机数熵源主要对电路中随机运动的噪声进行提取产生随机数。亚稳态电路是一种经典的电学物理随机数熵源，通过构造对称电路，由控制信号控制对称电路的两个输出端处于亚稳态，当控制信号改变时，由于噪声的作用两个输出端会随机的输出0或者1。控制信号维持的时间以及采样时钟周期不同都会影响随机数的随机性和产生速率。
如图1所示为经典的基于RS锁存器的亚稳态电路，理论上，当控制信号为0时，输出Q、Q’为（1,1），当控制信号为1时，输出Q、Q’为（1,0）或者（0,1），在控制信号的上升沿发生亚稳态，在噪声的影响下随机的输出（1,0）或者（0,1）。实际中为了构造对称电路，使Q、Q’等概率的输出0和1，在控制信号至与非门的输入端之间增加复杂的控制电路，对该输出进行采样、量化、后处理即可得到随机数。但该经典的亚稳态电路存在如下问题：控制信号为额外的时钟信号，其频率过快时，可能导致输出来不及从稳态（1,1）转化到（1,0）或者（0,1），而频率过慢会降低随机数产生速率。
自治布尔网络是近年来提出的一种新型的数字电路，无需外部时钟控制，电路即可自发运行，文献1（张建国, 张琪琪, 王云才,等. 一种高速随机数产生方法及装置:CN108345446A）中提出了一种使用自治布尔网络产生混沌信号并提取随机数的方法，但是混沌系统是一种具有固定行为的复杂系统，即使在噪声的影响下，输出轨迹发生分离，也需要经过一段时间的积累，在短时间内混沌轨迹是无限接近的，因此基于混沌信号产生的随机数目前无法被证明是绝对安全的。而且文献1中的作者在2018年发表的文献2（张琪琪,张建国, 李璞,等. 基于布尔混沌的物理随机数发生器[J]. 通信学报, 2019, 40(1):6.）中提到，当自治布尔网络中逻辑器件个数太少，混沌系统复杂度较低，难以产生随机数。
发明内容
本发明解决的技术问题为：亚稳态电路中，控制信号为额外的时钟信号，增加了电路的复杂度，而且该时钟信号频率太快会使电路中亚稳态无法建立，频率太慢会降低随机数产生速率，难以调节；随机数的提取为周期采样，同样需要额外的时钟信号，该时钟信号频率太快会导致过采样，频率太慢会降低随机数产生速率，难以调节。为此本发明提供了一种基于自治亚稳态电路的真随机数发生器。
本发明公开了一种基于自治亚稳态电路的真随机数发生器，包括随机数产生单元、随机数提取单元和后处理单元，随机数产生单元包括两个异或逻辑门XOR0、XOR1和一个异或非逻辑门XNOR0，两个异或逻辑门XOR0、XOR1互耦合构成经典亚稳态电路，两个异或逻辑门XOR0、XOR1构成的经典亚稳态电路的输出端信号反馈给异或非逻辑门XNOR0后作为控制信号，异或非逻辑门XNOR0的输出端分别连接至两个异或逻辑门XOR0、XOR1的输入端，且两个异或逻辑门XOR0、XOR1和异或非逻辑门XNOR0的输入端分别连接有延时单元，通过延时单元调节使两个异或逻辑门XOR0、XOR1之间相互传输信号的延时相等，且使异或非逻辑门XNOR0向两个异或逻辑门XOR0、XOR1的信号传输延时相等，两个异或逻辑门XOR0、XOR1向异或非逻辑门XNOR0的传输延时相等；随机数提取单元由双边沿D触发器构成，随机数产生单元中异或逻辑门XOR1或异或逻辑门XOR0的输出端连接至双边沿D触发器的数据输入端，随机数产生单元中异或非门XNOR0的输出端连接至双边沿D触发器的CP端，双边沿D触发器的输出端与后处理单元的输入端相连，后处理单元最终输出真随机数。
当控制信号为0时，两个异或逻辑门XOR0、XOR1的输出为（1,1）或者（0,0）；该输出信号（1,1）或（0,0）反馈至异或非逻辑门XNOR0，使控制信号变为1，此时两个异或逻辑门XOR0、XOR1的输出为（0，1）或者（1,0）；该输出信号（0,1）或（1,0）反馈至异或非逻辑门XNOR0，使控制信号变为0，此时两个异或逻辑门XOR0、XOR1的输出为（1,1）或者（0,0），如此反复自治地连续地产生亚稳态现象。该自治亚稳态电路在控制信号的上升沿和下降沿都会发生亚稳态，提升了亚稳态发生的频率，无需额外的控制信号，解决了控制信号的时钟频率难以确定的问题。
随机数提取单元由双边沿D触发器构成，实现了自适应的非周期采样，对亚稳态电路的输出进行及时采样，最大程度的提高熵源的利用率。双边沿D触发器输出端产生原始随机数。具体地，在控制信号的上升沿，亚稳态熵源在噪声的影响下随机的到达一种稳态（0,1）或者（1,0），该输出（0,1）或者（1,0）反馈至异或非逻辑门XNOR0，使其输出信号由1变为0，该下降沿触发双边沿D触发器，进而对熵源输出信号（0,1）或者（1,0）进行采样；在控制信号的下降沿，亚稳态熵源在噪声的影响下随机的到达一种稳态（1,1）或者（0,0），该输出（1,1）或者（0,0）反馈至异或非逻辑门XNOR0，使其输出信号由0变为1，该上升沿触发双边沿D触发器对熵源输出信号（1,1）或者（0,0）进行采样。该非周期采样，无需额外的时钟信号，且实现了随机数的及时提取。
本发明提供的技术方案与现有技术相比具有如下优点：本发明的基于自治亚稳态电路的真随机数发生器在控制信号的上升沿和下降沿都可以发生亚稳态现象，提升了熵源的速率；基于反馈控制理论将输出信号经异或非门XNOR0反馈作为控制信号，实现了控制信号自适应调节，无需外部控制信号，解决了控制信号的时钟频率难以确定的问题；所述真随机数发生器将输出信号经异或非门XNOR0反馈输出后连接至双边沿D触发器的CP端，作为采样触发信号，实现了采样频率的自适应调节，无需外部采样时钟，降低了电路复杂度，最大程度的提高亚稳态熵源利用率；本发明中的自治亚稳态电路为三个逻辑器件构成自治布尔网络，逻辑器件之间通过延时单元互耦合，通过调节延时单元实现电路的对称性，该自治亚稳态电路无需额外的控制信号，解决了背景技术中的问题，且其结构简单、易于集成、可移植性强，具有极大的现实意义。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为背景技术中所述经典亚稳态电路结构图；
图2为本发明所述基于自治亚稳态电路的真随机数发生器的原理框图；
图3为本发明所述基于自治亚稳态电路的真随机数发生器的结构示意图。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面将对本发明的方案进行进一步描述。需要说明的是，在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合。
在描述中，需要说明的是，术语 “第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但本发明还可以采用其他不同于在此描述的方式来实施；显然，说明书中的实施例只是本发明的一部分实施例，而不是全部的实施例。
下面结合附图2至图3对本发明的具体实施例进行详细说明。
在一个实施例中，如图1所示，一种基于自治亚稳态电路的真随机数发生器，包括随机数产生单元、随机数提取单元和后处理单元，随机数产生单元包括两个异或逻辑门XOR0、XOR1和一个异或非逻辑门XNOR0，两个异或逻辑门XOR0、XOR1互耦合构成经典亚稳态电路，两个异或逻辑门XOR0、XOR1构成的经典亚稳态电路的输出端信号反馈给异或非逻辑门XNOR0后作为控制信号，异或非逻辑门XNOR0的输出端分别连接至两个异或逻辑门XOR0、XOR1的输入端，且两个异或逻辑门XOR0、XOR1和异或非逻辑门XNOR0的输入端分别连接有延时单元，通过延时单元调节使两个异或逻辑门XOR0、XOR1之间相互传输信号的延时相等，且使异或非逻辑门XNOR0向两个异或逻辑门XOR0、XOR1的信号传输延时相等，两个异或逻辑门XOR0、XOR1向异或非逻辑门XNOR0的传输延时相等；随机数提取单元由双边沿D触发器构成，随机数产生单元中异或逻辑门XOR1或异或逻辑门XOR0的输出端连接至双边沿D触发器的数据输入端，随机数产生单元中异或非门XNOR0的输出端连接至双边沿D触发器的CP端，双边沿D触发器的输出端与后处理单元的输入端相连，后处理单元最终输出真随机数。
当控制信号为0时，两个异或逻辑门XOR0、XOR1的输出为（1,1）或者（0,0）；该输出信号（1,1）或（0,0）反馈至异或非逻辑门XNOR0，使控制信号变为1，此时两个异或逻辑门XOR0、XOR1的输出为（0，1）或者（1,0）；该输出信号（0,1）或（1,0）反馈至异或非逻辑门XNOR0，使控制信号变为0，此时两个异或逻辑门XOR0、XOR1的输出为（1,1）或者（0,0），如此反复自治地连续地产生亚稳态现象。该自治亚稳态电路在控制信号的上升沿和下降沿都会发生亚稳态，提升了亚稳态发生的频率，无需额外的控制信号，解决了控制信号的时钟频率难以确定的问题。
随机数提取单元由双边沿D触发器构成，实现了自适应的非周期采样，对亚稳态电路的输出进行及时采样，最大程度的提高熵源的利用率。双边沿D触发器输出端产生原始随机数。具体地，在控制信号的上升沿，亚稳态熵源在噪声的影响下随机的到达一种稳态（0,1）或者（1,0），该输出（0,1）或者（1,0）反馈至异或非逻辑门XNOR0，使其输出信号由1变为0，该下降沿触发双边沿D触发器，进而对熵源输出信号（0,1）或（1,0）进行采样；在控制信号的下降沿，亚稳态熵源在噪声的影响下随机的到达一种稳态（1,1）或者（0,0），该输出（1,1）或者（0,0）反馈至异或非逻辑门XNOR0，使其输出信号由0变为1，该上升沿触发双边沿D触发器对熵源输出信号（1,1）或（0,0）进行采样。该非周期采样，无需额外的时钟信号，且实现了随机数的及时提取。
其中，后处理单元使用任意一种现有的模块均可以。
本发明提供一种基于自治亚稳态电路的真随机数发生器，其中的自治亚稳态电路为三个逻辑器件构成自治布尔网络，逻辑器件之间通过延时单元互耦合，通过调节延时单元实现电路的对称性，该自治亚稳态电路无需额外的控制信号，解决了背景技术中的问题，且其结构简单、易于集成、可移植性强，具有极大的现实意义。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。尽管参照前述各实施例进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离各实施例技术方案的范围，其均应涵盖权利要求书的保护范围中。
Claims (1)
1.一种基于自治亚稳态电路的真随机数发生器，其特征在于，包括随机数产生单元、随机数提取单元和后处理单元，随机数产生单元包括两个异或逻辑门XOR0、XOR1和一个异或非逻辑门XNOR0，两个异或逻辑门XOR0、XOR1互耦合构成经典亚稳态电路，两个异或逻辑门XOR0、XOR1构成的经典亚稳态电路的输出端信号反馈给异或非逻辑门XNOR0后作为控制信号，异或非逻辑门XNOR0的输出端分别连接至两个异或逻辑门XOR0、XOR1的输入端，且两个异或逻辑门XOR0、XOR1和异或非逻辑门XNOR0的输入端分别连接有延时单元，通过延时单元调节使两个异或逻辑门XOR0、XOR1之间相互传输信号的延时相等，且使异或非逻辑门XNOR0向两个异或逻辑门XOR0、XOR1的信号传输延时相等，两个异或逻辑门XOR0、XOR1向异或非逻辑门XNOR0的传输延时相等；随机数提取单元由双边沿D触发器构成，随机数产生单元中异或逻辑门XOR1或异或逻辑门XOR0的输出端连接至双边沿D触发器的数据输入端，随机数产生单元中异或非门XNOR0的输出端连接至双边沿D触发器的CP端，双边沿D触发器的输出端与后处理单元的输入端相连，后处理单元最终输出真随机数。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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