CN108509180A - 一种基于二输入异或门低功耗随机数产生装置 - Google Patents

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Abstract

本发明公开了一种基于二输入异或逻辑门低功耗随机数产生装置，它是由熵源模块﹑采样模块﹑时钟模块组成。熵源模块由1个二输入异或非门（XNOR）、14个二输入异或门（XOR）和1个三输入异或门（XOR）组成。采样模块由D触发器构成，触发器在时钟的控制下对信号进行采样、量化进而生成随机数序列。时钟模块是为采样模块提供时钟。本发明生成0~800Mbit/s的高质量的随机数，可成功通过NIST、Diehard以及TestU01等国际标准随机性测试，而且本发明与三输入异或逻辑门相比速率更快、功耗更低。

Description

一种基于二输入异或门低功耗随机数产生装置
技术领域
本发明属于数字电路集成领域，是一种结构简单﹑低功耗产生随机数的装置。
背景技术
随机数在密码学中占有重要的地位，几乎所有的密码算法都要用到一些对攻击者来说必须是秘密的数据，对于一次一密系统而言，其安全性依赖于密钥，包括对称密码算法(DES、AES等)的密钥和非对称密码算法(DSA、DSA等)的密钥对等等，而这些密钥必须是随机数。
产生随机数的方式有两种，一种是利用软件方法实现，一种是利用自然界的物理随机过程（如电路的热噪声﹑宇宙噪声﹑放射性衰变等）。对前者而言，随机序列的产生取决于采用的算法和初始种子，且具有一定的周期性，因而被称为伪随机数。如果攻击者预测到伪随机数的产生规律，那么整个系统的安全性会受到威胁。
真随机数是基于电子器件本身的物理特性产生的，具有无周期性﹑不可预测性，是真正安全的。常用的产生物理随机数的方法主要有：放大噪声法﹑振荡器采样法和混沌电路。由于电路中的热噪声幅度较小，需要进行放大；振荡采样是通过D触发器把两个独立的振荡信号进行数字混合，用低频信号采样高频信号，这种方法产生的随机数通过率低，需要进行后处理；利用混沌电路不可预测及对初始条件的敏感依赖性来产生的随机数，随机特性不够理想。以上三种方法随随机数的产生和应用带来了局限性。
利用异或逻辑器件的非理想特性（如退化效应、非线性时间延迟和短脉冲抑制等）来产生物理随机过程（如相位噪声或混沌信号），进而从中提取随机数序列，成为一种新型的产生物理随机数的方法。
当前利用逻辑器件产生物理随机数大多采取三输入异或非（XNOR）和三输入异或（XOR）门逻辑电路构成布尔网络，产生混沌信号，并将混沌信号采样量化产生随机数。但是，这种方案产生的物理随机数效果不佳，往往需要后处理来进一步提高随机数的质量。且结构复杂，功耗较大。
因此，发明一种结构简单﹑无后处理，功耗低，可通过随机数测试的随机数产生装置具有很大意义。
发明内容
本发明的目的是为解决现有产生随机数装置结构复杂﹑功耗大﹑产生速率低的特点，提出了一种可集成﹑低功耗的物理随机数装置。本发明的熵源模块和采样模块都是由数字逻辑器件组成，结构简单且制造成本低。此外，本发明的熵源模块由1个二输入异或非门（XNOR）、14个二输入异或门（XOR）和1个三输入异或门（XOR）构成，相比采用3输入异或非门（XNOR）和三输入异或门（XOR）构成自治布尔网络，本发明使用二输入逻辑门器件在产生同等质量混沌信号的情况下，可以极大减小功耗水平，原因在于三输入单节点的平均功耗约为二输入单节点的2.3倍（本结论由Candence软件模拟得出），由此，16节点二输入布尔网络电路较三输入布尔电路功耗大大降低。
本发明的技术方案是：一种基于二输入异或门低功耗随机数产生装置，包括熵源模块100﹑熵采样模块200和时钟模块300，其中，
所述熵源模块100用于产生混沌信号；
所述熵采样模块200用于对熵源模块100产生的信号进行采样﹑量化，生成随机序列；
所述时钟模块300用于对熵采样模块200提供时钟信号；
所述熵源模块100的结构，是由15个二输入逻辑器件构成的15个节点以及一个三输入异或逻辑门103组成，所述的15个节点结构由一个二输入异或非逻辑门102和14个二输入异或逻辑门101首位相连构成，以二输入异或非逻辑门102作为中心，两侧分别分布有七个二输入异或逻辑门101，其中一侧的二输入异或逻辑门101由近及远按照一节点101-1到七节点101-7排列，另一侧的二输入异或逻辑门101由近及远按照十四节点101-14到八节点101-8排列且七节点101-7和八节点101-8作为相邻节点；15个节点中每个节点的两个输入端分别连接左右相邻节点的输出端；节点102异或非逻辑门（XNOR）、六节点101-6、九节点101-9异或逻辑门（XOR）输出端分别连接到三输入异或逻辑门103的输入端；三输入异或逻辑门103（XOR）的输出端连接到熵采样模块200，进行采样、量化。
所述熵源模块100是由16个节点构成，其中的15个节点首尾相连，另外的一个节点对其中的三个节点进行异或处理；利用数字逻辑电路中逻辑门的非理想性特性（如退化效应、非线性时间延迟和短脉冲抑制等）以及系统噪声的影响，各个逻辑门之间的传输延时不同，节点的输出呈现混沌动态，作为熵源。
所述采样模块200设有两个信号输入端和一个信号输出端，其中的一个输入信号与三输入异或逻辑门103的输出端相连，另一个输入信号连接时钟模块300，由此在时钟的控制下，采样模块的输出端完成对输入信号的采样﹑量化后在输出端输出稳定的随机比特流。
本发明应用时采用如下步骤：（1）利用数字逻辑电路的非线性特性（如退化效应、非线性时间延迟和短脉冲抑制等）以及系统噪声的影响，各逻辑门的延迟传输时间不同，16个节点相互作用，作为随机数熵源。其中所述16个节点包括一个二输入异或非门构成的节点和14个二输入异或门构成的节点首尾相连以及一个三输入异或门构成的节点构成；其中首位相连的15个节点，相邻两个节点的输出作为该节点的输入，所述异或非逻辑门具有起振的作用；其中，将节点102﹑101-6﹑101-9三个节点的输出端作为三输入异或门的输入端，该三输入异或门的输出端连接到采样模块，对产生的信号进行采样﹑量化；
（2）利用时钟信号对步骤（1）的熵源输出通过采样模块进行采样，从而得到随机特性良好的bit流。
所述随机数产生装置由数字逻辑门构成，结构简单易实现，且功耗低，为实现随机数芯片化打下了基础；
进一步的，所述时钟信号由外部时钟提供，时钟信号≤1GHz；
进一步的，所述熵采样模块由D触发器实现，D触发器存在时钟信号输出端，连接外部时钟信号；D触发器的信号输出端连接熵源信号的输出端。
本发明所提供的的一种基于二输入异或逻辑门低功耗随机数产生装置，其优势与积极效果在于：
第一，所产生的随机数序列无周期性，无需后处理，调整时钟频率即可产生0~800Mbit/s可通过国际随机数行业测试标准(NIST﹑Diehard和TestU01统计测试)的具有良好随机特性的随机数；
第二，系统采样模块使用的是D触发器，触发器在工作过程中，输入端的信号需要满足时钟上升沿到达之前和时钟上升沿到来之后这段时间内保持稳定，若不满足，触发器进入亚稳态，进而增加了系统的随机性；
第三，系统采用逻辑器件构成的电路，结构简单，容易实现，可兼容不同的可编程集成电路，具有广泛的适用性；
第四，相对于采用3输入异或非门和异或门构成的熵源，本发明所采用的结构功耗较低，易于实现芯片化，而且具备很好的鲁棒性和健壮性，对外界干扰不敏感。
附图说明
图1是本发明的模块图。
图2是本发明所述装置的电路结构图。
图2中：100：熵源模块；101：二输入异或逻辑门；102：二输入异或非逻辑门；103：三输入异或逻辑门；200：熵采样模块；300：时钟模块。
具体实施方式
下面结合具体的实施方式对本发明作进一步详细的阐述。
如图1所示，本发明包括三个模块：熵源模块100﹑熵采样模块200﹑时钟模块300；
图2所示为本发明所提供的的一种基于二输入异或门低功耗随机数产生装置的电路结构图，具体产生方法步骤如下：
步骤一，利用数字逻辑电路中异或门的非线性特性（如退化效应、非线性时间延迟和短脉冲抑制等）﹑系统噪声的影响以及各个逻辑门之间的传输延时不同，作为随机数熵源100，随机数熵源100是由16个节点组成，其中节点102是二输入异或非逻辑门，节点101是二输入异或逻辑门，节点103同样为异或逻辑门；101和102均为二输入逻辑门且首尾相连，103为三输入异或逻辑门；
如步骤一所述的二输入异或逻辑门101及二输入异或非逻辑门102首尾相连，每个节点的输入端分别连接左右两个节点的输出端，也就是说，二输入异或非逻辑门102的两个输入端与异或逻辑门101-1、101-14的输出端相连接；异或逻辑门101-1的两个输入端与异或非逻辑门102、101-2的输出端相连接；异或逻辑门101-14的两个输入端与异或非逻辑门102、101-13的输出端相连接；以此类推，异或逻辑门的两个输入端分别与相邻异或门的两个输出端相连。
本发明将异或逻辑门构成的节点六101-6﹑节点九101-9和异或非逻辑门构成的0节点102的输出端作为三输入异或逻辑门103的输入端，其目的是为产生0﹑1随机比例更为均匀的随机序列。
熵源100不受外部时钟驱动，通过逻辑电路中器件的非线性特性产生无周期的﹑不可预测的信号。
步骤二，将熵源信号，即三输入异或逻辑门103的输出端连接到熵采样模块200的输入端，通过熵采样模块200进行采样，从而输出随机稳定的比特流。
熵采样模块200由D触发器实现，D触发器的时钟信号输入端连接外部时钟信号，即时钟模块300，同时，信号的输入端与上原信号的输出端相连。
时钟模块300主要功能是为熵采样模块200提供外部时钟信号。
实现以上步骤，改变外部时钟的频率即随机数的生产速率，即可产生频率范围为0~800MHz可通过国际随机数行业测试标准（NIST测试﹑Diehard测试和TestU01测试）的随机数。
表一，表二，表三分别为本发明在800MHz时钟频率下产生800Mbps随机数据进行NIST﹑Diehard和TestU01测试的测试结果。我们采集了1000组容量为1Mbit的800Mbps的随机数序列进行NIST测试。显著水平为0.01，要求每项测试的P-value值大于0.01，通过率大于0.9856。我们采集了1Gbit的800Mbps的随机数序列进行Diehard测试，显著水平为0.01，要求每项测试的P-value值大于0.01且小于0.99。通过了TestU01的全部测试项。最终结果表明通过了该随机数测试标准，证明本方法产生的随机数随机性良好。
由上述阐述可以看到，本发明在技术上是可行的，可在 CPLD、FPGA 等可编程逻辑电路上实现，且电路结构简单易搭建，功耗低，成本低。这对于加密通信的应用系统来说尤为重要，将进一步提高系统的安全性。
以上所述的具体实施例，随本发明的目的﹑技术方案和有益效果进行了进一步详细说明，应当理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改﹑等同替换﹑改进等，均应包含在本发明的保护范围之内。
表一
Statiscal Tests P-value Proportion Result
Frequency 0.686955 991/1000 Success
Block frequency 0.842937 986/1000 Success
Cumulative sums* 0.947308 994/1000 Success
Runs 0.618385 988/1000 Success
Long runs 0.916599 989/1000 Success
Ranks 0.209948 993/1000 Success
FFT 0.899171 986/1000 Success
Nonoverlapping templates* 0.554420 992/1000 Success
Overlapping templates 0.037320 991/1000 Success
Universal 0.864494 985/1000 Success
Approximate entropy 0.286836 989/1000 Success
Random excursion 0.967407 621/621 Success
Random excursion var* 0.191520 619/621 Success
Serial* 0.516113 989/1000 Success
Linear Complexity 0.965860 987/1000 Success
表二
Statiscal Tests P-value Result
Brithday Spacings 0.911382 Success(KS)
Overlapping Permutations 0.373834 Success
Rank of 31×31 matrices 0.349962 Success
Rank of 31×31 matrices 0.334142 Success(KS)
Rank of 6×8 matrices 0.289730 Success
Monkey Test On 20bits 0.14529 Success
Monkey Tests OPSO 0.3033 Success
Monkey Tests OQSO 0.1162 Success
Monkey Tests DNA 0.9868 Success
Count the 1’s in a Stream of bytes 0.320797 Success
Count the 1’s in specified bytes 0.948070 Success
Parking Lot Test 0.459079 Success(KS)
Minimum Distance Test 0.018527 Success(KS)
Random Spheres Test 0.325426 Success(KS)
The Squeeze Test 0.858115 Success
Overlapping Sums Test 0.549077 Success(KS)
Runs Up and Down Test 0.846682 Success(KS)
The Craps Test 0.928898 Success
表三
smarsa_Serial Over Pass sknuth_Max Oft Pass
smarsa_Collision Over Pass svaria_Sample Prod Pass
smarsa_Birthday Spacings Pass svaria_Sample Corr Pass
snpair_Close Pairs Pass svaria_Appearance Spacings Pass
sknuth_Simp Poker Pass svaria_Weight Distrib Pass
sknuth_Coupon Collector Pass svaria_Sum Collector Pass
sknuth_Gap Pass smarsa_Matrix Rank Pass
sknuth_Run Pass smarsa_Savir2 Pass
sknuth_Permutation Pass smarsa_GCD Pass
sknuth_Collision Permut Pass swalk_Random Walk1 Pass
scomp_Linear Comp Pass scomp_Lempel Ziv Pass
sspectral_Fourier3 Pass sstring_Longest Head Run Pass
sstring_Periods In Strings Pass sstring_Hamming Weight 2 Pass
sstring_Hamming Corr Pass sstring_Hamming Indep Pass
sstring_Run Pass sstring_Auto Cor Pass

Claims (4)

1.一种基于二输入异或门低功耗随机数产生装置，其特征在于，包括熵源模块（100）﹑熵采样模块（200）和时钟模块（300），其中，
所述熵源模块（100）用于产生混沌信号；
所述熵采样模块（200）用于对熵源模块（100）产生的信号进行采样﹑量化，生成随机序列；
所述时钟模块（300）用于对熵采样模块（200）提供时钟信号；
所述熵源模块（100）的结构，是由15个二输入逻辑器件构成的15个节点以及一个三输入异或逻辑门（103）组成，所述的15个节点结构由一个二输入异或非逻辑门（102）和14个二输入异或逻辑门（101）首位相连构成，以二输入异或非逻辑门（102）作为中心，两侧分别分布有七个二输入异或逻辑门（101），其中一侧的二输入异或逻辑门（101）由近及远按照一节点（101-1）到七节点（101-7）排列，另一侧的二输入异或逻辑门（101）由近及远按照十四节点（101-14）到八节点（101-8）排列且七节点（101-7）和八节点（101-8）作为相邻节点；15个节点中每个节点的两个输入端分别连接左右相邻节点的输出端；节点（102）异或非逻辑门、六节点（101-6）、九节点（101-9）异或逻辑门输出端分别连接到三输入异或逻辑门（103）的输入端；三输入异或逻辑门（103）的输出端连接到熵采样模块（200），进行采样、量化。
2.如权利要求1所述的一种基于二输入异或门低功耗随机数产生装置，其特征在于，所述熵采样模块（200）由D触发器实现，D触发器的时钟信号输入端连接外部时钟信号。
3.如权利要求2所述的一种基于二输入异或门低功耗随机数产生装置，其特征在于，所述D触发器的信号输入端与熵源节点的输出端相连，采用D触发器对输出信号进行采样、量化，输出端输出的序列具有良好的随机性。
4.如权利要求1~3任一项所述的一种基于二输入异或门低功耗随机数产生装置，其特征在于，所述时钟模块（300）采用外部时钟，外部时钟提供的时钟信号≤1GHz。
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