CN109086631B - 一种抗模型攻击的强/弱混合型puf电路 - Google Patents

Abstract

本发明公开了一种抗模型攻击的强/弱混合型PUF电路，包括控制电路和N个结构相同的PUF单元电路，PUF单元电路包括存储型随机源、线性反馈移位寄存器、串转并模块和仲裁器PUF，线性反馈移位寄存器的时钟端和串转并模块的时钟端均接入时钟信号，仲裁器PUF的输入端接入输入信号，仲裁器PUF的输出端用于输出PUF输出响应，存储型随机源的8位并行输出端和线性反馈移位寄存器的8位并行输入端连接，线性反馈移位寄存器的串行输出端和串转并模块的串行输入端连接，串转并模块的16位并行输出端和仲裁器PUF的16位并行控制端连接，存储型随机源包括结构相同的八个存储单元；优点是具有良好的随机性、唯一性和安全性。

Description

一种抗模型攻击的强/弱混合型PUF电路

技术领域

本发明涉及一种PUF电路，尤其是涉及一种抗模型攻击的强/弱混合型PUF电路。

背景技术

随着数字信息时代的来临，智能家居、智能互联和数字依赖在日常生活中已经普遍存在。智能设备成为智能应用的载体，智能设备的应用越来越普遍，这些智能设备上保存着许多个人私密信息，智能的设备安全漏洞造成个人和社会风险。智能设备安全漏洞主要是智能设备间硬件认证密钥安全性低，易被通过收集大量密钥，进行数学建模，实现建模攻击。因此，密钥的随机性和安全性成为智能设备间硬件认证的关键要素。物理不可克隆函数电路可以用来生成高随机性密钥。

物理不可克隆函数电路是利用集成电路制造中存在的随机工艺偏差生成随机序列。由于工艺偏差的不可控特性，引起结构和工作环境均相同的PUF电路，在不同芯片中输出不同的响应。理想PUF电路生成的密钥具有高度的唯一性、可靠性和随机性，且对制造工艺偏差变化非常敏感。物理不可克隆函数电路是一种重要的信息安全领域硬件识别技术，物理不可克隆函数电路产生的密钥，可广泛应用于智能设备认证、汽车防盗、物流跟踪和防伪标识等领域，防止信息安全威胁。在物理不可克隆函数电路的实现技术方面，Sahoo等采用Xilinx FPGA的“硬宏”特性，实现无偏置PDL-APUF的设计方案，由于该方案利用XilinxFPGA芯片内可配置逻辑单元进行半定制设计，电路对工艺偏差不敏感，不同芯片中相同PUF电路的输出区分度不高，导致输出密钥唯一性较差，并且由于激励信号无法实现连续更新，导致密钥不能连续输出，使得密钥数量大大减少。Pundir等通过对仲裁器PUF和环形振荡器的研究，提出了一种新型PUF电路。虽然该方案通过将仲裁器PUF和环形振荡器结合提高了激励相应对的数量，但是仍然存在激励信号无法连续产生，激励信号数量不足，产生响应数量低，唯一性差。上述这些物理不可克隆函数电路均存在着生成的数据随机性不高，无法防御模型攻击，安全性低。

发明内容

本发明所要解决的技术问题是提供一种随机性较高，唯一性强，可以防御模型攻击，安全性较高的抗模型攻击的强/弱混合型PUF电路。

本发明解决上述技术问题所采用的技术方案为：一种抗模型攻击的强/弱混合型PUF电路，包括控制电路和N个结构相同的PUF单元电路，N为大于等于2的整数，所述的控制电路具有时钟信号输入端、字线控制信号输入端、使能信号输入端、控制信号输入端、数据输入端、清零信号输入端、置数信号输入端、时钟信号输出端、字线控制信号输出端、使能信号输出端、数据输出端、清零信号输出端和置数信号输出端，所述的PUF单元电路具有时钟端、控制端、使能端、输入端、清零端、置数端和输出端；所述的控制电路的时钟信号输出端分别与128个所述的PUF单元电路的时钟端连接，所述的控制电路的字线控制信号输出端分别与128个所述的PUF单元电路的控制端连接，所述的控制电路的使能信号输出端分别与128个所述的PUF单元电路的使能端连接，所述的控制电路的数据输出端分别与128个所述的PUF单元电路的输入端连接，所述的控制电路的清零信号输出端分别与128个所述的PUF单元电路的清零端连接，所述的控制电路的置数信号输出端分别与128个所述的PUF单元电路的置数端连接；所述的PUF单元电路包括存储型随机源、线性反馈移位寄存器、串转并模块和仲裁器PUF，所述的存储型随机源具有控制端、使能端和8位并行输出端；所述的线性反馈移位寄存器具有8位并行输入端、串行输出端、清零端、置数端和时钟端；所述的串转并模块具有串行输入端、时钟端和16位并行输出端；所述的仲裁器PUF具有输入端、16位并行控制端和输出端；所述的存储型随机源的控制端为所述的PUF单元电路的控制端，用于接入字线控制信号，所述的存储型随机源的使能端为所述的PUF单元电路的使能端，用于接入使能信号，所述的线性反馈移位寄存器的清零端为所述的PUF单元电路的清零端，用于接入清零信号，所述的线性反馈移位寄存器的置数端为所述的PUF单元电路的置数端，用于接入置数信号，所述的线性反馈移位寄存器的时钟端和所述的串转并模块的时钟端连接且其连接端为所述的PUF单元电路的时钟端，用于接入时钟信号，所述的仲裁器PUF的输入端为所述的PUF单元电路的输入端，用于接入输入信号，所述的仲裁器PUF的输出端为所述的PUF单元电路的输出端，用于输出PUF输出响应，所述的存储型随机源的8位并行输出端和所述的线性反馈移位寄存器的8位并行输入端一一对应连接，所述的线性反馈移位寄存器的串行输出端和所述的串转并模块的串行输入端连接，所述的串转并模块的16位并行输出端和所述的仲裁器PUF的16位并行控制端一一对应连接；所述的存储型随机源包括结构相同的八个存储单元，每个所述的存储单元分别具有控制端、使能端和输出端，八个所述的存储单元的控制端连接且其连接端为所述的存储型随机源的控制端，八个所述的存储单元的使能端连接且其连接端为所述的存储型随机源的使能端，第m个所述的存储单元的输出端为所述的存储型随机源的8位并行输出端的第m位，m＝1，2，…，8；所述的存储单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一二输入与非门、第二二输入与非门和第一反相器；所述的第一二输入与非门和所述的第二二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极、所述的第五PMOS管的源极和所述的第六PMOS管的源极均接入电源，所述的第一PMOS管的栅极、所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第三NMOS管的栅极和所述的第四NMOS管的漏极连接，所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所述的第一NMOS管的漏极、所述的第三NMOS管的漏极和所述的第四NMOS管的栅极连接，所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的存储单元的控制端，所述的第一NMOS管的源极和所述的第七NMOS管的栅极连接，所述的第二NMOS管的源极和所述的第八NMOS管的栅极连接，所述的第三NMOS管的源极和所述的第四NMOS管的源极均接地，所述的第三PMOS管的栅极、所述的第六PMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的存储单元的使能端，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第五PMOS管的栅极、所述的第五NMOS管的漏极、所述的第六NMOS管的栅极和所述的第一二输入与非门的第一输入端连接，所述的第四PMOS管的栅极、所述的第五PMOS管的漏极、所述的第六PMOS管的漏极、所述的第五NMOS管的栅极、所述的第六NMOS管的漏极和所述的第二二输入与非门的第二输入端连接，所述的第五NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第六NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第七NMOS管的源极、所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第九NMOS管的源极接地，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的输出端连接，所述的第一二输入与非门的输出端、所述的第二二输入与非门的第一输入端和所述的第一反相器的输入端连接，所述的第一反相器的输出端为所述的存储单元的输出端。

所述的线性反馈移位寄存器包括第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器、第六数据选择器、第一二输入异或门、第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器、第十三D触发器、第十四D触发器、第十五D触发器和第十六D触发器，所述的第一数据选择器、所述的第二数据选择器、所述的第三数据选择器和所述的第四数据选择器均为四输入数据选择器，所述的第一数据选择器、所述的第二数据选择器、所述的第三数据选择器和所述的第四数据选择器分别具有第一输入端、第二输入端、第三输入端、第四输入端、第一控制端、第二控制端和输出端，所述的第五数据选择器和所述的第六数据选择器均为二输入数据选择器，所述的第五数据选择器和所述的第六数据选择器分别具有第一输入端、第二输入端、控制端和输出端，所述的第一二输入异或门具有第一输入端、第二输入端和输出端，所述的第一D触发器、所述的第二D触发器、所述的第三D触发器、所述的第四D触发器、所述的第五D触发器、所述的第六D触发器、所述的第七D触发器、所述的第八D触发器、所述的第九D触发器、所述的第十D触发器、所述的第十一D触发器、所述的第十二D触发器、所述的第十三D触发器、所述的第十四D触发器、所述的第十五D触发器和所述的第十六D触发器分别具有输入端、时钟端、置数端、清零端、输出端和反相输出端，所述的第一D触发器的时钟端、所述的第二D触发器的时钟端、所述的第三D触发器的时钟端、所述的第四D触发器的时钟端、所述的第五D触发器的时钟端、所述的第六D触发器的时钟端、所述的第七D触发器的时钟端、所述的第八D触发器的时钟端、所述的第九D触发器的时钟端、所述的第十D触发器的时钟端、所述的第十一D触发器的时钟端、所述的第十二D触发器的时钟端、所述的第十三D触发器的时钟端、所述的第十四D触发器的时钟端、所述的第十五D触发器的时钟端和所述的第十六D触发器的时钟端连接且其连接端为所述的线性反馈移位寄存器的时钟端；所述的第一D触发器的置数端、所述的第二D触发器的清零端、所述的第三D触发器的置数端、所述的第四D触发器的置数端、所述的第五D触发器的清零端、所述的第六D触发器的置数端、所述的第七D触发器的清零端、所述的第八D触发器的置数端、所述的第九D触发器的清零端、所述的第十D触发器的置数端、所述的第十一D触发器的置数端、所述的第十二D触发器的清零端、所述的第十三D触发器的清零端、所述的第十四D触发器清零端、所述的第十五D触发器的置数端和所述的第十六D触发器的清零端连接且其连接端为所述的线性反馈移位寄存器的置数端；所述的第一D触发器的清零端、所述的第二D触发器的置数端、所述的第三D触发器的清零端、所述的第四D触发器的清零端、所述的第五D触发器的置数端、所述的第六D触发器的清零端、所述的第七D触发器的置数端、所述的第八D触发器的清零端、所述的第九D触发器的置数端、所述的第十D触发器的清零端、所述的第十一D触发器的清零端、所述的第十二D触发器的置数端、所述的第十三D触发器的置数端、所述的第十四D触发器的置数端、所述的第十五D触发器的清零端和所述的第十六D触发器的置数端连接且其连接端为所述的线性反馈移位寄存器的清零端；所述的第一数据选择器的第一输入端、所述的第一D触发器的输出端和所述的第二D触发器的输入端连接，所述的第一数据选择器的第二输入端、所述的第二D触发器的输出端和所述的第三D触发器的输入端连接，所述的第一数据选择器的第三输入端、所述的第三D触发器的输出端和所述的第四D触发器的输入端连接，所述的第一数据选择器的第四输入端、所述的第四D触发器的输出端和所述的第五D触发器的输入端连接，所述的第二数据选择器的第一输入端、所述的第五D触发器的输出端和所述的第六D触发器的输入端连接，所述的第二数据选择器的第二输入端、所述的第六D触发器的输出端和所述的第七D触发器的输入端连接，所述的第二数据选择器的第三输入端、所述的第七D触发器的输出端和所述的第八D触发器的输入端连接，所述的第二数据选择器的第四输入端、所述的第八D触发器的输出端和所述的第九D触发器的输入端连接，所述的第三数据选择器的第一输入端、所述的第九D触发器的输出端和所述的第十D触发器的输入端连接，所述的第三数据选择器的第二输入端、所述的第十D触发器的输出端和所述的第十一D触发器的输入端连接，所述的第三数据选择器的第三输入端、所述的第十一D触发器的输出端和所述的第十二D触发器的输入端连接，所述的第三数据选择器的第四输入端、所述的第十二D触发器的输出端和所述的第十三D触发器的输入端连接，所述的第四数据选择器的第一输入端、所述的第十三D触发器的输出端和所述的第十四D触发器的输入端连接，所述的第四数据选择器的第二输入端、所述的第十四D触发器的输出端和所述的第十五D触发器的输入端连接，所述的第四数据选择器的第三输入端、所述的第十五D触发器的输出端和所述的第十六D触发器的输入端连接，所述的第四数据选择器的第四输入端和所述的第十六D触发器的输出端连接且其连接端为所述的线性反馈移位寄存器的串行输出端，所述的第一数据选择器的输出端和所述的第五数据选择器的第一输入端连接，所述的第二数据选择器的输出端和所述的第五数据选择器的第二输入端连接，所述的第三数据选择器的输出端和所述的第六数据选择器的第一输入端连接，所述的第四数据选择器的输出端和所述的第六数据选择器的第二输入端连接，所述的第五数据选择器的输出端和所述的第一二输入异或门的第一输入端连接，所述的第六数据选择器的输出端和所述的第一二输入异或门的第二输入端连接，所述的第一二输入异或门的输出端和所述的第一D触发器的输入端连接，所述的第一数据选择器的第一控制端为所述的线性反馈移位寄存器的8位并行输入端的第1位，所述的第一数据选择器的第二控制端为所述的线性反馈移位寄存器的8位并行输入端的第2位，所述的第二数据选择器的第一控制端为所述的线性反馈移位寄存器的8位并行输入端的第3位，所述的第二数据选择器的第二控制端为所述的线性反馈移位寄存器的8位并行输入端的第4位，所述的第三数据选择器的第一控制端为所述的线性反馈移位寄存器的8位并行输入端的第5位，所述的第三数据选择器的第二控制端为所述的线性反馈移位寄存器的8位并行输入端的第6位，所述的第四数据选择器的第一控制端和所述的第五数据选择器的控制端的连接端为所述的线性反馈移位寄存器的8位并行输入端的第7位，所述的第四数据选择器的第二控制端和所述的第六数据选择器的控制端的连接端为所述的线性反馈移位寄存器的8位并行输入端的第8位。该线性反馈移位寄存器的电路结构中，反馈路径是随机选择的，第一D触发器～第十六D触发器为带置数端和清零端的D触发器，可有效防止了线性反馈移位寄存器进入全零和全一状态，每个信号周期内，线性反馈移位寄存器随机选定反馈路径，其输出的随机序列根据反馈路径的不同而变化，由此该线性反馈移位寄存器的输出序列具有不确定性和不可预测性。

所述的第一D触发器包括第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器和第九反相器，

所述的第七PMOS管的源极、所述的第八PMOS管的源极和所述的第十二PMOS管的源极分别接入电源，所述的第七PMOS管的栅极和所述的第十三NMOS管的栅极连接且其连接端为所述的第一D触发器的清零端，所述的第七PMOS管的漏极和所述的第九PMOS管的源极连接，所述的第八PMOS管的栅极、所述的第十三PMOS管的源极、所述的第十五NMOS管的栅极、所述的第十六NMOS管的源极和所述的第四反相器的输出端连接，所述的第八PMOS管的漏极和所述的第十PMOS管的源极连接，所述的第九PMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十六NMOS管的栅极、所述的第十四PMOS管的栅极和所述的第三反相器的输出端连接，所述的第九PMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一PMOS管的漏极、所述的第十PMOS管的漏极、所述的第十四NMOS管的漏极和所述的第四反相器的输入端连接，所述的第十PMOS管的栅极、所述的第十NMOS管的栅极、所述的第十三PMOS管的栅极、所述的第十七NMOS管的栅极、所述的第二反相器的输出端和所述的第三反相器的输入端连接，所述的第十一PMOS管的源极和所述的第十二PMOS管的漏极连接，所述的第十一PMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的第一D触发器的输入端，所述的第十二PMOS管的栅极、所述的第十二NMOS管的栅极和所述的第九反相器的输出端连接，所述的第十三PMOS管的漏极、所述的第十六NMOS管的漏极、所述的第十四PMOS管的源极、所述的第十七NMOS管的源极和所述的第五反相器的输入端连接，所述的第十四PMOS管的漏极、所述的第十七NMOS管的漏极、所述的第六反相器的输出端和所述的第七反相器的输入端连接，所述的第十NMOS管的源极、所述的第十一NMOS管的漏极和所述的第十二NMOS管的漏极连接，所述的第十一NMOS管的源极、所述的第十二NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十三NMOS管的源极和所述的第十五NMOS管的源极均接地，所述的第十四NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第二反相器的输入端为所述的第一D触发器的时钟端，所述的第五反相器的输出端、所述的第六反相器的输入端和所述的第八反相器的输入端连接，所述的第七反相器的输出端为所述的第一D触发器的反相输出端，所述的第八反相器的输出端为所述的第一D触发器的输出端，所述的第九反相器的输入端为所述的第一D触发器的置数端，所述的第二D触发器、所述的第三D触发器、所述的第四D触发器、所述的第五D触发器、所述的第六D触发器、所述的第七D触发器、所述的第八D触发器、所述的第九D触发器、所述的第十D触发器、所述的第十一D触发器、所述的第十二D触发器、所述的第十三D触发器、所述的第十四D触发器、所述的第十五D触发器和所述的第十六D触发器的电路结构与所述的第一D触发器相同。该第一D触发器为由正负寄存器构成的带清零端和置数端的D触发器，对时钟重叠不敏感，减小了D触发器的功耗，能够降低数字电路的整体功耗，且该第一D触发器可以利用其清零端和置数端将初始值置入其内，防止由其构成的线性反馈移位寄存器进入全零或全一状态，无法生成随机序列。

所述的串转并模块包括第十七D触发器、第十八D触发器、第十九D触发器、第二十D触发器、第二十一D触发器、第二十二D触发器、第二十三D触发器、第二十四D触发器、第二十五D触发器、第二十六D触发器、第二十七D触发器、第二十八D触发器、第二十九D触发器、第三十D触发器、第三十一D触发器和第三十二D触发器，所述的第十七D触发器、所述的第十八D触发器、所述的第十九D触发器、所述的第二十D触发器、所述的第二十一D触发器、所述的第二十二D触发器、所述的第二十三D触发器、所述的第二十四D触发器、所述的第二十五D触发器、所述的第二十六D触发器、所述的第二十七D触发器、所述的第二十八D触发器、所述的第二十九D触发器、所述的第三十D触发器、所述的第三十一D触发器和所述的第三十二D触发器分别具有输入端、时钟端、输出端和反相输出端，所述的第十七D触发器的输入端为所述的串转并模块的串行输入端，所述的第十七D触发器的时钟端、所述的第十八D触发器的时钟端、所述的第十九D触发器的时钟端、所述的第二十D触发器的时钟端、所述的第二十一D触发器的时钟端、所述的第二十二D触发器的时钟端、所述的第二十三D触发器的时钟端、所述的第二十四D触发器的时钟端、所述的第二十五D触发器的时钟端、所述的第二十六D触发器的时钟端、所述的第二十七D触发器的时钟端、所述的第二十八D触发器的时钟端、所述的第二十九D触发器的时钟端、所述的第三十D触发器的时钟端、所述的第三十一D触发器的时钟端和所述的第三十二D触发器的时钟端连接且其连接端为所述的串转并模块的时钟端，所述的第十七D触发器的输出端和所述的第十八D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第1位，所述的第十八D触发器的输出端和所述的第十九D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第2位，所述的第十九D触发器的输出端和所述的第二十D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第3位，所述的第二十D触发器的输出端和所述的第二十一D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第4位，所述的第二十一D触发器的输出端和所述的第二十二D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第5位，所述的第二十二D触发器的输出端和所述的第二十三D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第6位，所述的第二十三D触发器的输出端和所述的第二十四D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第7位，所述的第二十四D触发器的输出端和所述的第二十五D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第8位，所述的第二十五D触发器的输出端和所述的第二十六D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第9位，所述的第二十六D触发器的输出端和所述的第二十七D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第10位，所述的第二十七D触发器的输出端和所述的第二十八D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第11位，所述的第二十八D触发器的输出端和所述的第二十九D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第12位，所述的第二十九D触发器的输出端和所述的第三十D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第13位，所述的第三十D触发器的输出端和所述的第三十一D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第14位，所述的第三十一D触发器的输出端和所述的第三十二D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第15位，所述的第三十二D触发器的输出端为所述的串转并模块的16位并行输出端的第16位。该电路由具由低功耗特性的D触发器构成，使电路整体功耗降低，且该电路能够在较高的时钟频率下工作，数据转换速度快。

所述的第十七D触发器包括第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器和第十六反相器，所述的第十五PMOS管的源极和所述的第十六PMOS管的源极均接入电源，所述的第十五PMOS管的漏极和所述的第十七PMOS管的源极连接，所述的第十五PMOS管的栅极、所述的第十九NMOS管的栅极、所述的第二十二NMOS管的栅极、所述的第二十PMOS管的栅极和所述的第十一反相器的输出端连接，所述的第十六PMOS管的漏极和所述的第十八PMOS管的源极连接，所述的第十六PMOS管的栅极、所述的第十二反相器的输出端、所述的第二十一NMOS管的栅极、所述的第十九PMOS管的源极和所述的第二十二NMOS管的源极连接，所述的第十七PMOS管的栅极和所述的第十八NMOS管的栅极连接且其连接端为所述的第十七D触发器的输入端，所述的第十七PMOS管的漏极、所述的第十八NMOS管的漏极、所述的第十八PMOS管的漏极、所述的第十九NMOS管的漏极和所述的第十二反相器的输入端连接，所述的第十八PMOS管的栅极、所述的第二十NMOS管的栅极、所述的第十九PMOS管的栅极、所述的第二十三NMOS管的栅极、所述的第十反相器的输出端和所述的第十一反相器的输入端连接，所述的第十九PMOS管的漏极、所述的第二十二NMOS管的漏极、所述的第二十PMOS管的源极、所述的第二十三NMOS管的源极和所述的第十三反相器的输入端连接，所述的第二十PMOS管的漏极、所述的第二十三NMOS管的漏极、所述的第十四反相器的输出端和所述的第十五反相器的输入端连接，所述的第十八NMOS管的源极和所述的第二十NMOS管的漏极连接，所述的第十九NMOS管的源极和所述的第二十一NMOS管的漏极连接，所述的第二十NMOS管的源极和所述的第二十一NMOS管的源极均接地，所述的第十反相器的输入端为所述的第十七D触发器的时钟端，所述的第十三反相器的输出端、所述的第十四反相器的输入端和所述的第十六反相器的输入端连接，所述的第十五反相器的输出端为所述的第十七D触发器的反相输出端，所述的第十六反相器的输出端为所述的第十七D触发器的输出端；所述的第十八D触发器、所述的第十九D触发器、所述的第二十D触发器、所述的第二十一D触发器、所述的第二十二D触发器、所述的第二十三D触发器、所述的第二十四D触发器、所述的第二十五D触发器、所述的第二十六D触发器、所述的第二十七D触发器、所述的第二十八D触发器、所述的第二十九D触发器、所述的第三十D触发器、所述的第三十一D触发器和所述的第三十二D触发器的电路结构图所述的第十七D触发器相同。该电路为由正负寄存器构成的边沿触发的D触发器，不容易进入亚稳态，对时钟重叠不敏感，减小了D触发器的功耗，能够降低数字电路的整体功耗。

所述的仲裁器PUF包括结构相同的128个开关单元电路和一个仲裁器，所述的仲裁器具有第一输入端、第二输入端和输出端，所述的开关单元电路具有第一输入端、第二输入端、控制端、第一输出端和第二输出端，第1个所述的开关单元电路的第一输入端和第二输入端连接且其连接端为所述的仲裁器PUF的输入端，第j个所述的开关单元电路的第一输出端和第j+1个所述的开关单元电路的第一输入端连接，第j个所述的开关单元电路的第二输出端和第j+1个所述的开关单元电路的第二输入端连接，j＝1，2，……，127；第128个所述的开关单元电路的第一输出端和所述的仲裁器的第一输入端连接，第128个所述的开关单元电路的第二输出端和所述的仲裁器的第二输入端连接，所述的仲裁器的输出端为所述的仲裁器PUF的输出端，第k个所述的开关单元电路的控制端、第k+16个所述的开关单元电路的控制端、第k+32个所述的开关单元电路的控制端、第k+48个所述的开关单元电路的控制端、第k+64个所述的开关单元电路的控制端、第k+80个所述的开关单元电路的控制端、第k+96个所述的开关单元电路的控制端和第k+112个所述的开关单元电路的控制端连接且其连接端为所述的仲裁器PUF的16位并行控制端的第k位，k＝1，2，3，…，16；所述的开关单元电路包括第七数据选择器、第八数据选择器、第十七反相器、第十八反相器、第十九反相器和第二十反相器，所述的第七数据选择器和所述的第八数据选择器分别为二输入数据选择器，所述的第七数据选择器和所述的第八数据选择器分别具有第一输入端、第二输入端、控制端和输出端，所述的第七数据选择器的第一输入端和所述的第八数据选择器的第一输入端连接且其连接端为所述的开关单元电路的第一输入端，所述的第七数据选择器的第二输入端和所述的第八数据选择器的第二输入端连接且其连接端为所述的开关单元电路的第二输入端，所述的第七数据选择器的控制端和所述的第八数据选择器的控制端连接且其连接端为所述的开关单元电路的控制端，所述的第七数据选择器的输出端和所述的第十七反相器的输入端连接，所述的第十七反相器的输出端和所述的第十八反相器的输入端连接，所述的第十八反相器的输出端为所述的开关单元单路的第一输出端，所述的第八数据选择器的输出端和所述的第十九反相器的输入端连接，所述的第十九反相器的输出端和所述的第二十反相器的输入端连接，所述的第二十反相器的输出端为所述的开关单元单路的第二输出端。该仲裁器PUF具有128个完全相同开关单元电路，数据在开关单元的传输路径完全相同，数据在传输中产生的延迟只受到工艺偏差的影响，128位开关单元积累的时延差能够有效克服D触发器的建立时间，提高输出的随机性，由于开关单元电路的路径选择信号由线性反馈移位寄存器的输出提供，根据时钟信号进行更新，能够实现密钥的连续输出。

所述的控制电路包括第三二输入与非门、第四二输入与非门、第五二输入与非门、第六二输入与非门、第七二输入与非门、第八二输入与非门、第二十一反相器、第二十二反相器、第二十三反相器、第二十四反相器、第二十五反相器和第二十六反相器；所述的第三二输入与非门、所述的第四二输入与非门、所述的第五二输入与非门、所述的第六二输入与非门、所述的第七二输入与非门和所述的第八二输入与非门分别具有第一输入端、第二输入端和输出端；所述的第三二输入与非门的第一输入端、所述的第四二输入与非门的第一输入端、所述的第五二输入与非门的第一输入端、所述的第六二输入与非门的第一输入端、所述的第七二输入与非门的第一输入端和所述的第八二输入与非门的第一输入端连接且其连接端为所述的控制电路的控制信号输入端，所述的第三二输入与非门的第二输入端为所述的控制电路的时钟信号输入端，所述的第四二输入与非门的第二输入端为所述的控制电路的字线控制信号输入端，所述的第五二输入与非门的第二输入端为所述的控制电路的使能信号输入端，所述的第六二输入与非门的第二输入端为所述的控制电路的数据输入端，所述的第七二输入与非门的第二输入端为所述的控制电路的清零信号输入端，所述的第八二输入与非门的第二输入端为所述的控制电路的置数信号输入端，所述的第三二输入与非门的输出端和所述的二十一反相器的输入端连接，所述的第二十一反相器的输出端为所述的控制电路的时钟信号输出端，所述的第四二输入与非门的输出端和所述的二十二反相器的输入端连接，所述的第二十二反相器的输出端为所述的控制电路的字线控制信号输出端，所述的第五二输入与非门的输出端和所述的二十三反相器的输入端连接，所述的第二十三反相器的输出端为所述的控制电路的使能信号输出端，所述的第六二输入与非门的输出端和所述的二十四反相器的输入端连接，所述的第二十四反相器的输出端为所述的控制电路的数据输出端，所述的第七二输入与非门的输出端和所述的二十五反相器的输入端连接，所述的第二十五反相器的输出端为所述的控制电路的清零信号输出端，所述的第八二输入与非门的输出端和所述的二十六反相器的输入端连接，所述的第二十六反相器的输出端为所述的控制电路的置数信号输出端。该控制电路用来控制整个电路系统的启动工作，控制电路的使能信号作用，整个电路系统才能在各信号的控制下正常工作。控制电路由二输入与非门和反相器组成，可以将输入信号的驱动能力逐级放大到驱动多个负载电路的能力，结构简单，延迟小，硬件开销小。

与现有技术相比，本发明的优点在于通过控制电路和N个结构相同的PUF单元电路构成抗模型攻击的强/弱混合型PUF电路，PUF单元电路包括存储型随机源、线性反馈移位寄存器、串转并模块和仲裁器PUF，存储型随机源的8位并行输出端和线性反馈移位寄存器的8位并行输入端一一对应连接，线性反馈移位寄存器的串行输出端和串转并模块的串行输入端连接，串转并模块的16位并行输出端和仲裁器PUF的16位并行控制端一一对应连接；存储型随机源包括结构相同的八个存储单元，每个存储单元分别具有控制端、使能端和输出端，八个存储单元的控制端连接且其连接端为存储型随机源的控制端，八个存储单元的使能端连接且其连接端为存储型随机源的使能端，第m个存储单元的输出端为存储型随机源的8位并行输出端的第m位，m＝1，2，…，8，存储单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一二输入与非门、第二二输入与非门和第一反相器；本发明通过存储型随机源的的输出激励作为线性反馈移位寄存器的选择信号，利用存储型随机源提高线性反馈移位寄存器生成随机序列的随机性，使其能够产生相比普通线性反馈移位寄存器多120倍的信号，提高仲裁器PUF路径选择信号的随机性，提高输入信号到输出响应的复杂程度，使抗模型攻击的强/弱混合型PUF电路具有更高的随机性，安全性和良好的唯一性。

附图说明

图1为本发明的抗模型攻击的强/弱混合型PUF电路的原理结构框图；

图2为本发明的抗模型攻击的强/弱混合型PUF电路的PUF单元电路的原理结构框图；

图3为本发明的存储型随机源的电路图；

图4为本发明的存储型随机源中存储单元的电路图；

图5为本发明的线性反馈移位寄存器的电路图；

图6为本发明的线性反馈移位寄存器中第一D触发器的电路图；

图7为本发明的串转并模块的电路图；

图8为本发明的串转并模块中第十七D触发器的电路图；

图9为本发明的仲裁器PUF的电路图；

图10为本发明的仲裁器PUF中开关单元电路的电路图；

图11为本发明的控制电路的电路图；

图12为本发明的输出128位密钥的汉明距分布图；

图13为本发明的抗模型攻击的强/弱混合型PUF电路的自相关性分析图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1、图2、图3和图4所示，一种抗模型攻击的强/弱混合型PUF电路，包括控制电路和128个结构相同的PUF单元电路，控制电路具有时钟信号输入端、字线控制信号输入端、使能信号输入端、控制信号输入端、数据输入端、清零信号输入端、置数信号输入端、时钟信号输出端、字线控制信号输出端、使能信号输出端、数据输出端、清零信号输出端和置数信号输出端，PUF单元电路具有时钟端、控制端、使能端、输入端、清零端、置数端和输出端；控制电路的时钟信号输出端分别与128个PUF单元电路的时钟端连接，控制电路的字线控制信号输出端分别与128个PUF单元电路的控制端连接，控制电路的使能信号输出端分别与128个PUF单元电路的使能端连接，控制电路的数据输出端分别与128个PUF单元电路的输入端连接，控制电路的清零信号输出端分别与128个PUF单元电路的清零端连接，控制电路的置数信号输出端分别与128个PUF单元电路的置数端连接；PUF单元电路包括存储型随机源、线性反馈移位寄存器、串转并模块和仲裁器PUF，存储型随机源具有控制端、使能端和8位并行输出端；线性反馈移位寄存器具有8位并行输入端、串行输出端、清零端、置数端和时钟端；串转并模块具有串行输入端、时钟端和16位并行输出端；仲裁器PUF具有输入端、16位并行控制端和输出端；存储型随机源的控制端为PUF单元电路的控制端，用于接入字线控制信号WL，存储型随机源的使能端为PUF单元电路的使能端，用于接入使能信号SAE，线性反馈移位寄存器的清零端为PUF单元电路的清零端，用于接入清零信号CN，线性反馈移位寄存器的置数端为PUF单元电路的置数端，用于接入置数信号SN，线性反馈移位寄存器的时钟端和串转并模块的时钟端连接且其连接端为PUF单元电路的时钟端，用于接入时钟信号CLK，仲裁器PUF的输入端为PUF单元电路的输入端，用于接入输入信号IN，仲裁器PUF的输出端为PUF单元电路的输出端，用于输出PUF输出响应，存储型随机源的8位并行输出端和线性反馈移位寄存器的8位并行输入端一一对应连接，线性反馈移位寄存器的串行输出端和串转并模块的串行输入端连接，串转并模块的16位并行输出端和仲裁器PUF的16位并行控制端一一对应连接；存储型随机源包括结构相同的八个存储单元cell1～cell8，每个存储单元分别具有控制端、使能端和输出端，八个存储单元的控制端连接且其连接端为存储型随机源的控制端，八个存储单元的使能端连接且其连接端为存储型随机源的使能端，第m个存储单元的输出端为存储型随机源的8位并行输出端的第m位，m＝1，2，…，8；存储单元包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第一二输入与非门A1、第二二输入与非门A2和第一反相器B1；第一二输入与非门A1和第二二输入与非门A2分别具有第一输入端、第二输入端和输出端，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极和第六PMOS管P6的源极均接入电源，第一PMOS管P1的栅极、第二PMOS管P2的漏极、第二NMOS管N2的漏极、第三NMOS管N3的栅极和第四NMOS管N4的漏极连接，第一PMOS管P1的漏极、第二PMOS管P2的栅极、第一NMOS管N1的漏极、第三NMOS管N3的漏极和第四NMOS管N4的栅极连接，第一NMOS管N1的栅极和第二NMOS管N2的栅极连接且其连接端为存储单元的控制端，第一NMOS管N1的源极和第七NMOS管N7的栅极连接，第二NMOS管N2的源极和第八NMOS管N8的栅极连接，第三NMOS管N3的源极和第四NMOS管N4的源极均接地，第三PMOS管P3的栅极、第六PMOS管P6的栅极和第九NMOS管N9的栅极连接且其连接端为存储单元的使能端，第三PMOS管P3的漏极、第四PMOS管P4的漏极、第五PMOS管P5的栅极、第五NMOS管N5的漏极、第六NMOS管N6的栅极和第一二输入与非门A1的第一输入端连接，第四PMOS管P4的栅极、第五PMOS管P5的漏极、第六PMOS管P6的漏极、第五NMOS管N5的栅极、第六NMOS管N6的漏极和第二二输入与非门A2的第二输入端连接，第五NMOS管N5的源极和第七NMOS管N7的漏极连接，第六NMOS管N6的源极和第八NMOS管N8的漏极连接，第七NMOS管N7的源极、第八NMOS管N8的源极和第九NMOS管N9的漏极连接，第九NMOS管N9的源极接地，第一二输入与非门A1的第二输入端和第二二输入与非门A2的输出端连接，第一二输入与非门A1的输出端、第二二输入与非门A2的第一输入端和第一反相器B1的输入端连接，第一反相器B1的输出端为存储单元的输出端。

实施例二：本实施例与实施例一基本相同，区别在于：

如图5所示，本实施例中，线性反馈移位寄存器包括第一数据选择器MUX1、第二数据选择器MUX2、第三数据选择器MUX3、第四数据选择器MUX4、第五数据选择器MUX5、第六数据选择器MUX6、第一二输入异或门C1、第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第五D触发器DFF5、第六D触发器DFF6、第七D触发器DFF7、第八D触发器DFF8、第九D触发器DFF9、第十D触发器DFF10、第十一D触发器DFF11、第十二D触发器DFF12、第十三D触发器DFF13、第十四D触发器DFF14、第十五D触发器DFF15和第十六D触发器DFF16，第一数据选择器MUX1、第二数据选择器MUX2、第三数据选择器MUX3和第四数据选择器MUX4均为四输入数据选择器，第一数据选择器MUX1、第二数据选择器MUX2、第三数据选择器MUX3和第四数据选择器MUX4分别具有第一输入端、第二输入端、第三输入端、第四输入端、第一控制端、第二控制端和输出端，第五数据选择器MUX5和第六数据选择器MUX6均为二输入数据选择器，第五数据选择器MUX5和第六数据选择器MUX6分别具有第一输入端、第二输入端、控制端和输出端，第一二输入异或门C1具有第一输入端、第二输入端和输出端，第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第五D触发器DFF5、第六D触发器DFF6、第七D触发器DFF7、第八D触发器DFF8、第九D触发器DFF9、第十D触发器DFF10、第十一D触发器DFF11、第十二D触发器DFF12、第十三D触发器DFF13、第十四D触发器DFF14、第十五D触发器DFF15和第十六D触发器DFF16分别具有输入端、时钟端、置数端、清零端、输出端和反相输出端，第一D触发器DFF1的时钟端、第二D触发器DFF2的时钟端、第三D触发器DFF3的时钟端、第四D触发器DFF4的时钟端、第五D触发器DFF5的时钟端、第六D触发器DFF6的时钟端、第七D触发器DFF7的时钟端、第八D触发器DFF8的时钟端、第九D触发器DFF9的时钟端、第十D触发器DFF10的时钟端、第十一D触发器DFF11的时钟端、第十二D触发器DFF12的时钟端、第十三D触发器DFF13的时钟端、第十四D触发器DFF14的时钟端、第十五D触发器DFF15的时钟端和第十六D触发器DFF16的时钟端连接且其连接端为线性反馈移位寄存器的时钟端；第一D触发器DFF1的置数端、第二D触发器DFF2的清零端、第三D触发器DFF3的置数端、第四D触发器DFF4的置数端、第五D触发器DFF5的清零端、第六D触发器DFF6的置数端、第七D触发器DFF7的清零端、第八D触发器DFF8的置数端、第九D触发器DFF9的清零端、第十D触发器DFF10的置数端、第十一D触发器DFF11的置数端、第十二D触发器DFF12的清零端、第十三D触发器DFF13的清零端、第十四D触发器DFF14清零端、第十五D触发器DFF15的置数端和第十六D触发器DFF16的清零端连接且其连接端为线性反馈移位寄存器的置数端；第一D触发器的清零端DFF1、第二D触发器DFF2的置数端、第三D触发器DFF3的清零端、第四D触发器DFF4的清零端、第五D触发器DFF5的置数端、第六D触发器DFF6的清零端、第七D触发器DFF7的置数端、第八D触发器DFF8的清零端、第九D触发器DFF9的置数端、第十D触发器DFF10的清零端、第十一D触发器DFF11的清零端、第十二D触发器DFF12的置数端、第十三D触发器DFF13的置数端、第十四D触发器DFF14的置数端、第十五D触发器DFF15的清零端和第十六D触发器的置数端连接且其连接端为线性反馈移位寄存器的清零端；第一数据选择器MUX1的第一输入端、第一D触发器DFF1的输出端和第二D触发器DFF2的输入端连接，第一数据选择器MUX1的第二输入端、第二D触发器DFF2的输出端和第三D触发器DFF3的输入端连接，第一数据选择器MUX1的第三输入端、第三D触发器DFF3的输出端和第四D触发器DFF4的输入端连接，第一数据选择器MUX1的第四输入端、第四D触发器DFF4的输出端和第五D触发器DFF5的输入端连接，第二数据选择器MUX2的第一输入端、第五D触发器DFF5的输出端和第六D触发器DFF6的输入端连接，第二数据选择器MUX2的第二输入端、第六D触发器DFF6的输出端和第七D触发器DFF7的输入端连接，第二数据选择器MUX2的第三输入端、第七D触发器DFF7的输出端和第八D触发器DFF8的输入端连接，第二数据选择器MUX2的第四输入端、第八D触发器DFF8的输出端和第九D触发器DFF9的输入端连接，第三数据选择器MUX3的第一输入端、第九D触发器DFF9的输出端和第十D触发器DFF10的输入端连接，第三数据选择器MUX3的第二输入端、第十D触发器DFF10的输出端和第十一D触发器DFF11的输入端连接，第三数据选择器MUX3的第三输入端、第十一D触发器DFF11的输出端和第十二D触发器DFF12的输入端连接，第三数据选择器MUX3的第四输入端、第十二D触发器DFF12的输出端和第十三D触发器DFF13的输入端连接，第四数据选择器MUX4的第一输入端、第十三D触发器DFF13的输出端和第十四D触发器DFF14的输入端连接，第四数据选择器MUX4的第二输入端、第十四D触发器DFF14的输出端和第十五D触发器DFF15的输入端连接，第四数据选择器MUX4的第三输入端、第十五D触发器DFF15的输出端和第十六D触发器DFF16的输入端连接，第四数据选择器MUX4的第四输入端和第十六D触发器DFF16的输出端连接且其连接端为线性反馈移位寄存器的串行输出端，第一数据选择器MUX1的输出端和第五数据选择器MUX5的第一输入端连接，第二数据选择器MUX2的输出端和第五数据选择器MUX5的第二输入端连接，第三数据选择器MUX3的输出端和第六数据选择器MUX6的第一输入端连接，第四数据选择器MUX4的输出端和第六数据选择器MUX6的第二输入端连接，第五数据选择器MUX5的输出端和第一二输入异或门C1的第一输入端连接，第六数据选择器MUX6的输出端和第一二输入异或门C1的第二输入端连接，第一二输入异或门C1的输出端和第一D触发器DFF1的输入端连接，第一数据选择器MUX1的第一控制端为线性反馈移位寄存器的8位并行输入端的第1位，第一数据选择器MUX1的第二控制端为线性反馈移位寄存器的8位并行输入端的第2位，第二数据选择器MUX2的第一控制端为线性反馈移位寄存器的8位并行输入端的第3位，第二数据选择器MUX2的第二控制端为线性反馈移位寄存器的8位并行输入端的第4位，第三数据选择器MUX3的第一控制端为线性反馈移位寄存器的8位并行输入端的第5位，第三数据选择器MUX3的第二控制端为线性反馈移位寄存器的8位并行输入端的第6位，第四数据选择器MUX4的第一控制端和第五数据选择器MUX5的控制端的连接端为线性反馈移位寄存器的8位并行输入端的第7位，第四数据选择器MUX4的第二控制端和第六数据选择器MUX6的控制端的连接端为线性反馈移位寄存器的8位并行输入端的第8位。

如图6所示，本实施例中，第一D触发器DFF1包括第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第二反相器B2、第三反相器B3、第四反相器B4、第五反相器B5、第六反相器B6、第七反相器B7、第八反相器B8和第九反相器B9，第七PMOS管P7的源极、第八PMOS管P8的源极和第十二PMOS管P12的源极分别接入电源，第七PMOS管P7的栅极和第十三NMOS管N13的栅极连接且其连接端为第一D触发器DFF1的清零端，第七PMOS管P7的漏极和第九PMOS管P9的源极连接，第八PMOS管P8的栅极、第十三PMOS管P13的源极、第十五NMOS管N15的栅极、第十六NMOS管N16的源极和第四反相器B4的输出端连接，第八PMOS管P8的漏极和第十PMOS管P10的源极连接，第九PMOS管P9的栅极、第十四NMOS管N14的栅极、第十六NMOS管N16的栅极、第十四PMOS管P14的栅极和第三反相器B3的输出端连接，第九PMOS管P9的漏极、第十NMOS管N10的漏极、第十一PMOS管P11的漏极、第十PMOS管P10的漏极、第十四NMOS管N14的漏极和第四反相器B4的输入端连接，第十PMOS管P10的栅极、第十NMOS管N10的栅极、第十三PMOS管P13的栅极、第十七NMOS管N17的栅极、第二反相器B2的输出端和第三反相器B3的输入端连接，第十一PMOS管P11的源极和第十二PMOS管P12的漏极连接，第十一PMOS管P11的栅极和第十一NMOS管N11的栅极连接且其连接端为第一D触发器DFF1的输入端，第十二PMOS管P12的栅极、第十二NMOS管N12的栅极和第九反相器B9的输出端连接，第十三PMOS管P13的漏极、第十六NMOS管N16的漏极、第十四PMOS管P14的源极、第十七NMOS管N17的源极和第五反相器B5的输入端连接，第十四PMOS管P14的漏极、第十七NMOS管N17的漏极、第六反相器B6的输出端和第七反相器B7的输入端连接，第十NMOS管N10的源极、第十一NMOS管N11的漏极和第十二NMOS管N12的漏极连接，第十一NMOS管N11的源极、第十二NMOS管N12的源极和第十三NMOS管N13的漏极连接，第十三NMOS管N13的源极和第十五NMOS管N15的源极均接地，第十四NMOS管N14的源极和第十五NMOS管N15的漏极连接，第二反相器B2的输入端为第一D触发器DFF1的时钟端，第五反相器B5的输出端、第六反相器B6的输入端和第八反相器B8的输入端连接，第七反相器B7的输出端为第一D触发器DFF1的反相输出端，第八反相器B8的输出端为第一D触发器DFF1的输出端，第九反相器B9的输入端为第一D触发器DFF1的置数端，第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第五D触发器DFF5、第六D触发器DFF6、第七D触发器DFF7、第八D触发器DFF8、第九D触发器DFF9、第十D触发器DFF10、第十一D触发器DFF11、第十二D触发器DFF12、第十三D触发器DFF13、第十四D触发器DFF14、第十五D触发器DFF15和第十六D触发器DFF16的电路结构与第一D触发器DFF1相同。

如图7所示，本实施例中，串转并模块包括第十七D触发器DFF17、第十八D触发器DFF18、第十九D触发器DFF19、第二十D触发器DFF20、第二十一D触发器DFF21、第二十二D触发器DFF22、第二十三D触发器DFF23、第二十四D触发器DFF24、第二十五D触发器DFF25、第二十六D触发器DFF26、第二十七D触发器DFF27、第二十八D触发器DFF28、第二十九D触发器DFF29、第三十D触发器DFF30、第三十一D触发器DFF31和第三十二D触发器DFF32，第十七D触发器DFF17、第十八D触发器DFF18、第十九D触发器DFF19、第二十D触发器DFF20、第二十一D触发器DFF21、第二十二D触发器DFF22、第二十三D触发器DFF23、第二十四D触发器DFF24、第二十五D触发器DFF25、第二十六D触发器DFF26、第二十七D触发器DFF27、第二十八D触发器DFF28、第二十九D触发器DFF29、第三十D触发器DFF30、第三十一D触发器DFF31和第三十二D触发器DFF32分别具有输入端、时钟端、输出端和反相输出端，第十七D触发器DFF17的输入端为串转并模块的串行输入端，第十七D触发器DFF17的时钟端、第十八D触发器DFF18的时钟端、第十九D触发器DFF19的时钟端、第二十D触发器DFF20的时钟端、第二十一D触发器DFF21的时钟端、第二十二D触发器DFF22的时钟端、第二十三D触发器DFF23的时钟端、第二十四D触发器DFF24的时钟端、第二十五D触发器DFF25的时钟端、第二十六D触发器DFF26的时钟端、第二十七D触发器DFF27的时钟端、第二十八D触发器DFF28的时钟端、第二十九D触发器DFF29的时钟端、第三十D触发器DFF30的时钟端、第三十一D触发器DFF31的时钟端和第三十二D触发器DFF32的时钟端连接且其连接端为串转并模块的时钟端，第十七D触发器DFF17的输出端和第十八D触发器DFF18的输入端的连接端为串转并模块的16位并行输出端的第1位，第十八D触发器DFF18的输出端和第十九D触发器DFF19的输入端的连接端为串转并模块的16位并行输出端的第2位，第十九D触发器DFF19的输出端和第二十D触发器DFF20的输入端的连接端为串转并模块的16位并行输出端的第3位，第二十D触发器DFF20的输出端和第二十一D触发器DFF21的输入端的连接端为串转并模块的16位并行输出端的第4位，第二十一D触发器DFF21的输出端和第二十二D触发器DFF22的输入端的连接端为串转并模块的16位并行输出端的第5位，第二十二D触发器DFF22的输出端和第二十三D触发器DFF23的输入端的连接端为串转并模块的16位并行输出端的第6位，第二十三D触发器DFF23的输出端和第二十四D触发器DFF24的输入端的连接端为串转并模块的16位并行输出端的第7位，第二十四D触发器DFF24的输出端和第二十五D触发器DFF25的输入端的连接端为串转并模块的16位并行输出端的第8位，第二十五D触发器DFF25的输出端和第二十六D触发器DFF26的输入端的连接端为串转并模块的16位并行输出端的第9位，第二十六D触发器DFF26的输出端和第二十七D触发器DFF27的输入端的连接端为串转并模块的16位并行输出端的第10位，第二十七D触发器DFF27的输出端和第二十八D触发器DFF28的输入端的连接端为串转并模块的16位并行输出端的第11位，第二十八D触发器DFF28的输出端和第二十九D触发器DFF29的输入端的连接端为串转并模块的16位并行输出端的第12位，第二十九D触发器DFF29的输出端和第三十D触发器DFF30的输入端的连接端为串转并模块的16位并行输出端的第13位，第三十D触发器DFF30的输出端和第三十一D触发器DFF31的输入端的连接端为串转并模块的16位并行输出端的第14位，第三十一D触发器DFF31的输出端和第三十二D触发器DFF32的输入端的连接端为串转并模块的16位并行输出端的第15位，第三十二D触发器DFF32的输出端为串转并模块的16位并行输出端的第16位。

如图8所示，本实施例中，第十七D触发器DFF17包括第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十九PMOS管P19、第二十PMOS管P20、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第二十一NMOS管N21、第二十二NMOS管N22、第二十三NMOS管N23、第十反相器B10、第十一反相器B11、第十二反相器B12、第十三反相器B13、第十四反相器B14、第十五反相器B15和第十六反相器B16，第十五PMOS管P15的源极和第十六PMOS管P16的源极均接入电源，第十五PMOS管P15的漏极和第十七PMOS管P17的源极连接，第十五PMOS管P15的栅极、第十九NMOS管N19的栅极、第二十二NMOS管N22的栅极、第二十PMOS管P20的栅极和第十一反相器B11的输出端连接，第十六PMOS管P16的漏极和第十八PMOS管P18的源极连接，第十六PMOS管P16的栅极、第十二反相器B12的输出端、第二十一NMOS管N21的栅极、第十九PMOS管P19的源极和第二十二NMOS管N22的源极连接，第十七PMOS管P17的栅极和第十八NMOS管N18的栅极连接且其连接端为第十七D触发器DFF17的输入端，第十七PMOS管P17的漏极、第十八NMOS管N18的漏极、第十八PMOS管P18的漏极、第十九NMOS管N19的漏极和第十二反相器B12的输入端连接，第十八PMOS管P18的栅极、第二十NMOS管N20的栅极、第十九PMOS管P19的栅极、第二十三NMOS管N23的栅极、第十反相器B10的输出端和第十一反相器B11的输入端连接，第十九PMOS管P19的漏极、第二十二NMOS管N22的漏极、第二十PMOS管P20的源极、第二十三NMOS管N23的源极和第十三反相器B13的输入端连接，第二十PMOS管P20的漏极、第二十三NMOS管N23的漏极、第十四反相器B14的输出端和第十五反相器B15的输入端连接，第十八NMOS管N18的源极和第二十NMOS管N20的漏极连接，第十九NMOS管N19的源极和第二十一NMOS管N21的漏极连接，第二十NMOS管N20的源极和第二十一NMOS管N21的源极均接地，第十反相器B10的输入端为第十七D触发器DFF17的时钟端，第十三反相器B13的输出端、第十四反相器B14的输入端和第十六反相器B16的输入端连接，第十五反相器B15的输出端为第十七D触发器DFF17的反相输出端，第十六反相器B16的输出端为第十七D触发器DFF17的输出端；第十八D触发器DFF18、第十九D触发器DFF19、第二十D触发器DFF20、第二十一D触发器DFF21、第二十二D触发器DFF22、第二十三D触发器DFF23、第二十四D触发器DFF24、第二十五D触发器DFF25、第二十六D触发器DFF26、第二十七D触发器DFF27、第二十八D触发器DFF28、第二十九D触发器DFF29、第三十D触发器DFF30、第三十一D触发器DFF31和第三十二D触发器DFF32的电路结构图第十七D触发器DFF17相同。

如图9和图10所示，本实施例中，仲裁器PUF包括结构相同的128个开关单元电路S1～S128和一个仲裁器，仲裁器具有第一输入端、第二输入端和输出端，开关单元电路具有第一输入端、第二输入端、控制端、第一输出端和第二输出端，第1个开关单元电路S1的第一输入端和第二输入端连接且其连接端为仲裁器PUF的输入端，第j个开关单元电路Sj的第一输出端和第j+1个开关单元电路S(j+1)的第一输入端连接，第j个开关单元电路Sj的第二输出端和第j+1个开关单元电路S(j+1)的第二输入端连接，j＝1，2，……，127；第128个开关单元电路S128的第一输出端和仲裁器的第一输入端连接，第128个开关单元电路S128的第二输出端和仲裁器的第二输入端连接，仲裁器的输出端为仲裁器PUF的输出端，第k个开关单元电路Sk的控制端、第k+16个开关单元电路S(k+16)的控制端、第k+32个开关单元电路S(k+32)的控制端、第k+48个开关单元电路S(k+48)的控制端、第k+64个开关单元电路S(k+64)的控制端、第k+80个开关单元电路S(k+80)的控制端、第k+96个开关单元电路S(k+96)的控制端和第k+112个开关单元电路S(k+112)的控制端连接且其连接端为仲裁器PUF的16位并行控制端的第k位，k＝1，2，3，…，16；每个开关单元电路分别包括第七数据选择器MUX7、第八数据选择器MUX8、第十七反相器B17、第十八反相器B18、第十九反相器B19和第二十反相器B20，第七数据选择器MUX7和第八数据选择器MUX8分别为二输入数据选择器，第七数据选择器MUX7和第八数据选择器MUX8分别具有第一输入端、第二输入端、控制端和输出端，第七数据选择器MUX7的第一输入端和第八数据选择器MUX8的第一输入端连接且其连接端为开关单元电路的第一输入端，第七数据选择器MUX7的第二输入端和第八数据选择器MUX8的第二输入端连接且其连接端为开关单元电路的第二输入端，第七数据选择器MUX7的控制端和第八数据选择器MUX8的控制端连接且其连接端为开关单元电路的控制端，第七数据选择器MUX7的输出端和第十七反相器B17的输入端连接，第十七反相器B17的输出端和第十八反相器B18的输入端连接，第十八反相器B18的输出端为开关单元单路的第一输出端，第八数据选择器MUX8的输出端和第十九反相器B19的输入端连接，第十九反相器B19的输出端和第二十反相器B20的输入端连接，第二十反相器B20的输出端为开关单元单路的第二输出端。

如图11所示，本实施例中，控制电路包括第三二输入与非门A3、第四二输入与非门A4、第五二输入与非门A5、第六二输入与非门A6、第七二输入与非门A7、第八二输入与非门A8、第二十一反相器B21、第二十二反相器B22、第二十三反相器B23、第二十四反相器B24、第二十五反相器B25和第二十六反相器B26；第三二输入与非门A3、第四二输入与非门A4、第五二输入与非门A5、第六二输入与非门A6、第七二输入与非门A7和第八二输入与非门A8分别具有第一输入端、第二输入端和输出端；第三二输入与非门A3的第一输入端、第四二输入与非门A4的第一输入端、第五二输入与非门A5的第一输入端、第六二输入与非门A6的第一输入端、第七二输入与非门A7的第一输入端和第八二输入与非门A8的第一输入端连接且其连接端为控制电路的控制信号输入端，第三二输入与非门A3的第二输入端为控制电路的时钟信号输入端，第四二输入与非门A4的第二输入端为控制电路的字线控制信号输入端，第五二输入与非门A5的第二输入端为控制电路的使能信号输入端，第六二输入与非门A6的第二输入端为控制电路的数据输入端，第七二输入与非门A7的第二输入端为控制电路的清零信号输入端，第八二输入与非门A8的第二输入端为控制电路的置数信号输入端，第三二输入与非门A3的输出端和第二十一反相器B21的输入端连接，第二十一反相器B21的输出端为控制电路的时钟信号输出端，第四二输入与非门A4的输出端和第二十二反相器B22的输入端连接，第二十二反相器B22的输出端为控制电路的字线控制信号输出端，第五二输入与非门A5的输出端和第二十三反相器B23的输入端连接，第二十三反相器B23的输出端为控制电路的使能信号输出端，第六二输入与非门A6的输出端和第二十四反相器B24的输入端连接，第二十四反相器B24的输出端为控制电路的数据输出端，第七二输入与非门A7的输出端和第二十五反相器B25的输入端连接，第二十五反相器B25的输出端为控制电路的清零信号输出端，第八二输入与非门A8的输出端和第二十六反相器B26的输入端连接，第二十六反相器B26的输出端为控制电路的置数信号输出端。

在TSMC 65nm CMOS工艺下，设计并验证本发明的一种抗模型攻击的强/弱混合型PUF电路的功能。其中，存储型随机源采用全定制设计，其余电路采用标准单元设计。本发明的输出128位密钥的汉明距分布如图12所示，分析图12可知：抗模型攻击的强/弱混合型PUF电路产生的密钥满足数学期望μ＝65.02，标准偏差σ＝6.12的正态分布，计算得抗模型攻击的强/弱混合型PUF电路密钥的唯一性为50.8％，密钥有良好的唯一性；本发明的抗模型攻击的强/弱混合型PUF电路的自相关性分析如图13所示，分析图13可知：对2048位PUF电路输出响应进行自相关性分析得，自相关平均值为0，90％置信区间范围为±0.02，即所设计PUF电路具有良好的空间独立性。

Claims (7)

1.一种抗模型攻击的强/弱混合型PUF电路，其特征在于包括控制电路和N个结构相同的PUF单元电路，N为大于等于2的整数，所述的控制电路具有时钟信号输入端、字线控制信号输入端、使能信号输入端、控制信号输入端、数据输入端、清零信号输入端、置数信号输入端、时钟信号输出端、字线控制信号输出端、使能信号输出端、数据输出端、清零信号输出端和置数信号输出端，所述的PUF单元电路具有时钟端、控制端、使能端、输入端、清零端、置数端和输出端；所述的控制电路的时钟信号输出端分别与128个所述的PUF单元电路的时钟端连接，所述的控制电路的字线控制信号输出端分别与128个所述的PUF单元电路的控制端连接，所述的控制电路的使能信号输出端分别与128个所述的PUF单元电路的使能端连接，所述的控制电路的数据输出端分别与128个所述的PUF单元电路的输入端连接，所述的控制电路的清零信号输出端分别与128个所述的PUF单元电路的清零端连接，所述的控制电路的置数信号输出端分别与128个所述的PUF单元电路的置数端连接；

所述的PUF单元电路包括存储型随机源、线性反馈移位寄存器、串转并模块和仲裁器PUF，所述的存储型随机源具有控制端、使能端和8位并行输出端；所述的线性反馈移位寄存器具有8位并行输入端、串行输出端、清零端、置数端和时钟端；所述的串转并模块具有串行输入端、时钟端和16位并行输出端；所述的仲裁器PUF具有输入端、16位并行控制端和输出端；所述的存储型随机源的控制端为所述的PUF单元电路的控制端，用于接入字线控制信号，所述的存储型随机源的使能端为所述的PUF单元电路的使能端，用于接入使能信号，所述的线性反馈移位寄存器的清零端为所述的PUF单元电路的清零端，用于接入清零信号，所述的线性反馈移位寄存器的置数端为所述的PUF单元电路的置数端，用于接入置数信号，所述的线性反馈移位寄存器的时钟端和所述的串转并模块的时钟端连接且其连接端为所述的PUF单元电路的时钟端，用于接入时钟信号，所述的仲裁器PUF的输入端为所述的PUF单元电路的输入端，用于接入输入信号，所述的仲裁器PUF的输出端为所述的PUF单元电路的输出端，用于输出PUF输出响应，所述的存储型随机源的8位并行输出端和所述的线性反馈移位寄存器的8位并行输入端一一对应连接，所述的线性反馈移位寄存器的串行输出端和所述的串转并模块的串行输入端连接，所述的串转并模块的16位并行输出端和所述的仲裁器PUF的16 位并行控制端一一对应连接；

所述的存储型随机源包括结构相同的八个存储单元，每个所述的存储单元分别具有控制端、使能端和输出端，八个所述的存储单元的控制端连接且其连接端为所述的存储型随机源的控制端，八个所述的存储单元的使能端连接且其连接端为所述的存储型随机源的使能端，第m个所述的存储单元的输出端为所述的存储型随机源的8位并行输出端的第m位，m＝1，2，…，8；所述的存储单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一二输入与非门、第二二输入与非门和第一反相器；所述的第一二输入与非门和所述的第二二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极、所述的第五PMOS管的源极和所述的第六PMOS管的源极均接入电源，所述的第一PMOS管的栅极、所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第三NMOS管的栅极和所述的第四NMOS管的漏极连接，所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所述的第一NMOS管的漏极、所述的第三NMOS管的漏极和所述的第四NMOS管的栅极连接，所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的存储单元的控制端，所述的第一NMOS管的源极和所述的第七NMOS管的栅极连接，所述的第二NMOS管的源极和所述的第八NMOS管的栅极连接，所述的第三NMOS管的源极和所述的第四NMOS管的源极均接地，所述的第三PMOS管的栅极、所述的第六PMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的存储单元的使能端，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第五PMOS管的栅极、所述的第五NMOS管的漏极、所述的第六NMOS管的栅极和所述的第一二输入与非门的第一输入端连接，所述的第四PMOS管的栅极、所述的第五PMOS管的漏极、所述的第六PMOS管的漏极、所述的第五NMOS管的栅极、所述的第六NMOS管的漏极和所述的第二二输入与非门的第二输入端连接，所述的第五NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第六NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第七NMOS管的源极、所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第九NMOS管的源极接地，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的输出端连接，所述的第一二输入与非门的输出端、所述的第二二输入与非门的第一输入端和所述的第一反相器的输入端连接，所述的第一反相器的输出端为所述的存储单元的输出端。

2.根据权利要求1所述的一种抗模型攻击的强/弱混合型PUF电路，其特征在于所述的线性反馈移位寄存器包括第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器、第六数据选择器、第一二输入异或门、第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器、第十三D触发器、第十四D触发器、第十五D触发器和第十六D触发器，所述的第一数据选择器、所述的第二数据选择器、所述的第三数据选择器和所述的第四数据选择器均为四输入数据选择器，所述的第一数据选择器、所述的第二数据选择器、所述的第三数据选择器和所述的第四数据选择器分别具有第一输入端、第二输入端、第三输入端、第四输入端、第一控制端、第二控制端和输出端，所述的第五数据选择器和所述的第六数据选择器均为二输入数据选择器，所述的第五数据选择器和所述的第六数据选择器分别具有第一输入端、第二输入端、控制端和输出端，所述的第一二输入异或门具有第一输入端、第二输入端和输出端，所述的第一D触发器、所述的第二D触发器、所述的第三D触发器、所述的第四D触发器、所述的第五D触发器、所述的第六D触发器、所述的第七D触发器、所述的第八D触发器、所述的第九D触发器、所述的第十D触发器、所述的第十一D触发器、所述的第十二D触发器、所述的第十三D触发器、所述的第十四D触发器、所述的第十五D触发器和所述的第十六D触发器分别具有输入端、时钟端、置数端、清零端、输出端和反相输出端，所述的第一D触发器的时钟端、所述的第二D触发器的时钟端、所述的第三D触发器的时钟端、所述的第四D触发器的时钟端、所述的第五D触发器的时钟端、所述的第六D触发器的时钟端、所述的第七D触发器的时钟端、所述的第八D触发器的时钟端、所述的第九D触发器的时钟端、所述的第十D触发器的时钟端、所述的第十一D触发器的时钟端、所述的第十二D触发器的时钟端、所述的第十三D触发器的时钟端、所述的第十四D触发器的时钟端、所述的第十五D触发器的时钟端和所述的第十六D触发器的时钟端连接且其连接端为所述的线性反馈移位寄存器的时钟端，所述的第一D触发器的置数端、所述的第二D触发器的清零端、所述的第三D触发器的置数端、所述的第四D触发器的置数端、所述的第五D触发器的清零端、所述的第六D触发器的置数端、所述的第七D触发器的清零端、所述的第八D触发器的置数端、所述的第九D触发器的清零端、所述的第十D触发器的置数端、所述的第十一D触发器的置数端、所述的第十二D触发器的清零端、所述的第十三D触发器的清零端、所述的第十四D触发器清零端、所述的第十五D触发器的置数端和所述的第十六D触发器的清零端连接且其连接端为所述的线性反馈移位寄存器的置数端；所述的第一D触发器的清零端、所述的第二D触发器的置数端、所述的第三D触发器的清零端、所述的第四D触发器的清零端、所述的第五D触发器的置数端、所述的第六D触发器的清零端、所述的第七D触发器的置数端、所述的第八D触发器的清零端、所述的第九D触发器的置数端、所述的第十D触发器的清零端、所述的第十一D触发器的清零端、所述的第十二D触发器的置数端、所述的第十三D触发器的置数端、所述的第十四D触发器的置数端、所述的第十五D触发器的清零端和所述的第十六D触发器的置数端连接且其连接端为所述的线性反馈移位寄存器的清零端；所述的第一数据选择器的第一输入端、所述的第一D触发器的输出端和所述的第二D触发器的输入端连接，所述的第一数据选择器的第二输入端、所述的第二D触发器的输出端和所述的第三D触发器的输入端连接，所述的第一数据选择器的第三输入端、所述的第三D触发器的输出端和所述的第四D触发器的输入端连接，所述的第一数据选择器的第四输入端、所述的第四D触发器的输出端和所述的第五D触发器的输入端连接，所述的第二数据选择器的第一输入端、所述的第五D触发器的输出端和所述的第六D触发器的输入端连接，所述的第二数据选择器的第二输入端、所述的第六D触发器的输出端和所述的第七D触发器的输入端连接，所述的第二数据选择器的第三输入端、所述的第七D触发器的输出端和所述的第八D触发器的输入端连接，所述的第二数据选择器的第四输入端、所述的第八D触发器的输出端和所述的第九D触发器的输入端连接，所述的第三数据选择器的第一输入端、所述的第九D触发器的输出端和所述的第十D触发器的输入端连接，所述的第三数据选择器的第二输入端、所述的第十D触发器的输出端和所述的第十一D触发器的输入端连接，所述的第三数据选择器的第三输入端、所述的第十一D触发器的输出端和所述的第十二D触发器的输入端连接，所述的第三数据选择器的第四输入端、所述的第十二D触发器的输出端和所述的第十三D触发器的输入端连接，所述的第四数据选择器的第一输入端、所述的第十三D触发器的输出端和所述的第十四D触发器的输入端连接，所述的第四数据选择器的第二输入端、所述的第十四D触发器的输出端和所述的第十五D触发器的输入端连接，所述的第四数据选择器的第三输入端、所述的第十五D触发器的输出端和所述的第十六D触发器的输入端连接，所述的第四数据选择器的第四输入端和所述的第十六D触发器的输出端连接且其连接端为所述的线性反馈移位寄存器的串行输出端，所述的第一数据选择器的输出端和所述的第五数据选择器的第一输入端连接，所述的第二数据选择器的输出端和所述的第五数据选择器的第二输入端连接，所述的第三数据选择器的输出端和所述的第六数据选择器的第一输入端连接，所述的第四数据选择器的输出端和所述的第六数据选择器的第二输入端连接，所述的第五数据选择器的输出端和所述的第一二输入异或门的第一输入端连接，所述的第六数据选择器的输出端和所述的第一二输入异或门的第二输入端连接，所述的第一二输入异或门的输出端和所述的第一D触发器的输入端连接，所述的第一数据选择器的第一控制端为所述的线性反馈移位寄存器的8位并行输入端的第1位，所述的第一数据选择器的第二控制端为所述的线性反馈移位寄存器的8位并行输入端的第2位，所述的第二数据选择器的第一控制端为所述的线性反馈移位寄存器的8位并行输入端的第3位，所述的第二数据选择器的第二控制端为所述的线性反馈移位寄存器的8位并行输入端的第4位，所述的第三数据选择器的第一控制端为所述的线性反馈移位寄存器的8位并行输入端的第5位，所述的第三数据选择器的第二控制端为所述的线性反馈移位寄存器的8位并行输入端的第6位，所述的第四数据选择器的第一控制端和所述的第五数据选择器的控制端的连接端为所述的线性反馈移位寄存器的8位并行输入端的第7位，所述的第四数据选择器的第二控制端和所述的第六数据选择器的控制端的连接端为所述的线性反馈移位寄存器的8位并行输入端的第8位。

3.根据权利要求2所述的一种抗模型攻击的强/弱混合型PUF电路，其特征在于所述的第一D触发器包括第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器和第九反相器，

所述的第七PMOS管的源极、所述的第八PMOS管的源极和所述的第十二PMOS管的源极分别接入电源，所述的第七PMOS管的栅极和所述的第十三NMOS管的栅极连接且其连接端为所述的第一D触发器的清零端，所述的第七PMOS管的漏极和所述的第九PMOS管的源极连接，所述的第八PMOS管的栅极、所述的第十三PMOS管的源极、所述的第十五NMOS管的栅极、所述的第十六NMOS管的源极和所述的第四反相器的输出端连接，所述的第八PMOS管的漏极和所述的第十PMOS管的源极连接，所述的第九PMOS管的栅极、所述的第十四NMOS管的栅极、所述的第十六NMOS管的栅极、所述的第十四PMOS管的栅极和所述的第三反相器的输出端连接，所述的第九PMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一PMOS管的漏极、所述的第十PMOS管的漏极、所述的第十四NMOS管的漏极和所述的第四反相器的输入端连接，所述的第十PMOS管的栅极、所述的第十NMOS管的栅极、所述的第十三PMOS管的栅极、所述的第十七NMOS管的栅极、所述的第二反相器的输出端和所述的第三反相器的输入端连接，所述的第十一PMOS管的源极和所述的第十二PMOS管的漏极连接，所述的第十一PMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的第一D触发器的输入端，所述的第十二PMOS管的栅极、所述的第十二NMOS管的栅极和所述的第九反相器的输出端连接，所述的第十三PMOS管的漏极、所述的第十六NMOS管的漏极、所述的第十四PMOS管的源极、所述的第十七NMOS管的源极和所述的第五反相器的输入端连接，所述的第十四PMOS管的漏极、所述的第十七NMOS管的漏极、所述的第六反相器的输出端和所述的第七反相器的输入端连接，所述的第十NMOS管的源极、所述的第十一NMOS管的漏极和所述的第十二NMOS管的漏极连接，所述的第十一NMOS管的源极、所述的第十二NMOS管的源极和所述的第十三NMOS管的漏极连接，所述的第十三NMOS管的源极和所述的第十五NMOS管的源极均接地，所述的第十四NMOS管的源极和所述的第十五NMOS管的漏极连接，

所述的第二反相器的输入端为所述的第一D触发器的时钟端，所述的第五反相器的输出端、所述的第六反相器的输入端和所述的第八反相器的输入端连接，所述的第七反相器的输出端为所述的第一D触发器的反相输出端，所述的第八反相器的输出端为所述的第一D触发器的输出端，所述的第九反相器的输入端为所述的第一D触发器的置数端，所述的第二D触发器、所述的第三D触发器、所述的第四D触发器、所述的第五D触发器、所述的第六D触发器、所述的第七D触发器、所述的第八D触发器、所述的第九D触发器、所述的第十D触发器、所述的第十一D触发器、所述的第十二D触发器、所述的第十三D触发器、所述的第十四D触发器、所述的第十五D触发器和所述的第十六D触发器的电路结构与所述的第一D触发器相同。

4.根据权利要求1所述的一种抗模型攻击的强/弱混合型PUF电路，其特征在于所述的串转并模块包括第十七D触发器、第十八D触发器、第十九D触发器、第二十D触发器、第二十一D触发器、第二十二D触发器、第二十三D触发器、第二十四D触发器、第二十五D触发器、第二十六D触发器、第二十七D触发器、第二十八D触发器、第二十九D触发器、第三十D触发器、第三十一D触发器和第三十二D触发器，所述的第十七D触发器、所述的第十八D触发器、所述的第十九D触发器、所述的第二十D触发器、所述的第二十一D触发器、所述的第二十二D触发器、所述的第二十三D触发器、所述的第二十四D触发器、所述的第二十五D触发器、所述的第二十六D触发器、所述的第二十七D触发器、所述的第二十八D触发器、所述的第二十九D触发器、所述的第三十D触发器、所述的第三十一D触发器和所述的第三十二D触发器分别具有输入端、时钟端、输出端和反相输出端，所述的第十七D触发器的输入端为所述的串转并模块的串行输入端，所述的第十七D触发器的时钟端、所述的第十八D触发器的时钟端、所述的第十九D触发器的时钟端、所述的第二十D触发器的时钟端、所述的第二十一D触发器的时钟端、所述的第二十二D触发器的时钟端、所述的第二十三D触发器的时钟端、所述的第二十四D触发器的时钟端、所述的第二十五D触发器的时钟端、所述的第二十六D触发器的时钟端、所述的第二十七D触发器的时钟端、所述的第二十八D触发器的时钟端、所述的第二十九D触发器的时钟端、所述的第三十D触发器的时钟端、所述的第三十一D触发器的时钟端和所述的第三十二D触发器的时钟端连接且其连接端为所述的串转并模块的时钟端，所述的第十七D触发器的输出端和所述的第十八D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第1位，所述的第十八D触发器的输出端和所述的第十九D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第2位，所述的第十九D触发器的输出端和所述的第二十D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第3位，所述的第二十D触发器的输出端和所述的第二十一D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第4位，所述的第二十一D触发器的输出端和所述的第二十二D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第5位，所述的第二十二D触发器的输出端和所述的第二十三D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第6位，所述的第二十三D触发器的输出端和所述的第二十四D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第7位，所述的第二十四D触发器的输出端和所述的第二十五D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第8位，所述的第二十五D触发器的输出端和所述的第二十六D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第9位，所述的第二十六D触发器的输出端和所述的第二十七D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第10位，所述的第二十七D触发器的输出端和所述的第二十八D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第11位，所述的第二十八D触发器的输出端和所述的第二十九D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第12位，所述的第二十九D触发器的输出端和所述的第三十D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第13位，所述的第三十D触发器的输出端和所述的第三十一D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第14位，所述的第三十一D触发器的输出端和所述的第三十二D触发器的输入端的连接端为所述的串转并模块的16位并行输出端的第15位，所述的第三十二D触发器的输出端为所述的串转并模块的16位并行输出端的第16位。

5.根据权利要求4所述的一种抗模型攻击的强/弱混合型PUF电路，其特征在于所述的第十七D触发器包括第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器和第十六反相器，所述的第十五PMOS管的源极和所述的第十六PMOS管的源极均接入电源，所述的第十五PMOS管的漏极和所述的第十七PMOS管的源极连接，所述的第十五PMOS管的栅极、所述的第十九NMOS管的栅极、所述的第二十二NMOS管的栅极、所述的第二十PMOS管的栅极和所述的第十一反相器的输出端连接，所述的第十六PMOS管的漏极和所述的第十八PMOS管的源极连接，所述的第十六PMOS管的栅极、所述的第十二反相器的输出端、所述的第二十一NMOS管的栅极、所述的第十九PMOS管的源极和所述的第二十二NMOS管的源极连接，所述的第十七PMOS管的栅极和所述的第十八NMOS管的栅极连接且其连接端为所述的第十七D触发器的输入端，所述的第十七PMOS管的漏极、所述的第十八NMOS管的漏极、所述的第十八 PMOS管的漏极、所述的第十九NMOS管的漏极和所述的第十二反相器的输入端连接，所述的第十八PMOS管的栅极、所述的第二十NMOS管的栅极、所述的第十九PMOS管的栅极、所述的第二十三NMOS管的栅极、所述的第十反相器的输出端和所述的第十一反相器的输入端连接，所述的第十九PMOS管的漏极、所述的第二十二NMOS管的漏极、所述的第二十PMOS管的源极、所述的第二十三NMOS管的源极和所述的第十三反相器的输入端连接，所述的第二十PMOS管的漏极、所述的第二十三NMOS管的漏极、所述的第十四反相器的输出端和所述的第十五反相器的输入端连接，所述的第十八NMOS管的源极和所述的第二十NMOS管的漏极连接，所述的第十九NMOS管的源极和所述的第二十一NMOS管的漏极连接，所述的第二十NMOS管的源极和所述的第二十一NMOS管的源极均接地，所述的第十反相器的输入端为所述的第十七D触发器的时钟端，所述的第十三反相器的输出端、所述的第十四反相器的输入端和所述的第十六反相器的输入端连接，所述的第十五反相器的输出端为所述的第十七D触发器的反相输出端，所述的第十六反相器的输出端为所述的第十七D触发器的输出端；所述的第十八D触发器、所述的第十九D触发器、所述的第二十D触发器、所述的第二十一D触发器、所述的第二十二D触发器、所述的第二十三D触发器、所述的第二十四D触发器、所述的第二十五D触发器、所述的第二十六D触发器、所述的第二十七D触发器、所述的第二十八D触发器、所述的第二十九D触发器、所述的第三十D触发器、所述的第三十一D触发器和所述的第三十二D触发器的电路结构图所述的第十七D触发器相同。

6.根据权利要求1所述的一种抗模型攻击的强/弱混合型PUF电路，其特征在于所述的仲裁器PUF包括结构相同的128个开关单元电路和一个仲裁器，所述的仲裁器具有第一输入端、第二输入端和输出端，所述的开关单元电路具有第一输入端、第二输入端、控制端、第一输出端和第二输出端，第1个所述的开关单元电路的第一输入端和第二输入端连接且其连接端为所述的仲裁器PUF的输入端，第j个所述的开关单元电路的第一输出端和第j+1个所述的开关单元电路的第一输入端连接，第j个所述的开关单元电路的第二输出端和第j+1个所述的开关单元电路的第二输入端连接，j＝1，2，……，127；第128个所述的开关单元电路的第一输出端和所述的仲裁器的第一输入端连接，第128个所述的开关单元电路的第二输出端和所述的仲裁器的第二输入端连接，所述的仲裁器的输出端为所述的仲裁器PUF的输出端，第k个所述的开关单元电路的控制端、第k+16个所述的开关单元电路的控制端、第k+32个所述的开关单元电路的控制端、第k+48个所述的开关单元电路的控制端、第k+64个所述的开关单元电路的控制端、第k+80个所述的开关单元电路的控制端、第k+96个所述的开关单元电路的控制端和第k+112个所述的开关单元电路的控制端连接且其连接端为所述的仲裁器PUF的16位并行控制端的第k位，k＝1，2，3，…，16；所述的开关单元电路包括第七数据选择器、第八数据选择器、第十七反相器、第十八反相器、第十九反相器和第二十反相器，所述的第七数据选择器和所述的第八数据选择器分别为二输入数据选择器，所述的第七数据选择器和所述的第八数据选择器分别具有第一输入端、第二输入端、控制端和输出端，所述的第七数据选择器的第一输入端和所述的第八数据选择器的第一输入端连接且其连接端为所述的开关单元电路的第一输入端，所述的第七数据选择器的第二输入端和所述的第八数据选择器的第二输入端连接且其连接端为所述的开关单元电路的第二输入端，所述的第七数据选择器的控制端和所述的第八数据选择器的控制端连接且其连接端为所述的开关单元电路的控制端，所述的第七数据选择器的输出端和所述的第十七反相器的输入端连接，所述的第十七反相器的输出端和所述的第十八反相器的输入端连接，所述的第十八反相器的输出端为所述的开关单元单路的第一输出端，所述的第八数据选择器的输出端和所述的第十九反相器的输入端连接，所述的第十九反相器的输出端和所述的第二十反相器的输入端连接，所述的第二十反相器的输出端为所述的开关单元单路的第二输出端。

7.根据权利要求1所述的一种抗模型攻击的强/弱混合型PUF电路，其特征在于所述的控制电路包括第三二输入与非门、第四二输入与非门、第五二输入与非门、第六二输入与非门、第七二输入与非门、第八二输入与非门、第二十一反相器、第二十二反相器、第二十三反相器、第二十四反相器、第二十五反相器和第二十六反相器；所述的第三二输入与非门、所述的第四二输入与非门、所述的第五二输入与非门、所述的第六二输入与非门、所述的第七二输入与非门和所述的第八二输入与非门分别具有第一输入端、第二输入端和输出端；所述的第三二输入与非门的第一输入端、所述的第四二输入与非门的第一输入端、所述的第五二输入与非门的第一输入端、所述的第六二输入与非门的第一输入端、所述的第七二输入与非门的第一输入端和所述的第八二输入与非门的第一输入端连接且其连接端为所述的控制电路的控制信号输入端，所述的第三二输入与非门的第二输入端为所述的控制电路的时钟信号输入端，所述的第四二输入与非门的第二输入端为所述的控制电路的字线控制信号输入端，所述的第五二输入与非门的第二输入端为所述的控制电路的使能信号输入端，所述的第六二输入与非门的第二输入端为所述的控制电路的数据输入端，所述的第七二输入与非门的第二输入端为所述的控制电路的清零信号输入端，所述的第八二输入与非门的第二输入端为所述的控制电路的置数信号输入端，所述的第三二输入与非门的输出端和所述的二十一反相器的输入端连接，所述的第二十一反相器的输出端为所述的控制电路的时钟信号输出端，所述的第四二输入与非门的输出端和所述的二十二反相器的输入端连接，所述的第二十二反相器的输出端为所述的控制电路的字线控制信号输出端，所述的第五二输入与非门的输出端和所述的二十三反相器的输入端连接，所述的第二十三反相器的输出端为所述的控制电路的使能信号输出端，所述的第六二输入与非门的输出端和所述的二十四反相器的输入端连接，所述的第二十四反相器的输出端为所述的控制电路的数据输出端，所述的第七二输入与非门的输出端和所述的二十五反相器的输入端连接，所述的第二十五反相器的输出端为所述的控制电路的清零信号输出端，所述的第八二输入与非门的输出端和所述的二十六反相器的输入端连接，所述的第二十六反相器的输出端为所述的控制电路的置数信号输出端。

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