CN105932998A - 一种采用延迟树结构的毛刺型puf电路 - Google Patents
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Abstract
本发明公开了一种采用延迟树结构的毛刺型PUF电路，包括时序控制电路、移位寄存器、n位结构相同的延迟树电路、延迟采样电路、输出电路和n输入异或门，延迟采样电路包括n位结构相同的延迟采样单元，延迟采样单元包括第一反相器和D触发器，每个Glitch产生电路由多级“1”冒险和“0”冒险电路组成，时序控制电路分别提供移位寄存器、延迟采样电路和输出电路的时钟信号，时序控制电路将控制信息存储到移位寄存器中，n位Glitch产生电路接入的输入信号依次通过延迟采样电路中的各个延迟采样单元，各个延迟采样单元裁决出PUF电路的输出数据，移位寄存器将输出数据输出到输出电路，作为毛刺型PUF电路的输出数据；优点是具有显著的非线性特性，可有效解决模型攻击等问题。
Description
技术领域
本发明涉及一种PUF电路，尤其是涉及一种采用延迟树结构的毛刺型PUF电路。
背景技术
在现代信息安全系统中，物理不可克隆函数(Physical Unclonable Functions，PUF)电路已经被广泛用来作为身份认证和防伪手段，如智能卡、信用卡、电子标签(Radio Frequency Identification Devices,RFID)、手机、安全摄像机和游戏设备等等。PUF电路属于芯片特征识别电路，具有唯一性、随机性和不可克隆性，通过提取芯片制造过程中无法避免引入的工艺偏差，产生无限多个特有的数据信息。将PUF电路应用到安全设备中，可以有效防御传统的攻击模式，如数学攻击、病毒攻击、差分功耗攻击以及碰撞攻击等等。国际上许多研究机构，包括美国、奥地利、日本和法国等国家，都对PUF电路展开了深入研究，并取得一定的研究成果。在PUF电路概念模型方面，Pappu等依据光学操作原理提出物理单向函数(Physical One-Way Functions，POWFs)的概念，并将其用于武器控制条约的战略武器识别中。在延迟型PUF电路的实现方面，Lim等采用CMOS工艺参数偏差实现随机函数的功能，结合互联线和晶体管的延迟偏差实现Arbiter-PUF电路；Cao等提出可配置逻辑结构的RO-PUF电路；Wieczorek等提出在FPGA上实现PUF电路的功能。在存储型PUF电路实现方面，Ying等在0.13μm工艺下实现有效长度为128位、能量效率为1.6pJ/bit、稳定性达到96％的SRAM-PUF电路；Holcomb等提出采用Power-up PUF电路实现芯片硬件指纹的认证；Wang等在TSMC65nm CMOS工艺下提出可重构多端口PUF电路设计。针对新型、功能强大的PUF电路的研究也越来越多。与此同时，研究人员也发现PUF电路存在被攻击的威胁，已经成功采用多种攻击方法对PUF电路实施攻击。其中，Ruhrmair等采用机器学习方法成功攻击物理不可克隆函数，并系统分析PUF电路模型攻击，成功攻击Arbiter-PUF和前反馈Arbiter-PUF等电路。随着攻击模式的增加，严重影响PUF电路的实用化进程。PUF 电路被攻击的主要原因是不具备足够的非线性特性，如何有效增强PUF电路的非线性特性，将成为下一代PUF电路的主要研究方向。信号在器件内部通过连线和逻辑单元时，都有一定的延时；信号的高低电平转换也需要一定的过渡时间；由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为“Glitch”(即“毛刺”信号)，该“毛刺”信号具有显著的非线性特性。
鉴此，利用Glitch的非线性特性，设计一种可有效解决模型攻击问题的采用延迟树结构的毛刺型PUF电路具有重要意义。
发明内容
本发明所要解决的技术问题是提供一种可有效解决模型攻击问题的采用延迟树结构的毛刺型PUF电路。
本发明解决上述技术问题所采用的技术方案为：一种采用延迟树结构的毛刺型PUF电路，包括时序控制电路、移位寄存器、n位结构相同的Glitch产生电路、延迟采样电路、输出电路和n输入异或门，n为整数且1≤n≤128；所述的延迟采样电路包括n位结构相同的延迟采样单元，所述的延迟采样单元包括第一反相器和D触发器，所述的D触发器具有时钟端、输入端和输出端，所述的第一反相器的输入端为所述的延迟采样单元的输入端，所述的第一反相器的输出端和所述的D触发器的输入端连接，所述的D触发器的输出端为所述的延迟采样单元的输出端，所述的D触发器的时钟端为所述的延迟采样单元的时钟端，n位所述的延迟采样单元的时钟端连接且其连接端为所述的延迟采样电路的时钟端，第j+1位所述的延迟采样单元的输入端和第j位所述的延迟采样单元中第一反相器的输出端连接，j＝1,2,3，…，n-1；第1位所述的延迟采样单元的输入端为所述的延迟采样电路的输入端，n位所述的延迟采样单元的输出端为所述的延迟采样电路的n个输出端；所述的时序控制电路分别与所述的延迟采样电路的时钟端、所述的移位寄存器和所述的输出电路连接，n位所述的Glitch产生电路的输入端连接且其连接端为所述的毛刺型PUF电路的输入端，n位所述的Glitch产生电路的输出端和所述的n输入异或门的n个输入端一一对应连接，所述的n输入异或门的输出端和所述的延迟采样电路的输入端连接，所述的延迟采样电路的n个输出端分别与所述的移位寄存器连接， 所述的移位寄存器和所述的输出电路连接。
所述的Glitch产生电路包括四个二输入或门，两个二输入与门、二输入异或门、第二反相器、第三反相器、第四反相器、第五反相器、第一缓冲器和第二缓冲器；所述的二输入或门具有第一输入端、第二输入端和输出端，所述的二输入与门具有第一输入端、第二输入端和输出端，所述的二输入异或门具有第一输入端、第二输入端和输出端，四个所述的二输入或门分别为第一二输入或门、第二二输入或门、第三二输入或门和第四二输入或门，两个所述的二输入与门分别为第一二输入与门和第二二输入与门；所述的第一二输入或门的第一输入端、所述的第一二输入或门的第二输入端、所述的第二二输入或门的第一输入端、所述的第二二输入或门的第二输入端、所述的第三二输入或门的第一输入端、所述的第三二输入或门的第二输入端、所述的第四二输入或门的第一输入端和所述的第四二输入或门的第二输入端连接且其连接端为所述的Glitch产生电路的输入端；所述的第一二输入或门的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端和所述的第一二输入与门的第一输入端连接，所述的第二二输入或门的输出端和所述的第一缓冲器的输入端连接，所述的第一缓冲器的输出端和所述的第一二输入与门的第二输入端连接，所述的第三二输入或门的输出端和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第二二输入与门的第一输入端连接，所述的第四二输入或门的输出端和所述的第二缓冲器的输入端连接，所述的第二缓冲器的输出端和所述的第二二输入与门的第二输入端连接，所述的第一二输入与门的输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端和所述的二输入异或门的第一输入端连接，所述的第二二输入与门的输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端和所述的二输入异或门的第二输入端连接，所述的二输入异或门的输出端为所述的Glitch产生电路的输出端。
与现有技术相比，本发明的优点在于通过时序控制电路、移位寄存器、n位结构相同的Glitch产生电路、延迟采样电路、输出电路和n输入异或门来构建毛刺型PUF电路，n为整数且1≤n≤128；延迟采样电路包括n位结构相同的延迟采样单元，延迟采样单元包括第一反相器和D触发器，D触发器具有时钟端、输入端和输出端，第一反相器的输入端为延迟采样单元的输入端，第一反相器的输出端和D触发器的输入端连接，D触发器的输出端为延迟采样单元的输出端，D触发器的时钟端为延迟采样单元的时钟端，n位延迟采样单元的时钟端连接且其连接端为延迟采样电路的时钟端，第j+1位延迟采样单 元的输入端和第j位延迟采样单元中第一反相器的输出端连接，j＝1,2,3，…，n-1；第1位延迟采样单元的输入端为延迟采样电路的输入端，n位延迟采样单元的输出端为延迟采样电路的n个输出端；时序控制电路分别与延迟采样电路的时钟端、移位寄存器和输出电路连接，n位Glitch产生电路的输入端连接且其连接端为毛刺型PUF电路的输入端，n位Glitch产生电路的输出端和n输入异或门的n个输入端一一对应连接，n输入异或门的输出端和延迟采样电路的输入端连接，延迟采样电路的n个输出端分别与移位寄存器连接，移位寄存器和输出电路连接；每个Glitch产生电路为一个延迟树结构，每个Glitch产生电路由多级“1”冒险和“0”冒险电路组成，时序控制电路分别提供移位寄存器、延迟采样电路和输出电路的时钟信号，在时钟信号控制下，时序控制电路将控制信息存储到移位寄存器中，n位Glitch产生电路接入的输入信号在时钟信号控制下依次通过延迟采样电路中的各个延迟采样单元，各个延迟采样单元裁决出PUF电路的输出数据；最后，通过移位寄存器将数据输出到输出电路，作为毛刺型PUF电路的输出数据；本发明利用信号传输理论和竞争-冒险现象，实现物理不可克隆函数(Physical Unclonable Functions,PUF)电路，结合“1”冒险和“0”冒险获得具有“毛刺”的输出波形，采用延迟采样电路实现Glitch-PUF的输出响应；由于“毛刺”信号具有显著的非线性特性，将其应用于PUF电路可有效解决模型攻击等问题；在TSMC 65nm CMOS工艺下，设计128位数据输出的Glitch-PUF，Monte Carlo仿真结果表明该毛刺型PUF电路具有良好的随机性；
当Glitch产生电路包括四个二输入或门，两个二输入与门、二输入异或门、第二反相器、第三反相器、第四反相器、第五反相器、第一缓冲器和第二缓冲器；二输入或门具有第一输入端、第二输入端和输出端，二输入与门具有第一输入端、第二输入端和输出端，二输入异或门具有第一输入端、第二输入端和输出端，四个二输入或门分别为第一二输入或门、第二二输入或门、第三二输入或门和第四二输入或门，两个二输入与门分别为第一二输入与门和第二二输入与门；第一二输入或门的第一输入端、第一二输入或门的第二输入端、第二二输入或门的第一输入端、第二二输入或门的第二输入端、第三二输入或门的第一输入端、第三二输入或门的第二输入端、第四二输入或门的第一输入端和第四二输入或门的第二输入端连接且其连接端为Glitch产生电路的输入端；第一二输入或门的输出端和第二反相器的输入端连接，第二反相器的输出端和第一二输入与门的第一输入端连接，第二二输入或门的输出端和第一缓冲器的输入端连接，第一缓冲器的输出端和第一二输入与门的第二输入端连接，第三二输入或门的输出端和第三反相 器的输入端连接，第三反相器的输出端和第二二输入与门的第一输入端连接，第四二输入或门的输出端和第二缓冲器的输入端连接，第二缓冲器的输出端和第二二输入与门的第二输入端连接，第一二输入与门的输出端和第四反相器的输入端连接，第四反相器的输出端和二输入异或门的第一输入端连接，第二二输入与门的输出端和第五反相器的输入端连接，第五反相器的输出端和二输入异或门的第二输入端连接，二输入异或门的输出端为Glitch产生电路的输出端时，该电路产生的Glitch信号随机性好、非线性明显并且不会被吸收，进一步提高毛刺型PUF电路的非线性特性。
附图说明
图1为本发明的采用延迟树结构的毛刺型PUF电路的结构图；
图2为本发明的采用延迟树结构的毛刺型PUF电路中延迟采样电路的结构图；
图3为本发明的延迟采样电路中的延迟采样单元的结构图；
图4为本发明的采用延迟树结构的毛刺型PUF电路中延迟树电路的结构图；
图5为本发明的采用延迟树结构的毛刺型PUF电路中延迟采样电路的工作情况分析图；
图6为本发明的采用延迟树结构的毛刺型PUF电路工作在“1”冒险下的仿真图；
图7为本发明的采用延迟树结构的毛刺型PUF电路工作在“0”冒险下的仿真图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图1-图3所示，一种采用延迟树结构的毛刺型PUF电路，包括时序控制电路、移位寄存器、n位结构相同的Glitch产生电路、延迟采样电路、输出电路和n输入异或门XOR1，n为整数且1≤n≤128；延迟采样电路包括n位结构相同的延迟采样单元，延迟采样单元包括第一反相器F1和D触发器D1，D触发器D1具有时钟端、输入端和输出端，第一反相器F1的输入端为延迟采样单元的输入端，第一反相器F1的输出端和D触发器D1的输入端连接，D触发器D1的输出端为延迟采样单元的输出端，D触发器D1的时钟端为延迟采样单元的时钟端，n位延迟采样单元的时钟端连接且其 连接端为延迟采样电路的时钟端，第j+1位延迟采样单元的输入端和第j位延迟采样单元中第一反相器F1的输出端连接，j＝1,2,3，…，n-1；第1位延迟采样单元的输入端为延迟采样电路的输入端，n位延迟采样单元的输出端为延迟采样电路的n个输出端；时序控制电路分别与延迟采样电路的时钟端、移位寄存器和输出电路连接，n位Glitch产生电路的输入端连接且其连接端为毛刺型PUF电路的输入端，n位Glitch产生电路的输出端和n输入异或门XOR1的n个输入端一一对应连接，n输入异或门XOR1的输出端和延迟采样电路的输入端连接，延迟采样电路的n个输出端分别与移位寄存器连接，移位寄存器和输出电路连接。
本实施例中，时序控制电路、移位寄存器、Glitch产生电路、输出电路、n输入异或门、D触发器和第一反相器均采用其技术领域的成熟产品。
本实施例中，延迟采样电路的工作情况分析图如图5所示。延迟采样电路在获得有效的Glitch信号后，将不同的Glitch信号转换为毛刺型PUF电路的二进制输出数据，工作过程可分为延迟和采样两个阶段。首先，在延迟阶段，带Glitch的输入信号依次通过n个延迟采样单元，延迟采样单元的延迟时间与D触发器的建立时间保持一致，每级延迟采样单元都引出一个输出端。然后，采样阶段，在时钟信号的控制下，每个D触发器对延迟采样电路的多个输出端进行采样，实现串联信号的并行化处理，采样结果暂存在D触发器内部寄存器中。如输入不包含有效Glitch信号，则延迟采样电路采样输出为0111100，0和1相对集中分部，如图5(a)所示；如输入包含有效Glitch信号，则延迟采样电路采样输出为0111101，0和1分部比较离散，如图5(b)所示。其中，图5(b)中最后一位出现1的即为有效Glitch信号。对采样结果进行Glitch信号统计，就可以获得毛刺型PUF电路的输出数据。
实施例二：如图1-图3所示，一种采用延迟树结构的毛刺型PUF电路，包括时序控制电路、移位寄存器、n位结构相同的Glitch产生电路、延迟采样电路、输出电路和n输入异或门XOR1，n为整数且1≤n≤128；延迟采样电路包括n位结构相同的延迟采样单元，延迟采样单元包括第一反相器F1和D触发器D1，D触发器D1具有时钟端、输入端和输出端，第一反相器F1的输入端为延迟采样单元的输入端，第一反相器F1的输出端和D触发器D1的输入端连接，D触发器D1的输出端为延迟采样单元的输出端，D触发器D1的时钟端为延迟采样单元的时钟端，n位延迟采样单元的时钟端连接且其连接端为延迟采样电路的时钟端，第j+1位延迟采样单元的输入端和第j位延迟采样单 元中第一反相器F1的输出端连接，j＝1,2,3，…，n-1；第1位延迟采样单元的输入端为延迟采样电路的输入端，n位延迟采样单元的输出端为延迟采样电路的n个输出端；时序控制电路分别与延迟采样电路的时钟端、移位寄存器和输出电路连接，n位Glitch产生电路的输入端连接且其连接端为毛刺型PUF电路的输入端，n位Glitch产生电路的输出端和n输入异或门XOR1的n个输入端一一对应连接，n输入异或门XOR1的输出端和延迟采样电路的输入端连接，延迟采样电路的n个输出端分别与移位寄存器连接，移位寄存器和输出电路连接。
如图4所示，本实施例中，延迟采样电路包括四个二输入或门，两个二输入与门、二输入异或门XOR2、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5、第一缓冲器T1和第二缓冲器T2；二输入或门具有第一输入端、第二输入端和输出端，二输入与门具有第一输入端、第二输入端和输出端，二输入异或门XOR2具有第一输入端、第二输入端和输出端，四个二输入或门分别为第一二输入或门OR1、第二二输入或门OR2、第三二输入或门OR3和第四二输入或门OR4，两个二输入与门分别为第一二输入与门AND1和第二二输入与门AND2；第一二输入或门OR1的第一输入端、第一二输入或门OR1的第二输入端、第二二输入或门OR2的第一输入端、第二二输入或门OR2的第二输入端、第三二输入或门OR3的第一输入端、第三二输入或门OR3的第二输入端、第四二输入或门OR4的第一输入端和第四二输入或门OR4的第二输入端连接且其连接端为Glitch产生电路的输入端；第一二输入或门OR1的输出端和第二反相器F2的输入端连接，第二反相器F2的输出端和第一二输入与门AND1的第一输入端连接，第二二输入或门OR2的输出端和第一缓冲器T1的输入端连接，第一缓冲器T1的输出端和第一二输入与门AND1的第二输入端连接，第三二输入或门OR3的输出端和第三反相器F3的输入端连接，第三反相器F3的输出端和第二二输入与门AND2的第一输入端连接，第四二输入或门OR4的输出端和第二缓冲器T2的输入端连接，第二缓冲器T2的输出端和第二二输入与门AND2的第二输入端连接，第一二输入与门AND1的输出端和第四反相器F4的输入端连接，第四反相器F4的输出端和二输入异或门XOR2的第一输入端连接，第二二输入与门AND2的输出端和第五反相器F5的输入端连接，第五反相器F5的输出端和二输入异或门XOR2的第二输入端连接，二输入异或门XOR2的输出端为延迟采样电路的输出端。
本实施例中，时序控制电路、移位寄存器、输出电路、n输入异或门、D触发器和第 一反相器、二输入或门，二输入与门、二输入异或门XOR2、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5、第一缓冲器T1和第二缓冲器T2均采用其技术领域的成熟产品。
本实施例中，延迟采样电路的工作情况分析图如图5所示。延迟采样电路在获得有效的Glitch信号后，将不同的Glitch信号转换为毛刺型PUF电路的二进制输出数据，工作过程可分为延迟和采样两个阶段。首先，在延迟阶段，带Glitch的输入信号依次通过n个延迟采样单元，延迟采样单元的延迟时间与D触发器的建立时间保持一致，每级延迟采样单元都引出一个输出端。然后，采样阶段，在时钟信号的控制下，每个D触发器对延迟采样电路的多个输出端进行采样，实现串联信号的并行化处理，采样结果暂存在D触发器内部寄存器中。如输入不包含有效Glitch信号，则延迟采样电路采样输出为0111100，0和1相对集中分部，如图5(a)所示；如输入包含有效Glitch信号，则延迟采样电路采样输出为0111101，0和1分部比较离散，如图5(b)所示。其中，图5(b)中最后一位出现1的即为有效Glitch信号。对采样结果进行Glitch信号统计，就可以获得毛刺型PUF电路的输出数据。
采用TSMC 65nm CMOS工艺，设计本发明的采用延迟树结构的毛刺型PUF电路。与门、或门和反相器分别为标准单元AN2D0、OR2D0、INVD0，涉及的晶体管尺寸分别为NMOS管60nm/260nm、PMOS管60nm/195nm。为验证本发明的毛刺型PUF电路的随机性，对本发明的采用延迟树结构的毛刺型PUF电路进行Monte Carlo仿真，本发明的采用延迟树结构的毛刺型PUF电路工作在“1”冒险下的仿真图如图6所示，本发明的采用延迟树结构的毛刺型PUF电路工作在“0”冒险下的仿真图如图7所示。分析图6和图7可知，本发明的采用延迟树结构的毛刺型PUF电路的输出响应具有良好的随机性。
本发明的采用延迟树结构的毛刺型PUF电路与相关文献中的PUF电路进行比较，比较结果如表1所示。
表1与相关文献的比较结果
表1中文献VLSI[1]为LIM D,LEE JW,GASSEND B,et al..Extracting secret keys from integrated circuits[J].IEEE Transactions on Very Large Scale Integration(VLSI)Systems,2005,13(10):1200–1205.文献JSSC[2]为HOLCOMB DE,BURLESON WP,and FU K.Power-up SRAM state as an identifying fingerprint and source of true random numbers[J].IEEE Transactions on Computers,2009,58(9):1198–1210.文献IEICE[3]为WANG Pengjun,ZHANG Yuejun,HAN Jun,et al..Architecture and physical implementation of reconfigurable multi-port physical unclonable functions in 65nm CMOS[J].IEICE Transactions on Fundamentals of Electronics,Communications and Computer Sciences,2013,E96-A(5):963–970.文献TIFS[4]为ZHANG Le,FONG Xuanyao,CHANG Chiphong,et al..Highly reliable spin-transfer torque magnetic RAM-based physical unclonable function with multi-response-bits per cell[J].IEEE Transactions on Information Forensics and Security,2015,10(8):1630–1642.文献DATA[5]为BHARGAVE M,and MAI K.An efficient reliable PUF-based cryptographic key generator in 65nm CMOS[C].Design,Automation and Test in Europe Conference and Exhibition(DATE),Dresden,Germany,2014:1–6.文献TCASI[6]为WAN Meilin,HE Zhangqing,HAN Shuang,et al..An invasive-attack-resistant PUF based on switched-capacitor circuit.IEEE Transactions on Circuits and Systems I:Regular Papers,2015,62(8):2024–2034.
分析表1可知，本发明的采用延迟树结构的毛刺型PUF电路的非线性特性大大提高，可以有效地实现PUF电路防御模型攻击，随机性达到98％以上。由于使用采样电路复用技术，降低整体PUF电路的硬件成本。
Claims (2)
1.一种采用延迟树结构的毛刺型PUF电路，其特征在于包括时序控制电路、移位寄存器、n位结构相同的延迟树电路、延迟采样电路、输出电路和n输入异或门，n为整数且1≤n≤128；所述的延迟采样电路包括n位结构相同的延迟采样单元，所述的延迟采样单元包括第一反相器和D触发器，所述的D触发器具有时钟端、输入端和输出端，所述的第一反相器的输入端为所述的延迟采样单元的输入端，所述的第一反相器的输出端和所述的D触发器的输入端连接，所述的D触发器的输出端为所述的延迟采样单元的输出端，所述的D触发器的时钟端为所述的延迟采样单元的时钟端，n位所述的延迟采样单元的时钟端连接且其连接端为所述的延迟采样电路的时钟端，第j+1位所述的延迟采样单元的输入端和第j位所述的延迟采样单元中第一反相器的输出端连接，j＝1,2,3，…，n-1；第1位所述的延迟采样单元的输入端为所述的延迟采样电路的输入端，n位所述的延迟采样单元的输出端为所述的延迟采样电路的n个输出端；所述的时序控制电路分别与所述的延迟采样电路的时钟端、所述的移位寄存器和所述的输出电路连接，n位所述的Glitch产生电路的输入端连接且其连接端为所述的毛刺型PUF电路的输入端，n位所述的Glitch产生电路的输出端和所述的n输入异或门的n个输入端一一对应连接，所述的n输入异或门的输出端和所述的延迟采样电路的输入端连接，所述的延迟采样电路的n个输出端分别与所述的移位寄存器连接，所述的移位寄存器和所述的输出电路连接。
2.根据权利要求1所述的一种采用延迟树结构的毛刺型PUF电路，其特征在于所述的Glitch产生电路包括四个二输入或门，两个二输入与门、二输入异或门、第二反相器、第三反相器、第四反相器、第五反相器、第一缓冲器和第二缓冲器；所述的二输入或门具有第一输入端、第二输入端和输出端，所述的二输入与门具有第一输入端、第二输入端和输出端，所述的二输入异或门具有第一输入端、第二输入端和输出端，四个所述的二输入或门分别为第一二输入或门、第二二输入或门、第三二输入或门和第四二输入或门，两个所述的二输入与门分别为第一二输入与门和第二二输入与门；
所述的第一二输入或门的第一输入端、所述的第一二输入或门的第二输入端、所述的第二二输入或门的第一输入端、所述的第二二输入或门的第二输入端、所述的第三二输入或门的第一输入端、所述的第三二输入或门的第二输入端、所述的第四二输入或门的第一输入端和所述的第四二输入或门的第二输入端连接且其连接端为所述的Glitch产生电路的输入端；所述的第一二输入或门的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端和所述的第一二输入与门的第一输入端连接，所述的第二二输入或门的输出端和所述的第一缓冲器的输入端连接，所述的第一缓冲器的输出端和所述的第一二输入与门的第二输入端连接，所述的第三二输入或门的输出端和所述的第三反相器的输入端连接，所述的第三反相器的输出端和所述的第二二输入与门的第一输入端连接，所述的第四二输入或门的输出端和所述的第二缓冲器的输入端连接，所述的第二缓冲器的输出端和所述的第二二输入与门的第二输入端连接，所述的第一二输入与门的输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端和所述的二输入异或门的第一输入端连接，所述的第二二输入与门的输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端和所述的二输入异或门的第二输入端连接，所述的二输入异或门的输出端为所述的Glitch产生电路的输出端。
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