CN109522753A - 电路结构及其驱动方法、芯片及其认证方法、电子设备 - Google Patents

电路结构及其驱动方法、芯片及其认证方法、电子设备 Download PDF

Info

Publication number
CN109522753A
CN109522753A CN201710840926.5A CN201710840926A CN109522753A CN 109522753 A CN109522753 A CN 109522753A CN 201710840926 A CN201710840926 A CN 201710840926A CN 109522753 A CN109522753 A CN 109522753A
Authority
CN
China
Prior art keywords
resistive device
address
circuit
resistive
resistance value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710840926.5A
Other languages
English (en)
Other versions
CN109522753B (zh
Inventor
吴华强
庞亚川
高滨
钱鹤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Xinli Technology Innovation Center Co ltd
Original Assignee
Tsinghua University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tsinghua University filed Critical Tsinghua University
Priority to CN201710840926.5A priority Critical patent/CN109522753B/zh
Priority to US16/132,931 priority patent/US10468099B2/en
Publication of CN109522753A publication Critical patent/CN109522753A/zh
Application granted granted Critical
Publication of CN109522753B publication Critical patent/CN109522753B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0059—Security or protection circuits or methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/75—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09C—CIPHERING OR DECIPHERING APPARATUS FOR CRYPTOGRAPHIC OR OTHER PURPOSES INVOLVING THE NEED FOR SECRECY
    • G09C1/00—Apparatus or methods whereby a given sequence of signs, e.g. an intelligible text, is transformed into an unintelligible sequence of signs by transposing the signs or groups of signs or by replacing them by others according to a predetermined system
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • H04L9/3271—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
    • H04L9/3278—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2221/00—Indexing scheme relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/21—Indexing scheme relating to G06F21/00 and subgroups addressing additional information or applications relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/2103—Challenge-response
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0057—Read done in two steps, e.g. wherein the cell is read twice and one of the two read values serving as a reference value
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种实现物理不可克隆函数的电路结构及其驱动方法、集成电路芯片及其认证方法、电子设备。该电路结构包括多层电路、第一地址电路和输出电路。多层电路包括可寻址的第一阻变器件阵列和可寻址的第二阻变器件阵列，第一地址电路配置为将第二阻变器件阵列中的第二阻变器件的阻值映射成为第一地址，第一地址用于定位被选中的第一阻变器件；输出电路配置为获取并处理被选中的第一阻变器件的阻值，且输出处理结果。该电路结构基于多层阻变存储器阵列实现物理不可克隆函数，通过地址映射的方法连接各层阻变器件阵列，提升数据复杂度，提高物理不可克隆函数的抗机器学习算法攻击的能力，增加硬件认证的安全性。

Description

电路结构及其驱动方法、芯片及其认证方法、电子设备
技术领域
本公开的实施例涉及一种实现物理不可克隆函数的电路结构及其驱动方法、集成电路芯片及其认证方法、电子设备。
背景技术
随着信息技术的高速发展，智能卡、射频识别等硬件的应用越来越广泛，硬件安全面临着多方面的威胁，例如，硬件特洛伊、知识产权剽窃、集成电路逆向工程、侧信道攻击等。因此，硬件安全认证成为安全领域的研究热点。物理不可克隆函数(PhysicalUnclonable Function,PUF)因具有随机性、可再现性以及与微纳加工工艺的兼容性等优点而被认为是硬件安全防护的一种可行技术方案。
发明内容
本公开至少一实施例提供一种实现物理不可克隆函数的电路结构，包括：多层电路、第一地址电路和输出电路。所述多层电路包括第一存储电路单元和第二存储电路单元，所述第一存储电路单元包括可寻址的第一阻变器件阵列，所述第二存储电路单元包括可寻址的第二阻变器件阵列，所述第一地址电路被配置为将所述第二阻变器件阵列中的第二阻变器件的阻值映射成为第一地址，所述第一地址用于定位被选中的第一阻变器件；所述输出电路被配置为获取并处理所述被选中的第一阻变器件的阻值，且输出处理结果。
例如，在本公开一示例提供的实现物理不可克隆函数的电路结构中，所述第一地址电路被配置为将所述第二阻变器件阵列中的至少两个第二阻变器件的阻值映射成为所述第一地址。
例如，在本公开一示例提供的实现物理不可克隆函数的电路结构中，所述第一阻变器件阵列中的第一阻变器件的阻值在第一预设阻值范围内均匀离散分布，所述第二阻变器件阵列中的第二阻变器件的阻值在第二预设阻值范围内均匀离散分布。
例如，在本公开一示例提供的实现物理不可克隆函数的电路结构中，所述第一地址包括第一行地址和第一列地址。
例如，在本公开一示例提供的实现物理不可克隆函数的电路结构中，所述第一地址电路包括行地址映射子电路和列地址映射子电路，所述行地址映射子电路被配置为生成所述第一行地址，所述列地址映射子电路被配置为生成所述第一列地址。
例如，在本公开一示例提供的实现物理不可克隆函数的电路结构中，所述第一地址电路包括灵敏放大器和/或模拟数字转换器。
例如，在本公开一示例提供的实现物理不可克隆函数的电路结构中，所述模拟数字转换器采用并行映射方法实现地址映射，所述灵敏放大器采用串行映射方法实现地址映射。
例如，在本公开一示例提供的实现物理不可克隆函数的电路结构中，所述输出电路包括比较子电路。所述比较子电路被配置为将所述被选中的第一阻变器件的阻值和参考阻值进行比较，并输出阻值比较结果，所述阻值比较结果为所述处理结果。
例如，本公开一示例提供的实现物理不可克隆函数的电路结构还包括第二地址电路。所述第二地址电路被配置为接收第二地址，并根据所述第二地址定位被选中的第二阻变器件，所述第一地址电路被配置为将所述被选中的第二阻变器件的阻值映射成为所述第一地址。
例如，在本公开一示例提供的实现物理不可克隆函数的电路结构中，在施加相同的工作电压的情况下，所述第一阻变器件阵列中的至少两个第一阻变器件的阻值彼此不同，所述第二阻变器件阵列中的至少两个第二阻变器件的阻值彼此不同。
例如，在本公开一示例提供的实现物理不可克隆函数的电路结构中，所述第一阻变器件阵列具有多个第一阈值电压，所述第二阻变器件阵列具有多个第二阈值电压，所述相同的工作电压小于所述多个第一阈值电压中最小的第一阈值电压和所述多个第二阈值电压中最小的第二阈值电压。
本公开至少一实施例还提供一种集成电路芯片，包括上述任一项所述实现物理不可克隆函数的电路结构。
本公开至少一实施例还提供一种电子设备，包括上述的集成电路芯片。
例如，本公开一示例提供的电子设备还包括控制器。所述控制器被配置为控制输出激励信号；所述集成电路芯片被配置为接收所述激励信号，并根据所述激励信号产生并输出实际响应信号。
例如，本公开一示例提供的电子设备还包括比较器。所述控制器还被配置为控制输出与所述激励信号相对应的目标响应信号；所述比较器被配置为：接收所述目标响应信号和所述实际响应信号；以及比较所述目标响应信号和所述实际响应信号，并输出响应信号比较结果。
本公开至少一实施例还提供一种根据上述任一所述的实现物理不可克隆函数的电路结构的驱动方法，包括：获得所述第二阻变器件阵列的地址；根据所述第二阻变器件阵列的地址，在所述第二阻变器件阵列中定位被选中的第二阻变器件；将所述被选中选择的第二阻变器件的阻值映射成为所述第一地址；根据所述第一地址定位被选中的第一阻变器件；以及获取并处理所述被选中的第一阻变器件的阻值，输出处理结果。
例如，本公开一示例提供的驱动方法中，将所述被选中的第二阻变器件的阻值映射成为所述第一地址，包括：向所述被选中的第二阻变器件施加相同的工作电压；将流过所述被选中的第二阻变器件的电流与参考电流组进行比较，以得到电流比较结果；根据所述电流比较结果确定所述第一地址。
例如，本公开一示例提供的驱动方法中，获取并处理所述被选中的第一阻变器件的阻值，包括：获取所述被选中的第一阻变器件的阻值和参考阻值；比较所述被选中的第一阻变器件的阻值和参考阻值，以得到阻值比较结果；输出所述阻值比较结果，所述阻值比较结果为所述处理结果。
本公开至少一实施例还提供一种集成电路芯片的认证方法，应用于上述集成电路芯片中，包括：获取激励信号和与所述激励信号相对应的目标响应信号；将所述激励信号发送到所述集成电路芯片；根据所述激励信号由所述集成电路芯片生成并输出实际响应信号；判断所述实际响应信号与所述目标响应信号是否相同，如果是，则确定所述集成电路芯片为真，如果不是，则确定所述集成电路芯片为假。
本公开至少一实施例提供一种实现物理不可克隆函数(PUF)的电路结构及其驱动方法、集成电路芯片及其认证方法、电子设备，该实现PUF的电路结构基于多层阻变存储器阵列实现PUF，并通过地址映射的方法连接各层阻变器件阵列，从而提升数据复杂度，提高PUF的抗机器学习算法攻击的能力，解决用于认证的PUF无法抵抗机器学习算法攻击的问题，增加硬件认证的安全性。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一实施例提供的一种实现物理不可克隆函数的电路结构的示意性框图；
图2为本公开一实施例提供的一种实现物理不可克隆函数的电路结构的结构示意图；
图3为一种阻变存储器件的电学特性的示意图；
图4为1024个阻变存储器件在复位电压为3.6V时的电流累积概率分布曲线图；
图5为本公开一实施例提供的第二阻变器件阵列中的第二阻变器件的阻值分布示意图；
图6为本公开一实施例提供的一种地址映射过程所使用的灵敏放大器电路的示意性框图；
图7为本公开一实施例提供的一种集成电路芯片的认证方法的示意性流程图；
图8为本公开一实施例提供的一种集成电路芯片的认证方法的示意性框图；
图9为本公开一实施例提供的一种电子设备的示意性框图；以及
图10为本公开一实施例提供的一种实现物理不可克隆函数的电路结构的驱动方法的示意性流程图。
具体实施方式
为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。为了保持本公开实施例的以下说明清楚且简明，本公开省略了已知功能和已知部件的详细说明。
目前，物理不可克隆函数(Physical Unclonable Function,PUF)是一种依赖芯片特征的硬件函数实现电路，具有唯一性和随机性，通过提取芯片制造过程中必然引入的工艺参数偏差，实现激励信号与响应信号唯一对应的函数功能。PUF可以应用于知识产权保护、可信计算、硬件认证系统、密钥生成等领域。PUF可以包括仲裁器PUF、静态随机存储器PUF和阻变存储器PUF等。这些PUF大多是单一性地重复利用同一个单元产生输出，导致数据复杂度较低，激励响应对(Challenge-Response Paris,CRP)之间存在一定的数据相关性。而机器学习算法因适用于提取数据中难以发现的关联性而被广泛用于攻击PUF。仲裁器PUF已被证明不能抵抗机器学习算法攻击，其它用于认证的PUF也面临着机器学习算法攻击的威胁。
为了使用较少的硬件消耗产生较大的激励响应对空间，用于认证的PUF多使用数据源重用的技术方案。例如，单层的阻变存储器PUF使用每次随机选择两个单元的方案产生一位输出，这种方案下使用较少的阻变存储器单元即可以得到大量不重复的输出。但不同输出之间可能使用同一个阻变存储器单元，因此导致不同输出之间存在一定的数据关联。攻击者只需要得到一定比例的输出，并使用机器学习算法提取其中的关联性便可以准确预测其它的输出，从而阻碍了PUF在硬件安全领域的应用前景。
相较于仲裁器PUF，使用单层的阻变存储器阵列通过差分的方法输出可以在一定程度上提高数据复杂度，但使用机器学习算法的攻击结果表明，随着攻击次数的增加，其安全性仍然会逐渐降低。因此，提高PUF的抗机器学习算法攻击能力成为目前PUF应用的迫切需求。
本公开至少一实施例提供一种实现物理不可克隆函数(PUF)的电路结构及其驱动方法、集成电路芯片及其认证方法、电子设备，该实现PUF的电路结构基于多层阻变存储器阵列实现PUF，并通过地址映射的方法连接各层阻变器件阵列，从而提升数据复杂度，提高PUF的抗机器学习算法攻击的能力，解决用于认证的PUF无法抵抗机器学习算法攻击的问题，增加硬件认证的安全性。
图1为本公开一实施例提供的一种实现物理不可克隆函数的电路结构的示意性框图，图2为本公开一实施例提供的一种实现物理不可克隆函数的电路结构的结构示意图。
例如，如图1所示，本公开实施例提供的实现PUF的电路结构包括：多层电路10、第一地址电路20和输出电路30。多层电路10可以包括多个存储电路单元。多个存储电路单元例如包括第一存储电路单元11和第二存储电路单元12，第一存储电路单元11包括可寻址的第一阻变器件阵列111，第二存储电路单元12包括可寻址的第二阻变器件阵列121。第一地址电路20被配置为将第二阻变器件阵列121中的第二阻变器件的阻值映射成为第一地址，第一地址用于定位被选中的第一阻变器件。输出电路30被配置为获取并处理被选中的第一阻变器件1111的阻值，且输出处理结果。
例如，第一存储电路单元11为第一层电路，第二存储电路单元12为第二层电路。需要说明的是，第一存储电路单元11和第二存储电路单元12并不表示物理意义上的分层，其仅表示不同的电路区域。
本公开实施例提供的实现PUF的电路结构基于多层阻变存储器阵列实现PUF，并通过地址映射的方法连接各层阻变器件阵列，从而提升数据复杂度，提高PUF的抗机器学习算法攻击的能力，解决用于认证的PUF无法抵抗机器学习算法攻击的问题，增加硬件认证的安全性。
例如，多个存储电路单元还可以包括第三存储电路单元、第四存储电路单元等，从而进一步增加数据复杂度，提高PUF的抗机器学习算法攻击的能力。例如，第三存储电路单元包括可寻址的第三阻变器件阵列，第四存储电路单元包括可寻址的第四阻变器件阵列。第四阻变器件的阻值可以映射成为第三地址，第三地址用于定位被选中的第三阻变器件。被选中的第三阻变器件的阻值可以映射成为第二地址，第二地址用于定位被选中的第二阻变器件。被选中的第二阻变器件的阻值可以映射成为第一地址。多个存储电路单元的地址映射关系类似，在本公开以下的描述中，以多层电路10包括第一存储电路单元11和第二存储电路单元12为例详细说明多层电路10的工作过程。但本领域技术人员应当知道，该工作过程同样适用于多层电路10中的其他存储电路单元。
例如，第一阻变器件和第二阻变器件均为阻变存储器件(Resistive RandomAccess Memory，RRAM)。例如，阻变存储器件可以具有层叠的电极-介质层-电极结构，即介质层设置在两层电极之间。电极的材料可以为金属材料，如金(Au)、铂(Pt)、钨(W)、镍(Ni)、铜(Cu)或铝(Al)等，也可以是一些特殊的导电材料，如氮化钛(TiN)。介质层的材料可以为单层的金属氧化物、钙钛矿型化合物等，也可以是多种材料的叠层，如氧化铪(HfOx)与氧化铝(AlOy)的叠层。金属氧化物可以包括氧化钽(TaOx)、氧化铝铪(HfAlyOx)、五氧化二钽(Ta5O2)、二氧化钒(VO2)或二氧化铌(NbO2)等。
例如，阻变存储器件的特性是在外加电压下，介质层的电阻会发生变化。图3为一种阻变存储器件的电学特性的示意图。如图3所示，横坐标表示施加给阻变存储器件的外加扫描电压，纵坐标表示测量电流的对数。对阻变存储器件施加置位电压(即正向电压)和复位电压(即反向电压)时，其电阻值的变化不同。需要说明的是，若阻变存储器件为双极性阻变存储器件(例如，其结构为上电极-金属氧化物叠层-下电极)，对阻变存储器件施加置位电压表示施加给上电极的电压大于施加给下电极的电压，则对阻变存储器件施加复位电压表示施加给上电极的电压小于施加给下电极的电压。
例如，如图3所示，在对阻变存储器件施加置位电压的情况下，若对阻变存储器件进行正向扫描，也就是说，当置位电压从0V逐渐增加到3V时，阻变存储器件的电压-电流变化曲线由曲线15表示。此时，阻变存储器件的电阻值随着置位电压的增加而减小。若对阻变存储器件进行反向扫描，也就是说，当置位电压从3V逐渐减小到0V时，阻变存储器件的电压-电流变化曲线由曲线16表示。此时，由于仍然施加的为正向电压，阻变存储器件的电阻值随着正向电压的减小而缓慢减小。在置位时，阻变存储器件的电阻会逐渐减小，曲线16位于曲线15的上方。
例如，如图3所示，在对阻变存储器件施加复位电压的情况下，若对阻变存储器件进行正向扫描，也就是说，当复位电压从0V逐渐减小到-3V时，阻变存储器件的电压-电流变化曲线由曲线17表示。此时，阻变存储器件的电阻值随着复位电压的增加而增大；若对阻变存储器件进行反向扫描，也就是说，当复位电压从-3V逐渐增加到0V时，阻变存储器件的电压-电流变化曲线由曲线18表示。此时，阻变存储器件的电阻值随着负向电压的减小而缓慢增大。在复位时，阻变存储器件的电阻会逐渐增大，曲线18位于曲线17的下方。
例如，阻变存储器件的电阻具有随机性。同样的阻变存储器件在同样的电压下其电阻的改变可能完全不同。例如，图4示出了1024个阻变存储器件在复位电压为3.6V时的电流累积概率分布曲线。在低于操作阈值的相同的电压下，电阻和电流成线性关系，电流的分布也可以表示阻变存储器件的电阻的分布。如图4所示，横坐标表示读取的阻变存储器件的电流，该阻变存储器件的电流的分布是在例如0.15V的读电压(即工作电压)下得到的。纵坐标表示电流累积概率，在相应的区间内点越稠密表示在该区间内电流出现的概率越大。
例如，第一阻变器件阵列111和第二阻变器件阵列121的结构可以相同，也可以不同。本公开实施例对此不作限制。例如，如图2所示，在一个示例中，第一阻变器件阵列111和第二阻变器件阵列121的结构相同。需要说明的是，图2所示的第一阻变器件阵列111和第二阻变器件阵列121的结构仅是示例性的，并非对本公开实施例的限制。下面以第一阻变器件阵列111为例进行说明。
例如，第一阻变器件阵列111可以为有源矩阵阵列，也可以为无源矩阵阵列。在无源矩阵阵列中，字线和位线在矩阵的每一个节点通过一个第一阻变器件和一个非线性元件相连。非线性元件用于使第一阻变器件得到合适的分压，从而避免第一阻变器件处于低阻态时，第一阻变器件阵列111上读写信息被丢失。非线性元件可以为二极管或其他有确定非线性度的元件。在有源矩阵阵列中，字线和位线在矩阵的每一个节点通过一个第一阻变器件和一个开关元件相连。开关元件可以单独控制第一阻变器件读写和擦除信号，从而避免相邻第一阻变器件之间的干扰。
例如，在本公开实施例中，第一阻变器件阵列111和第二阻变器件阵列121可以均为有源矩阵阵列。从而，第一存储电路单元11还包括多个第一开关元件，多个第一开关元件与多个第一阻变器件一一对应。第一地址例如可以用于控制多个第一开关元件中的每一个的开启或关闭以定位被选中的第一阻变器件1111。第二存储电路单元12还包括多个第二开关元件，多个第二开关元件与多个第二阻变器件一一对应。
例如，第一开关元件和第二开关元件可以为晶体管。晶体管例如可以为薄膜晶体管、场效应晶体管(例如MOS场效应晶体管)或其他特性相同的开关器件，薄膜晶体管可以包括氧化物薄膜晶体管、非晶硅薄膜晶体管或多晶硅薄膜晶体管等。
例如，如图2所示，在一个示例中，第一阻变器件阵列111可以具有交叉排布的128条第一字线WL1(即WL10～WL1127)、8条第一位线BL1(即BL10～BL17)和128条第一源线SL1，在第一位线BL1与第一字线WL1的每个交叉点设置一个第一阻变器件。即，第一阻变器件阵列111包括128行8列的第一阻变器件，第一阻变器件阵列111为128×8的矩阵阵列。第二阻变器件阵列121也可以具有交叉排布的128条第二字线WL2(即WL20～WL2127)、8条第二位线BL2(即BL20～BL27)和128条第二源线SL2，在第二位线BL2与第二字线WL2的每个交叉点设置一个第二阻变器件。即第二阻变器件阵列12也包括128行8列的第二阻变器件，第二阻变器件阵列121也为128×8的矩阵阵列。
例如，如图2所示，在一个示例中，第一开关元件为N型晶体管，其栅极与第一字线WL1连接，例如第一字线WL1上输入高电平时第一开关元件导通。第一开关元件的漏极配置为串联第一阻变器件后连接至第一位线BL1，而第一开关元件的源极并配置与第一源线SL1连接。第一字线WL1用于对晶体管施加相应的驱动电压，从而控制晶体管的导通或截止。在晶体管导通后，例如，可以通过在第一源线SL1和第一位线BL1向第一阻变器件阵列111中的第一阻变器件施加电压，以改变该第一阻变器件的阻态。例如，可以通过第一位线BL1和第一源线SL1施加置位电压，以使得该第一阻变器件处于低阻态；又例如，可以通过第一位线BL1和第一源线SL1施加复位电压，以使得该第一阻变器件处于高阻态。
例如，第一阻变器件的阻值与形成第一阻变器件的介质层(例如，阻变材料层)的材料及其厚度相关。第一阻变器件的阻值的范围可以为几十千欧(KΩ)-几百千欧(KΩ)。
例如，在施加相同的工作电压的情况下，第二阻变器件阵列121中的至少两个第二阻变器件的阻值彼此不同。从而第一地址电路10可以将第二阻变器件阵列121中不同的第二阻变器件的阻值映射成为不同的第一地址，以定位不同的被选中的第一阻变器件1111。
例如，在施加相同的工作电压的情况下，第一阻变器件阵列111中的至少两个第一阻变器件的阻值彼此不同，从而可以得到不同的处理结果。
例如，第一阻变器件阵列111中的多个第一阻变器件具有多个第一阈值电压，第二阻变器件阵列121中的多个第二阻变器件具有多个第二阈值电压。相同的工作电压小于多个第一阈值电压中最小的第一阈值电压和多个第二阈值电压中最小的第二阈值电压，从而保证第一阻变器件的阻值和第二阻变器件的阻值在工作过程中保持不变。
例如，相同的工作电压可以为0.15V。相同的工作电压可以由电压源提供。
例如，第一阻变器件和第二阻变器件可以采用相同的材料制备。例如，第一阻变器件和第二阻变器件的介质层的材料均为氧化钽(TaOx)和氧化铝铪(HfAlyOx)的组合物。但第一阻变器件和第二阻变器件也可以采用不同的材料制备。本公开实施例对此不作限制。
由于需要将第二阻变器件阵列121中第二阻变器件的阻值映射成第一阻变器件阵列111中第一阻变器件的地址，为了使第二阻变器件阵列121的阻值尽可能均匀的映射成第一阻变器件阵列111的地址，第二阻变器件阵列121中第二阻变器件的阻值需要在一定范围内均匀分布。同时，为了减小错误率，多个第二阻变器件的阻值的分布应当尽可能均匀离散。
例如，如图5所示，第二阻变器件阵列121中的第二阻变器件的阻值在第二预设阻值范围内均匀离散分布。例如，可以通过一次复位多次置位的方法使第二阻变器件阵列121中的第二阻变器件的阻值在第二预设阻值范围内均匀离散分布。
例如，在对第二阻变器件阵列121进行复位和置位操作时，首先通过第二位线BL2和第二源线SL2对第二阻变器件阵列121中的所有第二阻变器件施加第二复位电压以进行复位，即，使所有第二阻变器件处于高阻态；然后通过第二位线BL2和第二源线SL2对第二阻变器件阵列121中的所有第二阻变器件施加多个第二置位电压以进行置位，即，逐渐扩展所有第二阻变器件的电阻值的分布，从而形成阻值在第二预设阻值范围内均匀离散分布的第二阻变器件阵列121。例如，多个第二置位电压的数量可以为28。但不限于此。本公开对第二置位电压的数量不作具体限制。
例如，第一阻变器件阵列111中的第一阻变器件的阻值在第一预设阻值范围内均匀离散分布。例如，可以通过一次复位多次置位的方法使第一阻变器件阵列111中的第一阻变器件的阻值在第一预设阻值范围内均匀离散分布。因此，在第一阻变器件阵列111中只有一部分第一阻变器件的阻值接近参考阻值Rref，从而有利于减小PUF的错误率。例如，参考阻值Rref可以为所有第一阻变器件的阻值的中值或平均值。参考阻值Rref例如也可以为第一预设阻值范围的平均值。例如，若第一预设阻值范围为30千欧(KΩ)-300千欧(KΩ)，则参考阻值Rref可以为165KΩ。
例如，在对第一阻变器件阵列111进行复位和置位操作时，首先通过第一位线BL1和第一源线SL1对第一阻变器件阵列111中的所有第一阻变器件施加第一复位电压以进行复位，即，使所有第一阻变器件处于高阻态；然后通过第一位线BL1和第一源线SL1对第一阻变器件阵列111中的所有第一阻变器件施加多个第一置位电压以进行置位，即，逐渐扩展所有第一阻变器件的电阻值的分布，从而形成阻值在第一预设阻值范围内均匀离散分布的第一阻变器件阵列111。例如，多个第一置位电压的数量也可以为28。但不限于此。本公开对第一置位电压的数量不作具体限制。
例如，第一复位电压的范围可以为3-4V，第二复位电压的范围也可以为3-4V。第一复位电压和第二复位电压可以相同，第一复位电压和第二复位电压例如均为3.6V。但不限于此，第一复位电压和第二复位电压也可以不相同。例如，第一复位电压为3V，而第二复位电压为3.6V。
例如，多个第一置位电压均相同，多个第二置位电压也均相同。第一置位电压的范围可以为1-2V，第二置位电压的范围也可以为1-2V。第一置位电压和第二置位电压可以相同，第一置位电压和第二置位电压例如均为1.5V。但不限于此，第一置位电压和第二置位电压也可以不相同。例如，第一置位电压为1.3V，而第二置位电压为1.6V。
例如，在一个示例中，第一复位电压和第一置位电压可以采用脉冲电压，第二复位电压和第二置位电压也可以采用脉冲电压。
例如，第一阻变器件和第二阻变器件采用相同的材料形成，且第一复位电压和第二复位电压相同，多个第一置位电压和多个第二置位电压也均相同，则第一预设阻值范围和第二预设阻值范围可以相同。
需要说明的是，虽然第一预设阻值范围和第二预设阻值范围相同，但第一阻变器件阵列111中的各第一阻变器件的阻值和第二阻变器件阵列121中的各第二阻变器件的阻值可以不相同，且随机均匀离散分布。
例如，第一预设阻值范围和第二预设阻值范围也可以不相同。若第一阻变器件和第二阻变器件采用不同的材料形成，或者第一复位电压和第二复位电压不相同，或者多个第一置位电压和多个第二置位电压不相同，则第一预设阻值范围和第二预设阻值范围也可以不相同。
例如，第一预设阻值范围可以为30KΩ-300KΩ，第二预设阻值范围也可以为30KΩ-300KΩ。
例如，第一预设阻值范围和第二预设阻值范围分别由形成第一阻变器件和第二阻变器件的阻变材料体系与阻变层材料厚度决定(如由TiN/TaOx/HfO2/TiN与TiN/TaOx/HfAlyOx/TiN材料体系形成的阻变器件的阻值范围均为30KΩ-300KΩ)。
例如，如图2所示，第一地址电路20包括行地址映射子电路201和列地址映射子电路202。第一地址可以包括第一行地址(即字线)和第一列地址(即位线)。行地址映射子电路201被配置为生成第一行地址，列地址映射子电路202被配置为生成第一列地址。第一行地址和第一列地址分别为被选中的第一阻变器件1111的行地址和列地址。
例如，第一地址电路20被配置为将第二阻变器件阵列121中的至少两个第二阻变器件的阻值映射成为第一地址。例如，两个第二阻变器件中的一个被映射成为第一行地址，另一个被映射成为第一列地址。
需要说明的是，第一地址电路20被配置为将第二阻变器件阵列121中的多个第二阻变器件(例如，三个第二阻变器件、四个第二阻变器件等)的阻值映射成为第一地址。本公开对此不作限制。
例如，如图1所示，第一地址电路20可以包括灵敏放大器201和/或模拟数字转换器202。模拟数字转换器202可以采用并行映射方法实现地址映射。灵敏放大器201可以采用串行映射方法实现地址映射，其可以以较小的硬件代价实现地址映射过程。但不限于此，第一地址电路20还可以采用其他方法实现地址映射的过程，本公开实施例对此不作限制。
例如，如图6所示，本公开一示例以第一地址电路20包括灵敏放大器201为例说明地址映射过程。第一地址电路20可以包括灵敏放大器201、电流镜矩阵(Current MirrorMatrix)203、开关矩阵(Switch Matrix)204和控制寄存器(Control Register)205。电流镜矩阵203用于生成并输出参考电流组，电流镜矩阵203可以包括共源共栅型电流镜。开关矩阵204用于输出参考电流组中的参考电流。控制寄存器205用于控制开关矩阵204输出参考电流组中的被选中的参考电流Iref。灵敏放大器201用于比较被选中的第二阻变器件的电流Icell与被选中的参考电流Iref并输出电流比较结果。电流比较结果可以为二进制数，或二进制数的某一位，其可以为0或者1。
例如，在一个示例中，参考电流组可以包括16个参考电流，如图6所示，16个参考电流分别为I1，I2，I3，…，I16，且I1＝0.5μA，I2＝1μA，I3＝1.5μA，依次类推，最后，I16＝8μA。控制寄存器205包括四个控制字r0，r1，r2和r3，该四个控制字经过解码器解码之后，形成16个控制信号a0，a1，a2…，a15。16个控制信号可以分别与16个参考电流一一对应。在地址映射的过程中，控制寄存器205控制开关矩阵204依次输出参考电流组中的参考电流Iref，且参考电流Iref由大到小变化，直到灵敏放大器201输出高电平，即当电流比较结果为1时，完成地址映射。例如，若被选中的第二阻变器件的电流Icell为5.2μA时，被选中的参考电流Iref为5μA，即被选中的参考电流Iref为I10时，电流比较结果为1，地址映射结束，从而可以确定被选中的第二阻变器件的电流Icell处于I10和I11之间，即被选中的第二阻变器件的电流Icell处于5μA 到5.5μA之间。
例如，可以预先设定不同的参考电流范围与地址信息的对应关系。例如，被选中的第二阻变器件的电流Icell处于I1和I2之间时，其对应第一地址信息；被选中的第二阻变器件的电流Icell处于I3和I4之间时，其对应第二地址信息。以此类推。从而，当确定被选中的第二阻变器件的电流Icell的范围后，即可根据与该电路Icell对应的地址信息确定第一地址。
例如，如图1所示，实现PUF的电路结构还包括第二地址电路40。第二地址电路40被配置为接收第二地址，并根据第二地址定位被选中的第二阻变器件。而第一地址电路20被配置为将被选中的第二阻变器件的阻值映射成为第一地址。
例如，如图2所示，第二地址电路40可以接收一组第二地址，一组第二地址包括两个第二地址，且分别为图2所示的第二地址A1和第二地址A2。第二地址A1例如可以用于定位被选中的第二阻变器件1211，第二地址A2可以用于定位被选中的第二阻变器件1212。行地址映射子电路201被配置为将被选中的第二阻变器件1212映射成为第一行地址，列地址映射子电路202被配置为将被选中的第二阻变器件1211映射成为第一列地址。
例如，第二地址可以从后台数据库随机选取得到。
例如，第二地址电路40包括行地址译码子电路401和列地址译码子电路402。行地址译码子电路401用于将第二地址中行地址信息进行译码，以转换成具体的第二行地址。列地址译码子电路402用于将第二地址中列地址信息进行译码，以转换成具体的第二列地址。第二行地址和第二列地址可以分别为被选中的第二阻变器件的行地址和列地址。
例如，第二地址电路40可以采用单译码方式，也可以采用双译码方式，从而实现地址译码。
例如，如图1所示，输出电路30可以包括比较子电路301。比较子电路301被配置为将被选中的第一阻变器件1111的阻值Rs和参考阻值Rref进行比较，并输出阻值比较结果，阻值比较结果即为处理结果。
例如，参考阻值Rref与一组第二地址相对应。
例如，参考阻值Rref也可以从后台数据库中选取得到。
例如，根据欧姆定律，在相同的电压下，阻值和电流成线性反比关系。因此，比较子电路301可以用于比较在相同的电压下流经被选中的第一阻变器件1111的阻值Rs的电流和流经参考阻值Rref的电流，以得到阻值比较结果。例如，该相同的电压低于第一阻变器件1111的阻值Rs的操作阈值电压。
例如，阻值比较结果可以为二进制数，或二进制数的某一位。例如，阻值比较结果可以为0或1。
例如，比较子电路301可以利用硬件电路实现。比较子电路301例如可以采用晶体管、电阻、电容和放大器等元件构成。又例如，比较子电路301也可以通过FPGA、DSP、CMU等信号处理器实现。比较子电路301例如可以包括处理器和存储器，处理器执行存储器中存储的软件程序实现对被选中的第一阻变器件1111的阻值Rs和参考阻值Rref进行比较的功能。
需要说明的是，上述关于第一阻变器件的相关描述，在不冲突的情况下，也适用于第二阻变器件。
本公开一实施例还提供一种集成电路芯片，包括上述任一项所述实现物理不可克隆函数(PUF)的电路结构。
本公开实施例提供的集成电路芯片可以通过实现PUF的电路结构实现硬件认证，提升数据复杂度，提高集成电路芯片的抗机器学习算法攻击的能力，增加硬件认证的安全性。
例如，PUF可以按照激励响应对(CRP,challenge response pair)的个数分为强PUF(strong PUF)与弱PUF(weak PUF)，强PUF一般拥有巨大的CRP数量(部分强PUF具有无限多CRP)。强PUF可以嵌入到集成电路芯片中并用于对集成电路芯片进行认证。
例如，在集成电路芯片出厂时，可以预先提取大量的CRP并存储在数据库中。在认证过程中，首先从数据库随机选择一个激励信号发送给待认证的集成电路芯片，待认证的集成电路芯片根据该激励信号得到一个实际响应信号，然后将实际响应信号与数据库中的目标响应信号进行比较，如果实际响应信号与目标响应信号相同，则确定待认证的集成电路芯片通过认证。
例如，该集成电路芯片可以为专用集成电路芯片、标准通用集成电路芯片等。集成电路芯片可以嵌入银行卡、智能卡等需要进行认证的硬件中。
需要说明的是，关于实现PUF的电路结构的详细说明可以参考实现PUF的电路结构的实施例，在此不再赘述。
图7为本公开一实施例提供的一种集成电路芯片的认证方法的示意性流程图，图8为本公开一实施例提供的一种集成电路芯片的认证方法的示意性框图。
例如，本公开实施例提供的集成电路芯片的认证方法可以应用于上述任一项所述的集成电路芯片中。如图7所示，该集成电路芯片的认证方法可以包括以下操作：
操作S60：获取激励信号和与激励信号相对应的目标响应信号；
操作S61：将激励信号发送到集成电路芯片；
操作S62：根据激励信号由集成电路芯片生成并输出实际响应信号；以及
操作S63：判断实际响应信号与目标响应信号是否相同。
在操作S63中，如果实际响应信号与目标响应信号相同，则执行操作S631，即认证成功，确定集成电路芯片为真；如果实际响应信号与目标响应信号不相同，则执行操作S632，即认证失败，确定集成电路芯片为假。
本公开实施例中的集成电路芯片的认证方法可以提高集成电路芯片的安全性和可靠等级，可以被广泛应用于需要进行身份认证的各个领域。
例如，激励信号和与激励信号相对应的目标响应信号构成一个激励响应对(CRP,challenge response pair)。CRP可以存储在数据库中，而数据库部署在认证服务器上。
例如，如图8所示，在执行本公开实施例的认证方法之前，可以提取原始芯片51的激励响应对(CRP)，并将该激励响应对存储到认证服务器50的数据库501中以供认证过程使用。如果待认证芯片51就是原始芯片52本身，则输入相同的激励信号，待认证芯片51和原始芯片52生成的实际响应信号相同。因此，在认证过程中，首先，从数据库501中选取一对CRP，并将该CRP的激励信号输入到待认证芯片51，该待认证芯片51生成并输出实际响应信号；然后，将实际响应信号和该选取的CRP中的目标响应信号进行比较，如果待认证芯片51就是原始芯片52本身，则实际响应信号与目标响应信号相同，认证成功；如果待认证芯片51是其他集成电路芯片，则实际响应信号与目标响应信号不相同，认证失败。
需要说明的是，在数据库501中，可以存储多个集成电路芯片的CRP，且每个集成电路芯片都可以设置一个标识信息。在认证过程中，可以根据待认证芯片51的标识信息获取与待认证芯片51对应的CRP，从而进行认证。
例如，激励信号包括上述实现PUF的电路结构的实施例中的第二地址，实际响应信号包括上述实现PUF的电路结构的实施例中的处理结果。例如，激励信号包括多个第二地址，实际响应信号包括多个处理结果。处理结果可以为一个二进制数或二进制数的某一位，则实际响应信号可以是由多个处理结果组合得到的多个二进制数或二进制数的多位。例如，实际响应信号是多个二进制数，则目标响应信号也是多个二进制数，从而提高芯片认证的可靠性。
需要说明的是，集成电路芯片根据激励信号生成并输出实际响应信号的过程可以参考实现PUF的电路结构的实施例中地址映射过程的相关描述。
图9为本公开一实施例提供的一种电子设备的示意性框图。
例如，如图9所示，该电子设备500可以包括控制器502、比较器503、和上述任一项所述的集成电路芯片501。这些组件通过总线系统(未示出)和/或其它形式的连接机构互连。需要说明的是，根据实际需要，该电子设备还可以具有其他组件和结构。
例如，控制器502被配置为控制认证服务器获取并输出激励响应对，即激励信号和与激励信号相对应的目标响应信号。集成电路芯片501被配置为接收激励信号，并根据激励信号产生并输出实际响应信号。比较器503被配置为接收目标响应信号和实际响应信号，并比较目标响应信号和实际响应信号，然后输出响应信号比较结果。若目标响应信号和实际响应信号相同，则响应信号比较结果为真，即该集成电路芯片501通过认证。若目标响应信号和实际响应信号不相同，则响应信号比较结果为假，即该集成电路芯片501未通过认证。
例如，控制器502可以从数据库中随机选择一对CRP(包括一个激励信号和对应的目标响应信号)，然后将该对CRP发送到集成电路芯片501进行认证操作。例如，关于激励信号和目标响应信号的详细说明可以参考上述认证方法中的相关描述。
例如，控制器502和比较器503均可以通过软件、硬件、固件或它们的任意组合实现，而具体实现方式(例如软件编程、FPGA编程等)这里不再详述。
图10为本公开一实施例提供的一种根据上述任一所述的实现物理不可克隆函数的电路结构的驱动方法的示意性流程图。
例如，如图10所示，该驱动方法包括以下操作：
操作S70：获得第二阻变器件阵列的地址；
操作S72：根据第二阻变器件阵列的地址，在第二阻变器件阵列中定位被选中的第二阻变器件；
操作S74：将被选中选择的第二阻变器件的阻值映射成为第一地址；
操作S76：根据第一地址定位被选中的第一阻变器件；以及
操作S78：获取并处理被选中的第一阻变器件的阻值，输出处理结果。
例如，在操作S70中，可以获取第二阻变器件阵列中多个(例如，两个)第二阻变器件的地址。第二阻变器件阵列的地址例如可以为上述实现PUF的电路结构的实施例中的第二地址。
例如，在操作S72中，可以根据获取的多个第二阻变器件的地址定位多个(例如，两个)被选中的第二阻变器件。
例如，在一个示例中，操作S74可以包括：
操作S741：向被选中的第二阻变器件施加相同的工作电压；
操作S742：将流过被选中的第二阻变器件的电流与参考电流组进行比较，以得到电流比较结果；
操作S743：根据电流比较结果确定第一地址。
例如，第一阻变器件阵列中的多个第一阻变器件具有多个第一阈值电压，第二阻变器件阵列中的多个第二阻变器件具有多个第二阈值电压。相同的工作电压小于多个第一阈值电压中最小的第一阈值电压和多个第二阈值电压中最小的第二阈值电压，从而保证第一阻变器件的阻值和第二阻变器件的阻值在工作过程中保持不变。相同的工作电压例如可以为0.15V。
例如，操作S743的详细说明可以参考实现PUF的电路结构的实施例中的相关说明。
例如，在操作S76中，第一地址可以包括第一行地址和第一列地址。被选中的第二阻变器件的数量可以为两个。该两个被选中的第二阻变器件的其中之一被映射成为第一行地址，另一个被映射成为第一列地址。从而根据该第一行地址和第一列地址就可以定位被选中的第一阻变器件。
例如，在一个示例中，操作S78可以包括：
操作S781：获取被选中的第一阻变器件的阻值和参考阻值；
操作S782：比较被选中的第一阻变器件的阻值和参考阻值，以得到阻值比较结果；以及
操作S783：输出阻值比较结果。
例如，阻值比较结果即为处理结果。处理结果例如可以为二进制数，或二进制数的某一位。例如，处理结果可以为0或1。
需要说明的是，关于地址映射、参考阻值、被选中的第一阻变器件、被选中的第二阻变器件、处理结果、阻值比较结果等的详细说明可以参考实现PUF的电路结构的实施例中的相关描述，重复之处在此不再赘述。
对于本公开，还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种实现物理不可克隆函数的电路结构，包括：多层电路、第一地址电路和输出电路，
其中，所述多层电路包括第一存储电路单元和第二存储电路单元，所述第一存储电路单元包括可寻址的第一阻变器件阵列，所述第二存储电路单元包括可寻址的第二阻变器件阵列，
所述第一地址电路被配置为将所述第二阻变器件阵列中的第二阻变器件的阻值映射成为第一地址，所述第一地址用于定位被选中的第一阻变器件；
所述输出电路被配置为获取并处理所述被选中的第一阻变器件的阻值，且输出处理结果。
2.根据权利要求1所述的实现物理不可克隆函数的电路结构，其中，所述第一阻变器件阵列中的第一阻变器件的阻值在第一预设阻值范围内均匀离散分布，所述第二阻变器件阵列中的第二阻变器件的阻值在第二预设阻值范围内均匀离散分布。
3.根据权利要求1或2所述的实现物理不可克隆函数的电路结构，其中，所述输出电路包括比较子电路，
其中，所述比较子电路被配置为将所述被选中的第一阻变器件的阻值和参考阻值进行比较，并输出阻值比较结果，所述阻值比较结果为所述处理结果。
4.根据权利要求1或2所述的实现物理不可克隆函数的电路结构，还包括第二地址电路，
其中，所述第二地址电路被配置为接收第二地址，并根据所述第二地址定位被选中的第二阻变器件，
所述第一地址电路被配置为将所述被选中的第二阻变器件的阻值映射成为所述第一地址。
5.一种集成电路芯片，包括权利要求1-4任一项所述实现物理不可克隆函数的电路结构。
6.一种电子设备，包括权利要求5所述的集成电路芯片。
7.根据权利要求6所述的电子设备，还包括控制器，
其中，所述控制器被配置为控制输出激励信号；
所述集成电路芯片被配置为接收所述激励信号，并根据所述激励信号产生并输出实际响应信号。
8.根据权利要求7所述的电子设备，还包括比较器，
其中，所述控制器还被配置为控制输出与所述激励信号相对应的目标响应信号；
所述比较器被配置为：
接收所述目标响应信号和所述实际响应信号，
比较所述目标响应信号和所述实际响应信号，并输出响应信号比较结果。
9.一种根据权利要求1-4任一所述的实现物理不可克隆函数的电路结构的驱动方法，包括：
获得所述第二阻变器件阵列的地址；
根据所述第二阻变器件阵列的地址，在所述第二阻变器件阵列中定位被选中的第二阻变器件；
将所述被选中选择的第二阻变器件的阻值映射成为所述第一地址；
根据所述第一地址定位被选中的第一阻变器件；
获取并处理所述被选中的第一阻变器件的阻值，输出处理结果。
10.一种集成电路芯片的认证方法，应用于根据权利要求5所述的集成电路芯片中，包括：
获取激励信号和与所述激励信号相对应的目标响应信号；
将所述激励信号发送到所述集成电路芯片；
根据所述激励信号由所述集成电路芯片生成并输出实际响应信号；
判断所述实际响应信号与所述目标响应信号是否相同，如果是，则确定所述集成电路芯片为真，如果不是，则确定所述集成电路芯片为假。
CN201710840926.5A 2017-09-18 2017-09-18 电路结构及其驱动方法、芯片及其认证方法、电子设备 Active CN109522753B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710840926.5A CN109522753B (zh) 2017-09-18 2017-09-18 电路结构及其驱动方法、芯片及其认证方法、电子设备
US16/132,931 US10468099B2 (en) 2017-09-18 2018-09-17 Circuit structure and driving method thereof, chip and authentication method thereof, and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710840926.5A CN109522753B (zh) 2017-09-18 2017-09-18 电路结构及其驱动方法、芯片及其认证方法、电子设备

Publications (2)

Publication Number Publication Date
CN109522753A true CN109522753A (zh) 2019-03-26
CN109522753B CN109522753B (zh) 2020-11-06

Family

ID=65720565

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710840926.5A Active CN109522753B (zh) 2017-09-18 2017-09-18 电路结构及其驱动方法、芯片及其认证方法、电子设备

Country Status (2)

Country Link
US (1) US10468099B2 (zh)
CN (1) CN109522753B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111191776A (zh) * 2019-12-19 2020-05-22 浙江大学 存储计算阵列及模组、数据计算方法
CN111339579A (zh) * 2020-03-26 2020-06-26 清华大学 电子装置及其操作方法
CN111797438A (zh) * 2020-07-07 2020-10-20 清华大学 物理不可克隆函数的实现方法及实现装置
CN111832234A (zh) * 2019-03-26 2020-10-27 北京普安信科技有限公司 一种芯片布局方法
CN112417523A (zh) * 2020-11-19 2021-02-26 深圳大学 基于去硅化物接触孔的物理不可克隆函数电路结构
CN112667990A (zh) * 2020-12-22 2021-04-16 深圳市国微电子有限公司 一种基于tsv设计的3d堆叠芯片puf安全认证系统、方法
WO2021120136A1 (zh) * 2019-12-19 2021-06-24 浙江大学 存储计算阵列及模组、数据计算方法
CN113489582A (zh) * 2021-06-16 2021-10-08 华中科技大学 一种混合物理不可克隆函数结构及sbox掩码方法
CN114365134A (zh) * 2019-08-14 2022-04-15 亚萨合莱有限公司 使用不可克隆函数的安全身份证
WO2022198732A1 (zh) * 2021-03-23 2022-09-29 中国科学院微电子研究所 一种加密方法及装置
CN115333744A (zh) * 2022-07-13 2022-11-11 南京航空航天大学 一种高可靠性ro puf电路及其激励产生方法
CN116126288A (zh) * 2023-01-04 2023-05-16 北京大学 一种基于阻变存储器的随机数发生电路及方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6833873B2 (ja) 2016-05-17 2021-02-24 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 不揮発性メモリアレイを使用したディープラーニングニューラルネットワーク分類器
US10803943B2 (en) 2017-11-29 2020-10-13 Silicon Storage Technology, Inc. Neural network classifier using array of four-gate non-volatile memory cells
US11087207B2 (en) 2018-03-14 2021-08-10 Silicon Storage Technology, Inc. Decoders for analog neural memory in deep learning artificial neural network
US10748630B2 (en) 2017-11-29 2020-08-18 Silicon Storage Technology, Inc. High precision and highly efficient tuning mechanisms and algorithms for analog neuromorphic memory in artificial neural networks
US10762960B2 (en) * 2017-11-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
US10903272B2 (en) * 2018-11-30 2021-01-26 Globalfoundries Singapore Pte. Ltd. Memory device and a method for forming the memory device
US11270763B2 (en) 2019-01-18 2022-03-08 Silicon Storage Technology, Inc. Neural network classifier using array of three-gate non-volatile memory cells
US11409352B2 (en) 2019-01-18 2022-08-09 Silicon Storage Technology, Inc. Power management for an analog neural memory in a deep learning artificial neural network
US11023559B2 (en) 2019-01-25 2021-06-01 Microsemi Soc Corp. Apparatus and method for combining analog neural net with FPGA routing in a monolithic integrated circuit
US10720217B1 (en) 2019-01-29 2020-07-21 Silicon Storage Technology, Inc. Memory device and method for varying program state separation based upon frequency of use
US11423979B2 (en) 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network
US11082242B2 (en) * 2019-05-17 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-based physically unclonable function
KR20210158256A (ko) * 2020-06-23 2021-12-30 삼성전자주식회사 물리적 복제방지 기능을 위한 집적 회로 및 이의 동작 방법
US11837281B2 (en) 2021-08-31 2023-12-05 Integrated Circuit, Interface Circuit And Method Integrated circuit, interface circuit and method
US11856798B2 (en) 2022-03-01 2023-12-26 International Business Machines Corporation Resistive random-access memory random number generator

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120120713A1 (en) * 2008-08-08 2012-05-17 Seagate Technology Llc Asymmetric Write Current Compensation Using Gate Overdrive for Resistive Sense Memory Cells
TW201502784A (zh) * 2013-04-02 2015-01-16 Micron Technology Inc 電阻式隨機存取記憶體及儲存與擷取電阻式隨機存取記憶體之資訊之方法
CN105932998A (zh) * 2016-04-18 2016-09-07 宁波大学 一种采用延迟树结构的毛刺型puf电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10164182B1 (en) * 2017-06-26 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Switching layer scheme to enhance RRAM performance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120120713A1 (en) * 2008-08-08 2012-05-17 Seagate Technology Llc Asymmetric Write Current Compensation Using Gate Overdrive for Resistive Sense Memory Cells
TW201502784A (zh) * 2013-04-02 2015-01-16 Micron Technology Inc 電阻式隨機存取記憶體及儲存與擷取電阻式隨機存取記憶體之資訊之方法
CN105932998A (zh) * 2016-04-18 2016-09-07 宁波大学 一种采用延迟树结构的毛刺型puf电路

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111832234A (zh) * 2019-03-26 2020-10-27 北京普安信科技有限公司 一种芯片布局方法
CN114365134A (zh) * 2019-08-14 2022-04-15 亚萨合莱有限公司 使用不可克隆函数的安全身份证
CN111191776A (zh) * 2019-12-19 2020-05-22 浙江大学 存储计算阵列及模组、数据计算方法
US12046283B2 (en) 2019-12-19 2024-07-23 Zhejiang University Compute-in-memory array and module, and data computing method
WO2021120136A1 (zh) * 2019-12-19 2021-06-24 浙江大学 存储计算阵列及模组、数据计算方法
CN111339579A (zh) * 2020-03-26 2020-06-26 清华大学 电子装置及其操作方法
CN111339579B (zh) * 2020-03-26 2022-07-08 清华大学 电子装置及其操作方法
CN111797438A (zh) * 2020-07-07 2020-10-20 清华大学 物理不可克隆函数的实现方法及实现装置
CN112417523A (zh) * 2020-11-19 2021-02-26 深圳大学 基于去硅化物接触孔的物理不可克隆函数电路结构
CN112417523B (zh) * 2020-11-19 2022-06-10 深圳大学 基于去硅化物接触孔的物理不可克隆函数电路结构
CN112667990A (zh) * 2020-12-22 2021-04-16 深圳市国微电子有限公司 一种基于tsv设计的3d堆叠芯片puf安全认证系统、方法
WO2022198732A1 (zh) * 2021-03-23 2022-09-29 中国科学院微电子研究所 一种加密方法及装置
US12107974B1 (en) 2021-03-23 2024-10-01 Institute Of Microelectronics Of The Chinese Academy Of Sciences Encryption method and apparatus
CN113489582B (zh) * 2021-06-16 2022-05-20 华中科技大学 一种混合物理不可克隆函数结构及sbox掩码方法
CN113489582A (zh) * 2021-06-16 2021-10-08 华中科技大学 一种混合物理不可克隆函数结构及sbox掩码方法
CN115333744A (zh) * 2022-07-13 2022-11-11 南京航空航天大学 一种高可靠性ro puf电路及其激励产生方法
CN115333744B (zh) * 2022-07-13 2024-03-08 南京航空航天大学 一种高可靠性ro puf电路及其激励产生方法
CN116126288A (zh) * 2023-01-04 2023-05-16 北京大学 一种基于阻变存储器的随机数发生电路及方法
CN116126288B (zh) * 2023-01-04 2023-12-01 北京大学 一种基于阻变存储器的随机数发生电路及方法

Also Published As

Publication number Publication date
US20190088325A1 (en) 2019-03-21
US10468099B2 (en) 2019-11-05
CN109522753B (zh) 2020-11-06

Similar Documents

Publication Publication Date Title
CN109522753A (zh) 电路结构及其驱动方法、芯片及其认证方法、电子设备
Chen et al. Efficient in-memory computing architecture based on crossbar arrays
US11081168B2 (en) Mixed digital-analog memory devices and circuits for secure storage and computing
Gao et al. Memristive crypto primitive for building highly secure physical unclonable functions
JP6587188B2 (ja) 乱数処理装置、集積回路カード、および乱数処理方法
JP6508478B2 (ja) 耐タンパ性を有する不揮発性メモリ装置、および集積回路カード
CN111833937B (zh) 用于存储器的刷新模式及存取模式
EP3980910B1 (en) Graphic pattern-based passcode generation and authentication
US20190096496A1 (en) Code generating apparatus and one time programming block
US20190165956A1 (en) Physical unclonable function (puf) security key generation
CN109509495B (zh) 阻变存储器的操作方法及其操作装置、芯片以及芯片认证方法
JP2017011678A (ja) 耐タンパ性を有する不揮発性メモリ装置および集積回路カード、不揮発性メモリ装置の認証方法、個体識別情報生成方法
WO2014119329A1 (ja) 不揮発性記憶装置
US20150268934A1 (en) Random number generation using pulsed programming parameters
WO2014119327A1 (ja) 不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路
CN104425029A (zh) 存储器编程方法和设备
CN111339579A (zh) 电子装置及其操作方法
Khan et al. Information leakage attacks on emerging non-volatile memory and countermeasures
Wang et al. Advances of embedded resistive random access memory in industrial manufacturing and its potential applications
US9361980B1 (en) RRAM array using multiple reset voltages and method of resetting RRAM array using multiple reset voltages
Aljafar et al. Survey on the benefits of using memristors for PUFs
US20210303182A1 (en) Physical unclonable function (puf) for nand operator
US20110128770A1 (en) Stored multi-bit data characterized by multiple-dimensional memory states
Kumar et al. Fault Attack Investigation on TaO $ _ {\textit {x}} $ Resistive-RAM for Cyber Secure Application
EP4092674B1 (en) A non-volatile memory programming circuit and a method of programming non-volatile memory devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20231122

Address after: Room 201, 1st and 2nd floors, Building 3, No. 16 Yongchang Middle Road, Beijing Economic and Technological Development Zone, Daxing District, Beijing, 100176

Patentee after: Beijing Xinli Technology Innovation Center Co.,Ltd.

Address before: 100084 Tsinghua University, Beijing, Haidian District

Patentee before: TSINGHUA University

TR01 Transfer of patent right