TW201502784A - 電阻式隨機存取記憶體及儲存與擷取電阻式隨機存取記憶體之資訊之方法 - Google Patents

電阻式隨機存取記憶體及儲存與擷取電阻式隨機存取記憶體之資訊之方法 Download PDF

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Abstract

本發明之一些實施例包含儲存與擷取一RRAM陣列之資料之方法。該陣列係細分為複數個記憶體位元，其中每一記憶體位元具有至少兩個記憶體單元。藉由同時改變在一記憶體位元內之所有記憶體單元之電阻狀態而程式化該記憶體位元。藉由判定通過該記憶體位元內之所有記憶體單元之總電流讀取該記憶體位元。一些實施例包含RRAM，其具有複數個記憶體單元。透過一位元線/字線唯一地定址該等記憶體單元之各者。記憶體位元含有耦合在一起之多個記憶體單元，其中在每一記憶體位元內之該等耦合之記憶體單元係彼此處於相同之電阻狀態中。

Description

電阻式隨機存取記憶體及儲存與擷取電阻式隨機存取記憶體之資訊之方法
本發明係關於RRAM及儲存與擷取RRAM之資訊之方法。
記憶體係積體電路之一種類型，且係使用在用於儲存資料之系統中。通常記憶體被製造成個別記憶體單元之一個或多個陣列。一記憶體位元係在一記憶體陣列中保留之最小資訊單位。每一記憶體單元可對應於具有兩個不同可選狀態之一單一記憶體位元。在一二進制系統中，該等狀態可視為一「0」或一「1」。
電阻式隨機存取記憶體(RRAM)係被關注用於現有及未來資料儲存需求之一種類型的記憶體。RRAM利用在電阻率中彼此不同之兩個或多個穩定狀態之可程式化材料。可在RRAM中利用之記憶體單元之實例類型係相變記憶體(PCM)單元、可程式化金屬化單元(PMC)、導電橋接式隨機存取記憶體(CBRAM)單元、奈米橋記憶體單元、電解質記憶體單元、二元氧化物單元及多層氧化物單元(舉例而言，利用多價氧化物之單元)。該等記憶體單元類型並非相互排斥。舉例而言，CBRAM與PMC係重疊分類組。
圖1中展示在兩個記憶體狀態之間過渡之一實例先前技術之RRAM單元10。該等記憶體狀態之一者係一高電阻狀態(HRS)及其他 係一低電阻狀態(LRS)。該記憶體單元包括在一對電極12與14之間之可程式化材料16。該可程式化材料可係一單一均質組合物(如展示)或可包括兩個或多個離散層。
電極12係連接至電路18，及電極14係連接至電路22。電路18及22可包含耦合至該等電極之感測線及/或存取線，且經組態在讀/寫操作期間提供跨該記憶體單元之適當電場。在一些實施例中，該提到之記憶體單元可係一記憶體陣列之複數個記憶體單元之一者，且電路18及22可係用以唯一地定址該陣列之該等記憶體單元之各者之一電路組態之部分。在一些實施例中，鄰近記憶體單元10提供一「選擇」裝置(未展示)以在利用在一記憶體陣列之該記憶體單元期間減少至及/或自該記憶體單元之非期望之電流洩露。實例選擇裝置包含二極體、電晶體、雙向定限開關等等。
跨記憶體單元10之電場EF(+)之應用形成延伸通過材料16之電流傳導過渡結構20。過渡結構20提供通過單元10之一低電阻電流傳導路徑；且因此形成結構20將該單元過渡至LRS組態。
電場EF(-)之應用降級結構20，且將單元10返回至HRS組態。電場EF(-)具有與電場EF(+)相反極性。
取決於該記憶體單元之性質及該可程式化材料之性質及取決於形成該過渡結構涉及之化學及物理，過渡結構20可具有許多組態。舉例而言，該過渡結構可係一傳導電流之離子微粒細絲(該離子微粒可係超離子簇、個別離子等等)。如另一實例，該過渡結構可包括經改變之相、經改變之空位濃度、經改變之離子濃度(舉例而言，經改變之氧離子濃度)等等之一區域；其可或不可係一細絲之部分。
可藉由提供跨該記憶體單元之適當電壓以自HRS組態過渡至LRS組態(或反之亦然)而程式化記憶體單元10。可藉由提供跨該記憶體單元之適當電壓以判定通過該記憶體單元之一電阻同時將該電壓限制至 並不造成該記憶體單元之程式化之一位準來讀取該記憶體單元。
歸因於跨一RRAM陣列之單元之操作特性之變化，故在該RRAM陣列之該等記憶體單元之操作期間可能會遇到困難。期望開發解決此等困難之方法及結構。
10‧‧‧RRAM單元
12‧‧‧電極
14‧‧‧電極
16‧‧‧可程式化材料
18‧‧‧電路
20‧‧‧過渡結構
22‧‧‧電路
30‧‧‧圖表
32‧‧‧曲線
34‧‧‧曲線
35‧‧‧區域
40‧‧‧圖表
42‧‧‧曲線
44‧‧‧曲線
46‧‧‧感測窗
50‧‧‧記憶體陣列
52‧‧‧記憶體單元
52a‧‧‧記憶體單元
52b‧‧‧記憶體單元
54‧‧‧選擇裝置
56‧‧‧單一記憶體位元
60‧‧‧實例實施例記憶體陣列
62‧‧‧場效電晶體
bl0‧‧‧位元線
bl1‧‧‧位元線
bl2‧‧‧位元線
bl3‧‧‧位元線
bl4‧‧‧位元線
HRS‧‧‧高電阻狀態
LRS‧‧‧低電阻狀態
src‧‧‧源線
wl0‧‧‧字線
wl1‧‧‧字線
wl2‧‧‧字線
wl3‧‧‧字線
圖1圖解繪示一先前技術記憶體單元之兩個可互換之記憶體狀態。
圖2以圖式繪示兩群記憶體單元，其中該等群之一者係處於一高電阻狀態中及該等群之另一者係處於一低電阻狀態中。
圖3以圖式繪示兩群記憶體單元及含有成對之記憶體單元之兩群記憶體位元。
圖4係一實例實施例RRAM陣列之程式化操作之一實例實施例之一圖解電路圖。
圖5係圖4之該實例實施例RRAM陣列之讀取操作之一實例實施例之一圖解電路圖。
圖6係一實例實施例RRAM陣列之程式化操作之一實例實施例之一圖解電路圖。
圖7係圖6之該實例實施例RRAM陣列之讀取操作之一實例實施例之一圖解電路圖。
圖1之先前技術記憶體單元10繪示可以可選擇地程式化入該記憶體單元中且在一讀取操作期間可理想地容易區分彼此之兩個記憶體狀態(HRS及LRS)。然而，一RRAM陣列可具有在HRS組態中之一大群單元及在LRS組態中之另一大群單元，且可存在跨該等各自群之該等單元之HRS及LRS特徵之實質變化。圖2以圖式繪示一實例實施例RRAM之各種記憶體單元。特定言之，圖2包括描繪通過個別記憶體單元之 電流性質(如以任意單位a.u.測量及如在圖表30之x軸上之一對數標度上展示)對在具有此性質之該群中之記憶體單元數量(如以SIGMA描繪)之一圖表30。在該圖表上展示兩群記憶體單元，其中一第一群係應處於LRS組態之記憶體單元，且由曲線32展示；及一第二群係應處於HRS組態之記憶體單元，且由曲線34展示。
應處於HRS組態之該記憶體單元群皆具有高電阻(即，用於圖表30之該x軸標度上之相對低電流)。相反地，應處於LRS組態之該記憶體單元群涵蓋一廣泛電阻率範圍。沿曲線32之大多數記憶體單元具有低電阻率(即，用於圖表30之該x軸標度上之相對高電流)。然而，沿曲線32之一些記憶體單元具有高電阻率，至存在於其處應處於LRS組態中之一小數量記憶體單元具有與應處於HRS組態中之單元重疊之電阻率之一區域35(利用虛線圖解繪示)之程度。
由於任何若干理由，應處於LRS組態中之該等記憶體單元可具有高電阻率。舉例而言，此等記憶體單元可能從來未完整地形成與LRS組態相關聯之一適當之導電過渡結構(例如，類似於在圖1中展示之結構20之一結構)。替代地，或另外，此過渡結構可能已經降級以減少通過該等單元之導電率。不管具有應處於LRS組態中具有太高電阻率之記憶體單元之該理由，此等記憶體單元可在此等單元之該高電阻率將指示在一讀取操作期間單元係處於HRS組態中而非在預期之LRS組態中上係有問題的。
應處於LRS組態中但具有高電阻率(且因此係在區域35內)之該等記憶體單元可視為對應於代表應處於LRS組態中之該單元群之曲線32上之一「尾部」。換言之，具有有問題之高電阻率之應處於LRS組態中之該等記憶體單元僅係應處於LRS組態中之該總單元群之一小部分。
在一些實施例中，補償在曲線32之該「尾部」中之該等記憶體 單元之高電阻率之一方法利用由此「尾部」代表之有問題之記憶體單元之該相對小部分。特定言之，記憶體位元係經組態以包括兩個或多個記憶體單元。舉例而言，在一些應用中，該等記憶體位元可經組態以各包括耦合在一起之兩個記憶體單元。在一讀取操作期間總計自該等耦合之記憶體單元之輸出。由於應處於LRS組態中之該記憶體單元群僅含有具有有問題之高電阻率之一小部分，故多半具有問題之高電阻率之單元與具有低電阻率之其他單元結合而非與彼此結合。該等記憶體單元可係經並聯配置於該等記憶體位元內使得通過一個別記憶體位元之該電流係在該記憶體位元內之該等記憶體單元之一電流總數(即，在該記憶體位元內之該等記憶體單元之該等電阻率之一並聯組合)。因此，只要在該記憶體位元中之該等單元之一者具有低電阻率，則通過該記憶體位元之總電阻率將係低的。
將多個單元耦合至個別記憶體位元中之一缺點係該記憶體陣列之總儲存密度將減少。舉例而言，若每一記憶體位元包括兩個記憶體單元，則接著該記憶體陣列之該儲存密度將減少至若每一記憶體位元僅包括一單一記憶體單元之該記憶體陣列之該儲存密度之一半。更通常地，若一RRAM陣列包括X個記憶體單元，且Y個記憶體單元係被併入每一記憶體位元中，則該RRAM將具有不超過X/Y個記憶體位元。相反地，在每一記憶體位元中包括一單一記憶體單元一先前技術RRAM陣列將包括X個記憶體位元。
藉由將多個記憶體單元耦合至單一記憶體位元中實現該改良之可靠性可在一些應用中補償減少之儲存密度之該缺點。在一些實施例中，在每一記憶體位元內之記憶體單元之該耦合可視為相較於僅利用在記憶體位元中之單一記憶體單元改良信號雜訊比。
圖3展示具有與圖2之圖表30相同之軸之一圖表40，且圖解繪示可藉由將兩個記憶體單元耦合至每一記憶體位元中實現之改良。在圖 3之圖表中展示參考圖2描述之該兩個記憶體單元群，其中一個群係應處於LRS組態中之記憶體單元，且由曲線32展示；及另一群係應處於HRS組態中之記憶體單元，且由曲線34展示。亦展示兩個記憶體位元群，其中個別記憶體位元含有成對之記憶體單元且具有對應於該成對記憶體單元之電阻率並聯組合之電阻率。可藉由自曲線32之成對記憶體單元來形成該等記憶體位元群之一者。此群應係一低電阻率狀態之記憶體位元群，且係由曲線42展示。可藉由自曲線34之成對記憶體單元來形成該等記憶體位元群之另一者。此群應係一高電阻率狀態之記憶體位元群，且係由曲線44展示。
在曲線44之該高電阻率群中之所有該等記憶體位元具有高電阻，且曲線44相對於對應於該等個別記憶體單元之曲線34僅係適度變化。
在曲線42之該低電阻率群中之所有該等記憶體位元係具有足夠低之電阻率以與在曲線44之該高電阻率群之記憶體位元區分。換言之，圖2之有問題之重疊區域35相對於曲線42及44之該等記憶體位元群並不存在；且因此，曲線42之所有該等低電阻率記憶體位元可與曲線44之該等高電阻率記憶體位元區分。在沿曲線42之該最高電阻率記憶體位元與沿曲線44之該最低電阻率記憶體位元之間之一差異可視為係適用於在一讀取操作期間判定在高電阻率記憶體位元與低電阻率記憶體位元之間之差異之一感測窗46。將多個記憶體單元耦合至個別記憶體位元中已產生相較於缺少耦合之記憶體單元之先前技術記憶體位元至少改良(即，擴寬)約一數量級之一感測窗。
可透過任何適當之架構耦合該等記憶體單元以形成圖3之該等記憶體位元。圖4展示利用一架構之一實例程式化操作，其中字線係經成對以產生包括成對之記憶體單元之記憶體位元。利用一記憶體陣列50之一電路圖繪示圖4之該操作。該記憶體陣列包括複數個位元線 (bl0至bl4)、源線(src)及字線(wl0至wl4)。該記憶體陣列包括代表為電阻器之記憶體單元52(僅其等之一些係經標記的)，及包括選擇裝置54(僅其等之一些係經標記的)。該等選擇裝置可係任何適當之裝置；包含(例如)場效電晶體、雙極型接面電晶體、二極體、雙向定限開關等等。提供該等選擇裝置以緩解有問題之洩露電流。在一些實施例中，若洩露電流並不成問題，則可省略該等選擇裝置。
兩個字線wl1及wl2係成對在一起，且如由在該等字線之各者處之一星號(*)圖解繪示，沿兩個字線提供一電脈衝。同樣地，如由在位元線bl2處之一星號(*)圖解繪示，沿此位元線提供一電脈衝。沿wl1、wl2及bl2之該等電脈衝使該等記憶體單元之兩者(繪示為記憶體單元52a及52b)被程式化至一特定狀態中，而並不程式化該等剩餘之記憶體單元。可將該等記憶體單元52a及52b程式化至與彼此相同之狀態中，且特定言之，實質上可同時改變記憶體單元52a及52b之各者之該電阻率，使得兩個記憶體單元可係實質上同時經程式化至一HRS組態中，或使得兩個記憶體單元可係實質上同時經程式化至一LRS組態中。該術語「實質上同時」包含操作，其中耦合之記憶體單元係曝露於程式化條件及同時在操作限制及測量限制內之程式或歸因於在程式化操作期間之記憶體單元之隨機性並不完全同時之程式。在一些實施例中，可完全分離彼此程式化一記憶體位元之該等耦合之記憶體單元，且因此，可以一方式程式化該等個別耦合之記憶體單元，使得並不同時或甚至不實質上同時相對於彼此程式化該等記憶體單元。
該等記憶體單元52a及52b係經成對在一起至一單一記憶體位元56中。其他記憶體單元52可類似地係經成對至記憶體位元中。因此，陣列50可係視為細分為複數個記憶體位元，其中每一記憶體位元包括兩個記憶體單元。儘管該等繪示之記憶體位元包括兩個記憶體單元，但在其他實施例中，記憶體位元可經組態以包括超過兩個記憶體單元。
參考圖5，藉由提供沿wl1、wl2及bl2之適當之電脈衝(如由星號(*)圖解繪示)讀取記憶體位元56之該等記憶體單元52a及52b，其中該等讀取脈衝係具有適當之持續時間及量值以判定在未變更記憶體位元56之程式化狀態的情況下通過記憶體單元52a及52b之一總電流。可藉由使電流沿延伸通過所有該等耦合之記憶體單元之一路徑通過完成該等耦合之記憶體單元之該讀取以從而判定該總電流(如展示)。替代地，在一些實施例中，可分離彼此讀取該等「耦合」之記憶體單元(即，電流沿並不延伸通過所有該等總單元之路徑通過個別記憶體單元)且稍後藉由邏輯(及/或透過其他程式化電路或操作)將該等電流加一起以產生該等耦合之記憶體單元之該總電流。若電流係沿延伸通過一位元之所有該等耦合之記憶體單元之一路徑通過，則該位元之耦合之記憶體單元可係視為彼此同時被讀取；且若電流係通過該位元之每一記憶體單元且稍後用一額外操作總計該等電流，則該位元之耦合之記憶體單元可係視為在一非同時操作中被讀取。
記憶體陣列50之該繪示之組態具有複數個記憶體單元52，其等之各者係藉由一字線及位元線之組合唯一地定址。在該展示之實施例中，藉由成對字線wl1及wl2及單一位元線bl2定址記憶體位元56之該等記憶體單元。在其他實施例中，可藉由成對位元線及單一字線定址類似記憶體位元。
圖4及圖5整體地繪示選擇裝置54。圖6及圖7各自圖解繪示包括作為該等選擇裝置之場效電晶體62(僅其等之一些係經標記的)之一實例實施例記憶體陣列60之程式化及讀取操作。為該等程式化及讀取操作圖解展示在wl1及wl2上之該等脈衝。為該等程式化及讀取操作，該繪示之實施例在wl1上利用與在W12上相同之持續時間及量值的脈衝。在其他實施例中，為該等程式化操作、該讀取操作或為等程式化及讀取操作之兩者，在wl1上利用之該脈衝可係不同於在wl2上利用之該脈 衝。
上文討論之該等記憶體陣列可係併入電子系統中。此等電子系統可係用於(例如)記憶體模組、裝置驅動器、電力模組、通訊數據機、處理器模組及特定應用模組，且可包含多層、多晶片模組。該等電子系統可係一廣泛系統範圍中之任何一者，諸如，時鐘、電視、手機、個人電腦、汽車、工業控制系統、飛機等等。
在該等圖式中之各種實施例之該特定方向僅係為繪示說明之目的，且可相對於在一些應用中之該等展示之方向旋轉該等實施例。本文提供之該描述及隨附之該等申請專利範圍係關於具有在各種特徵之間之所描述之關係的任何結構，不管該等結構是否係在該等圖式之該特定方向上或是否係相對於此方向被旋轉。
該等附圖之橫截面圖僅展示在該等橫截面之平面內之特徵，且為簡化該等圖式，並不展示在該等橫截面之平面後之材料。
一些實施例包含儲存與擷取X個記憶體單元之一RRAM陣列之資料之一方法，其中Y個記憶體單元係在每一記憶體位元中耦合至彼此，使得該RRAM陣列具有不超過X/Y個記憶體位元。每一記憶體位元之該等耦合之記憶體單元係在讀取及寫入操作期間係維持於彼此共同之一電阻狀態。具有耦合之記憶體單元之該等記憶體位元相較於僅具有單一記憶體單元之記憶體位元提供提升之可靠性。
一些實施例包含儲存與擷取一RRAM陣列之資料之一方法。該陣列係細分為複數個記憶體位元，其中每一記憶體位元包括至少兩個記憶體單元。藉由實質上同時改變在該記憶體位元內之所有記憶體單元之電阻狀態來程式化一記憶體位元。藉由判定通過在該記憶體位元內之所有記憶體單元之總電流來讀取該記憶體位元。
一些實施例包含RRAM，其包括複數個記憶體單元，其中透過一位元線/字線組合唯一地定址該等記憶體單元之各者。該等記憶體單 元包括具有可選擇地可互換電阻狀態之可程式化材料。記憶體位元包括耦合在一起之多個記憶體單元。在每一記憶體位元內之該等耦合之記憶體單元係彼此處於相同電阻狀態中。
50‧‧‧記憶體陣列
52‧‧‧記憶體單元
52a‧‧‧記憶體單元
52b‧‧‧記憶體單元
54‧‧‧選擇裝置
56‧‧‧單一記憶體位元
bl0‧‧‧位元線
bl1‧‧‧位元線
bl2‧‧‧位元線
bl3‧‧‧位元線
bl4‧‧‧位元線
src‧‧‧源線
wl0‧‧‧字線
wl1‧‧‧字線
wl2‧‧‧字線
wl3‧‧‧字線

Claims (29)

  1. 一種儲存與擷取X個記憶體單元之一電阻式隨機存取記憶體陣列之資料之方法，其包括將Y個記憶體單元耦合至每一記憶體位元中，使得該RRAM陣列具有不超過X/Y個記憶體位元；在讀取及寫入操作期間，每一記憶體位元之該等耦合之記憶體單元係維持在彼此共同之一電阻狀態中；具有耦合之記憶體單元之該等記憶體位元相較於僅具有單一記憶體單元之記憶體位元提供提升之可靠性。
  2. 如請求項1之方法，其中一記憶體位元之耦合之記憶體單元係同時讀取。
  3. 如請求項1之方法，其中一記憶體位元之耦合之記憶體單元係實質上同時程式化。
  4. 如請求項1之方法，其中一記憶體位元之耦合之記憶體單元係不同時程式化及/或讀取。
  5. 如請求項1之方法，其中Y係二。
  6. 如請求項5之方法，其中藉由一字線及一位元線之該組合唯一地定址每一記憶體單元；且其中藉由成對字線及個別位元線定址記憶體位元之該等記憶體單元。
  7. 如請求項5之方法，其中藉由一字線及一位元線之該組合唯一地定址每一記憶體單元；且其中藉由成對位元線及個別字線定址記憶體位元之該等記憶體單元。
  8. 如請求項1之方法，其中Y係大於二。
  9. 如請求項1之方法，其中該電阻式隨機存取記憶體包括相變記憶體。
  10. 如請求項1之方法，其中該電阻式隨機存取記憶體包括多價金屬 氧化物。
  11. 如請求項1之方法，其中該電阻式隨機存取記憶體包括導電橋接隨機存取記憶體。
  12. 如請求項1之方法，其中該電阻式隨機存取記憶體包括二元氧化物。
  13. 一種儲存與擷取一電阻式隨機存取記憶體陣列之資料之方法，其包括：將該電阻式隨機存取記憶體陣列細分為複數個記憶體位元，每一記憶體位元包括至少兩個記憶體單元；藉由實質上同時改變在該記憶體位元內之所有記憶體單元之電阻狀態程式化一記憶體位元；及藉由判定通過在該記憶體位元內之所有記憶體單元之總電流讀取該記憶體位元。
  14. 如請求項13之方法，其中一記憶體位元之該等記憶體單元係同時讀取。
  15. 如請求項13之方法，其中一記憶體位元之該等記憶體單元係不同時讀取。
  16. 如請求項13之方法，其中每一記憶體位元包括兩個記憶體單元；其中藉由一字線及一位元線之該組合唯一地定址每一記憶體單元；且其中藉由成對字線及個別位元線定址記憶體位元之該等記憶體單元。
  17. 如請求項13之方法，其中每一記憶體位元包括兩個記憶體單元；其中藉由一字線及一位元線之該組合唯一地定址每一記憶體單元；且其中藉由成對位元線及個別字線定址記憶體位元之該等記憶體單元。
  18. 如請求項13之方法，其中該電阻式隨機存取記憶體包括相變記 憶體。
  19. 如請求項13之方法，其中該電阻式隨機存取記憶體包括多價金屬氧化物。
  20. 如請求項13之方法，其中該電阻式隨機存取記憶體包括導電橋接隨機存取記憶體。
  21. 如請求項13之方法，其中該電阻式隨機存取記憶體包括二元氧化物。
  22. 一種電阻式隨機存取記憶體，其包括：包括可程式化材料之複數個記憶體單元；該可程式化材料具有可選擇地可互換之電阻狀態；透過一位元線/字線組合唯一地定址該等記憶體單元之各者；及包括耦合在一起之多個記憶體單元之記憶體位元；在每一記憶體位元之該等耦合之記憶體單元係彼此處於相同之電阻狀態中。
  23. 如請求項22之電阻式隨機存取記憶體，其中該等記憶體位元包括成對之記憶體單元；且其中藉由成對字線及個別位元線定址記憶體位元之該等成對之記憶體單元。
  24. 如請求項22之電阻式隨機存取記憶體，其中該等記憶體位元包括成對之記憶體單元；且其中藉由成對位元線及個別字線定址記憶體位元之該等成對之記憶體單元。
  25. 如請求項22之電阻式隨機存取記憶體，其包括在每一記憶體位元中之超過兩個耦合之記憶體單元。
  26. 如請求項22之電阻式隨機存取記憶體，其中該電阻式隨機存取記憶體包括相變記憶體。
  27. 如請求項22之電阻式隨機存取記憶體，其中該電阻式隨機存取記憶體包括多價金屬氧化物。
  28. 如請求項22之電阻式隨機存取記憶體，其中該電阻式隨機存取記憶體包括導電橋接隨機存取記憶體。
  29. 如請求項22之電阻式隨機存取記憶體，其中該電阻式隨機存取記憶體包括二元氧化物。
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