CN106775575B - 基于二次剩余的低成本rfid认证协议的乘法器 - Google Patents

Abstract

本发明提出了一种基于二次剩余的低成本RFID认证协议的乘法器，用于解决现有的公钥密码运算中大数模乘硬件资源功耗大和安全性差的技术问题，包括乘法单元、移位单元和求和单元，乘法单元包括至少并联的四个16位乘法器，每个乘法器依次连接32位加法器和16×n的移位寄存器，其前两个16×n位移位寄存器之间连接有第一16位加法器，该第一16位加法器的输出端与第三个16×n位移位寄存器之间连接有第二16位加法器，该第二16位加法器的输出端与第四个16×n位移位寄存器之间连接有第三16位加法器；移位单元包括依次相连的16位移位寄存器、1位移位寄存器、并行排列的内存RAM1及内存RAM2和第四16位加法器；求和单元采用一个16位加法器。

Description

基于二次剩余的低成本RFID认证协议的乘法器

技术领域

本发明属于通信技术领域，涉及一种乘法器，具体涉及一种基于二次剩余的低成本RFID认证协议的乘法器，可用于公钥密码中加密算法的大数模乘。

背景技术

射频识别RFID(Radio Frequency Identification)是一种非接触式双向通信的自动识别技术，用于实现对物品的标识。RFID的非接触识别和多目标识别等特点，使其广泛应用于军事、制造业、商业、日常生活等领域。同时，RFID通信系统的安全机制不完善，使得安全与隐私问题日益突出，制约了它的大规模应用。但是在传统的安全公钥密码技术中，计算复杂，消耗资源多，RFID在计算资源上的限制使其不能很好的应用于低成本的RFID标签中。导致这一问题的关键原因是公钥密码运算中的大数模乘和模逆这两个基本运算组件消耗的资源和计算复杂性都非常大。

大数模乘在编码理论和密码学等领域都有广泛应用，尤其是在密码学领域，模乘是大多数公钥密码的基础运算，如RSA、ECC、ElGamal等。具有典型代表性的各种大数模乘算法中，Montgomery模乘易于变型，适用于不同平台，性能较高，可以广泛应用于各种公钥密码算法中，便于硬件实现。

目前对于Montgomery模乘算法，国内外的科研人员主要从两个方面展开研究。其中的一个方面是采用冗余基数表达的方法，研究最多的就是在Montgomery算法中采用高基的结构。E.F.Brickell比较早的提出了这种思路，S.E.Eldrige等人通过简化电路结构中的组合逻辑，从而优化了关键路径，提高了系统时钟频率，获得了两倍于传统方法的运算速度。但是在这个高基方法中复杂的商的确定问题是难解决的。

除了采用高基的方法之外，另一种实现方法就是采用心动阵列的方法来实现。这种方法一般都把操作数的基固定为2，利用心动流水来实现高的数据吞吐率。ColinD.Walter利用右移被乘数来避免商的确定，采用了一个(n+1)×(n+2)的二维心动阵列来实现，使得模乘的速度达到了一个很高的水平；但是，这种采用二维心动阵列的还有K.Iwamura，P.A.Wang等人所设计的结构，其特点都是硬件开销巨大，实现比较困难。

一些改进的Montgomery模乘算法和其硬件结构被相继提出。其中具有代表性的是一种低成本的大数乘法器。该乘法器采用了移位相加方法设计了一个8×1024乘法单元，再利用四个8×1024乘法单元并行计算，利用移位寄存器存储来间接实现数据移位，后经求和运算来实现一次32×1024位的乘法计算，经过32次这样的计算过程可完成一次1024位的大数乘法运算。但是此结构中没有达到隐藏需要加密的信息M的效果。并且此结构最终用了5000左右的门电路，以至于硬件实现的逻辑门数还比较多，造成硬件的资源功耗高。

综上，现有的大数模乘存在的以下缺陷：

其硬件实现的逻辑门数还比较多，造成硬件的资源功耗高，并且一般的硬件乘法器没有涉及到对数据的隐藏，安全性问题有待解决。

发明内容

本发明的目的在于克服上述现有技术存在的缺陷，提出了一种基于二次剩余的低成本RFID认证协议的乘法器，用于解决现有公钥密码运算中大数模乘硬件资源功耗大和安全性差的技术问题。

为实现上述目的，本发明包括如下步骤：

基于二次剩余的低成本RFID认证协议的乘法器，其特征在于，包括乘法单元、移位单元和求和单元，所述乘法单元包括至少并联的四个16位乘法器，每个乘法器连接有32位加法器，这些加法器从左到右依次连接有16位、32位、48位和64位四个移位寄存器，其中前两个移位寄存器之间连接有第一16位加法器，该第一16位加法器的输出端与第三个移位寄存器之间连接有第二16位加法器，该第二16位加法器的输出端与第四个移位寄存器之间连接有第三16位加法器，用于获取需要传递的加密数据M×M，其中M是需要加密的数据；所述移位单元包括依次相连的16位移位寄存器、1位移位寄存器、并行排列的内存RAM1及内存RAM2和第四16位加法器，用于获取隐藏M×M的传递数据r×m，其中r是1024位的随机数，m是加密公钥；所述求和单元采用第五16位加法器；第三16位加法器和第四16位加法器通过第五16位加法器相连，其中：

16位乘法器，由内存RAM、四个并联的3位乘法器和一个8位加法器组成，用于对输入的加密数据M进行16位数据相乘，得到32位数据并输出，其中四个并联的3位乘法器包括第一3位乘法器、第二3位乘法器、第三3位乘法器和第四3位乘法器，用于对输入数据M每8位数据中的低3位数据进行相乘运算并输出；内存RAM与四个并联的3位乘法器和一个8位加法器的连接关系为：第二3位乘法器和第三个3位乘法器的输出端与8位加法器相连，第一3位乘法器、第四3位乘法器和8位加法器的输出端与内存RAM连接，其中的8位加法器用于对第二3位乘法器和第三3位乘法器的输出结果进行相加并输出，内存RAM用于存储第一3位乘法器的输出数据、8位加法器的输出数据和第四3位乘法器的输出数据，其中第一3位乘法器的输出数据存储在内存RAM的0到7位中，8位加法器的输出数据存储在内存RAM的8到15位中，第四3位乘法器的输出数据存储在内存RAM的16到23位中；

32位加法器，用于对16位乘法器的输出结果进行相加并输出；

四个移位寄存器，从左至右分别用于对相连接的32位加法器的输出结果移16，32，48，64位并输出；

第一16位加法器，用于对前两个移位寄存器的输出结果进行相加，得到16位数据并输出；

第二16位加法器，用于对第一16位加法器输出结果和第三个移位寄存器的输出结果进行相加，得到16位数据并输出；

第三16位加法器，用于对第二16位加法器输出结果和第四个移位寄存器的输出结果进行相加，得到16位数据并输出；

第五个移位寄存器，包含16位，用于对输入加密公钥m进行移16×N位并输出，其中N为数据m从低位起第N个16bit数据；

1位移位寄存器，用于对16位移位寄存器的输出结果进行t次1位移位循环并输出，其中t为数据r从低位起第N个16bit数据中1的位数；

内存RAM1，用于N为1时，存储1位移位寄存器的输出结果；

内存RAM2，用于N为2时，存储1位移位寄存器的输出结果；

第四16位加法器，用于对内存RAM1和内存RAM2中的输出结果进行相加，并输出；

第五16位加法器，用于对第三16位加法器和第四16位加法器的输出结果进行相加，并输出。

本发明与现有技术相比，具有如下优点：

第一，本发明由于在求取需要传输的加密数据M×M的过程中，采用由四个并联的3位乘法器和一个8位加法器组成的至少四个并联的16位乘法器，得到32位的输出数据，每个32位输出数据依次连接32位加法器和移位寄存器，其前两个移位寄存器之间连接有第一16位加法器，该第一16位加法器的输出端与第三个移位寄存器之间连接有第二16位加法器，该第二16位加法器的输出端与第四个移位寄存器之间连接有第三16位加法器，此结构减少了硬件逻辑门电路数目，与现有技术相比，降低了乘法器的资源功耗。

第二，本发明在求取传递数据r×n的过程中，采用依次相连的16位移位寄存器、1位移位寄存器、并行排列的内存RAM1及内存RAM2和第四16位加法器，获取隐藏M×M的传递数据r×m，经过求和单元对传递数据和传递的加密数据进行相加，对加密数据进行了隐藏，提高了乘法器的安全性。

附图说明

图1是本发明实施例的整体结构示意图；

图2是本发明中加密数据M产生过程的流程图；

图3是本发明中加密用到的随机数r产生过程流程图；

图4是本发明中3位乘法器结构图；

图5是本发明中16位乘法器结构图。

具体实施方式

以下结合附图和实施例，对本发明作进一步的详细描述。

参照图1，本发明包括乘法单元、移位单元和求和单元：

本实施例中的乘法单元包括并联的四个16位乘法器，每个乘法器连接有32位加法器，这些加法器从左到右依次连接有16位、32位、48位和64位移位寄存器，其中前两个移位寄存器之间连接有第一16位加法器，该第一16位加法器的输出端与第三个位移位寄存器之间连接有第二16位加法器，该第二16位加法器的输出端与第四个位移位寄存器之间连接有第三16位加法器，用于获取需要传递的加密数据M×M，其中M是需要加密的数据；

具体获得M×M的运算步骤如下：

步骤1：运用并行的思想进行1024位的乘法，首先将M数据流输入到并联的四个16位乘法器，此时一次计算能力可达到16×32位，计算结果并输出32位数据；

步骤2：将16位乘法器的输出的32位数据和前一个32位数据的高16位输入到32位加法器，输出结果的高16位作为进位返回到32位加法器的输入端参与下一次计算，低16位输出，其中：所述32位加法器是由串联的32个1位全加器构成；

步骤3：将32位加法器输出数据进入到初始置零的移位寄存器，经过移位寄存器对数据移位后，输出数据；

步骤4：将4个移位寄存器输出数据进入到3个16位加法器做加法运算，相加后进位返回参与下一次计算；其中：

步骤4a：前两个移位寄存器的输出数据，经过第一16位加法器获得两个数据之和，并输出；

步骤4b：第三个移位寄存器的输出数据和第一16位加法器的输出数据，经过第二16位加法器获得两个数据之和，并输出；

步骤4c：第四个移位寄存器的输出数据和第二16位加法器的输出数据，经过第三16位加法器获得两个数据之和，并输出；

移位单元包括依次相连的16位移位寄存器、1位移位寄存器、并行排列的内存RAM1及内存RAM2和第四16位加法器，用于获取隐藏M×M的传递数据r×m，其中r是1024位的随机数，m是加密公钥；

具体获得r×m的运算步骤如下：

步骤1：根据图3中随机数r的构成步骤可得，r×m是对m进行64次的移位运算；

步骤2：先取出随机数r的低16位数据；

步骤3：判断16位数据中的第t位数据是1，则把m向高位移动t位：

步骤3a：从低位开始，一位一位的取，并判断是0是1；

步骤3b：如果是0，则把计数t+1，继续接着取；

步骤3c：如果是1，则停止取，记录t的值，m向高位移动t位：

步骤3ca：将m经过一个1位的移位寄存器；

步骤3cb：循环t次，即可实现将m中数据移位t位；

步骤4：结果放入RMA1中；

步骤5：然后把m移动16×1位之后；

步骤6：取出m中第二个16位数据；

步骤7：重复步骤(2c)，结果放入RAM2中；

步骤8：将RAM1中数据和RAM2中数据经过一个16位加法器循环相加，结果放入RAM1中；

步骤9：设经过了N次循环，则先把m移动16×(N-1)；

步骤10：取出r中第N个16位数据；

步骤11：重复步骤(2c)，结果放入RAM2中；

步骤12：重复步骤(2h)；

步骤13：直到N为64时，计算结束；

第三16位加法器的输出数据和第四16位加法器输出数据通过第五16位加法器进行相加并输出结果；

参照图2，需要加密的数据M按如下步骤产生：

步骤1：输入x，其中x的长度l≤372位；

步骤2：对x进行处理得到z＝x||0^k，这里需要满足l+k＝372；

步骤3：将z分成124个长为3的比特串，即z＝z₂ ¹²⁴z₁ ¹²⁴z₀ ¹²⁴||z₂ ¹²³z₁ ¹²³z₀ ¹²³||...||z₂ ²z₁ ²z₀ ²||z₂ ¹z₁ ¹z₀ ¹，其中z_b ⁱ∈{0,1},b∈{0,1,2},i＝1,2,...,124；

步骤4：将每个长为3的比特串前面补0构成一个字节，如z₂ ⁱz₁ ⁱz₀ ⁱ→00000z₂ ⁱz₁ ⁱz₀ ⁱ；

步骤5：这样所有扩展后的比特串级联，组成消息数据M₁，其中M的前16位和后16位数据为0，中间124×8位数据由M₁组成:

M＝00000000||00000000||M₁||00000000||00000000

即：

参照图3，加密中用到的随机数r按如下步骤产生

步骤1：产生一个值为0的1024位数据；

步骤2：将其分为64部分，每部分有8位数据0；

步骤3：将每部分的随机一个数据0改为数据1，此数据即为随机数r；

步骤4：因此随机数r的权重为64；

步骤5：攻击者想要破解消息，则需要算出随机数r的值。其步骤如下：

步骤5a：把1024位r分成64部分，每部分16位，每16位只有一个有效位；

步骤5b：算出一个16位中有效位的概率是2的4次方分之一；

步骤5c：一共有64个16位，所以算出r的概率是2的256次方分之一；

步骤5d：破解密钥的概率为2的256次方分之一，因此可以达到隐藏M×M的效果；

参照图4，3位乘法器的结构图如下：

3位乘法器由第一与门电路、第二与门电路、第三与门电路、第四与门电路、第五与门电路、第六与门电路、第七与门电路、第八与门电路、第九与门电路、第一半加器、第二半加器、第三半加器、第四半加器、第一全加器和第二全加器组成，所述第一与门电路的输出数据是3位乘法器输出数据的第0位，所述第二与门电路和第四与门电路的输出端连接有第一半加器，其半加器的输出数据是3位乘法器输出数据的第1位，所述第三与门电路和第五与门电路连接有第二半加器，其第二半加器的输出端、第一半加器的进位端和第七与门电路连接有第一全加器，此第一全加器的输出数据是3位乘法器输出数据的第2位，所述第六与门电路和第八与门电路连接有第三半加器，其第二半加器输出端、第三半加器输出端和第一全加器输出端连接有第二全加器，此第二全加器的输出端是3位乘法器输出数据的第3位，所述第九与门电路和第二全加器连接有第四半加器，其第四半加器的输出数据是3位乘法器的第4位，所述第四半加器进位端的输出数据是3位乘法器的第5位。

参照图5，16位乘法器的结构图如下：

16位乘法器，包括内存RAM，其与四个并联的3位乘法器和一个8位加法器，其连接关系为：第二3位乘法器和第三个3位乘法器的输出端与8位加法器相连，第一3位乘法器、第四3位乘法器和8位加法器的输出端与内存RAM连接，其中：

3位乘法器，用于对输入数据M每8位数据中的低3位数据进行相乘运算，并输出；

8位加法器，用于对第二3位乘法器和第三3位乘法器的输出结果进行相加，并输出；

内存RAM，用于存储第一3位乘法器的输出数据、8位加法器的输出数据和第四3位乘法器的输出数据，其中第一3位乘法器的输出数据存储在内存RAM的0到7位中，8位加法器的输出数据存储在内存RAM的8到15位中，第四3位乘法器的输出数据存储在内存RAM的16到23位中。

Claims (1)

1.基于二次剩余的低成本RFID认证协议的乘法器，其特征在于，包括乘法单元、移位单元和求和单元，所述乘法单元包括至少并联的四个16位乘法器，每个乘法器连接有32位加法器，这些加法器从左到右依次连接有16位、32位、48位和64位四个移位寄存器，其中前两个移位寄存器之间连接有第一16位加法器，该第一16位加法器的输出端与第三个移位寄存器之间连接有第二16位加法器，该第二16位加法器的输出端与第四个移位寄存器之间连接有第三16位加法器，用于获取需要传递的加密数据M×M，其中M是需要加密的数据；所述移位单元包括依次相连的16位移位寄存器、1位移位寄存器、并行排列的内存RAM1及内存RAM2和第四16位加法器，用于获取隐藏M×M的传递数据r×m，其中r是1024位的随机数，m是加密公钥；所述求和单元采用第五16位加法器；第三16位加法器和第四16位加法器通过第五16位加法器相连，其中：

16位乘法器，由内存RAM、四个并联的3位乘法器和一个8位加法器组成，用于对输入的加密数据M进行16位数据相乘，得到32位数据并输出，其中四个并联的3位乘法器包括第一3位乘法器、第二3位乘法器、第三3位乘法器和第四3位乘法器，用于对输入数据M每8位数据中的低3位数据进行相乘运算并输出；内存RAM与四个并联的3位乘法器和一个8位加法器的连接关系为：第二3位乘法器和第三个3位乘法器的输出端与8位加法器相连，第一3位乘法器、第四3位乘法器和8位加法器的输出端与内存RAM连接，其中的8位加法器用于对第二3位乘法器和第三3位乘法器的输出结果进行相加并输出，内存RAM用于存储第一3位乘法器的输出数据、8位加法器的输出数据和第四3位乘法器的输出数据，其中第一3位乘法器的输出数据存储在内存RAM的0到7位中，8位加法器的输出数据存储在内存RAM的8到15位中，第四3位乘法器的输出数据存储在内存RAM的16到23位中；

32位加法器，用于对16位乘法器的输出结果进行相加并输出；

四个移位寄存器，从左至右分别用于对相连接的32位加法器的输出结果移16，32，48，64位并输出；

第一16位加法器，用于对前两个移位寄存器的输出结果进行相加，得到16位数据并输出；

第二16位加法器，用于对第一16位加法器输出结果和第三个移位寄存器的输出结果进行相加，得到16位数据并输出；

第三16位加法器，用于对第二16位加法器输出结果和第四个移位寄存器的输出结果进行相加，得到16位数据并输出；

第五个移位寄存器，包含16位，用于对输入加密公钥m进行移16×N位并输出，其中N为数据m从低位起第N个16bit数据；

1位移位寄存器，用于对16位移位寄存器的输出结果进行t次1位移位循环并输出，其中t为数据r从低位起第N个16bit数据中1的位数；

内存RAM1，用于N为1时，存储1位移位寄存器的输出结果；

内存RAM2，用于N为2时，存储1位移位寄存器的输出结果；

第四16位加法器，用于对内存RAM1和内存RAM2中的输出结果进行相加，并输出；

第五16位加法器，用于对第三16位加法器和第四16位加法器的输出结果进行相加，并输出。