CN112600539A - 滤除毛刺电路 - Google Patents

Abstract

本发明提供了一种滤除毛刺电路，包括信号变化检测模块，用于接收输入信号，然后根据所述输入信号输出控制信号；电流产生模块与所述信号变化检测模块连接，用于根据所述控制信号判断是否输出偏置电压；毛刺消除主模块，与所述电流产生模块连接，用于接收所述输入信号和所述偏置电压，在所述偏置电压的控制下，消除所述输入信号中的毛刺，在所述偏置电压的控制下，消除所述输入信号中的毛刺，能够大大节省芯片面积，且信号变化检测模块用于接收输入信号，然后根据所述输入信号输出控制信号，能够有效避免电流产生模块产生静态功耗。

Description

滤除毛刺电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种滤除毛刺电路。

背景技术

集成电路在使用时，外部输入信号可能会受到干扰，受到干扰的输入信号会让电路产生错误的行为或得到错误的数据。

对于宽电源电压应用电路，消除干扰的解决办法通常是输入信号的上升沿和下降沿分别做延时，用以滤除特定宽度范围内的毛刺（glitch），毛刺即输入信号受干扰产生的错误信号。

图1为现有技术中的上升沿延时电路，参照图1，M1为PMOS管，M2为NMOS管，M3是弱PMOS管，M4的沟道宽度远远大于沟道长度的PMOS管R为电阻，C为电容，假设输入信号IN初始为低电平，Vf为高电平，当IN变为高电平，M1关闭，M2打开，Vf通过电阻协防电流，电压开始下降，下降时间有电容和电阻的乘积决定，当Vf的电压下降到M4的阈值电压后，输出信号OUT才会翻转为高电平。

而对于下降沿的延时，可以将IN反向后输入图1的电路中，也可以将图1中的电阻R串接到Vf和M1的漏端之间，M3改为强PMOS管，M4改为弱NMOS管，形成如图2所示的下降沿延时电路。

现有技术中，将上升沿延时电路和下降沿延时电路结合在一起，可以滤除一定宽度范围内的毛刺，但毛刺宽度越大，电路占用的面积就越大，从而增加芯片的硬件开销。

公开号为CN103441750A的中国发明专利公开了一种高低压区信号传输系统，包括：逻辑产生电路、第一延时产生电路、第二延时产生电路、脉冲采沿电路、高低压区信号传输电路、毛刺滤波电路、状态锁存电路、上桥输出驱动电路及下桥输出驱动电路；状态锁存电路分别连接毛刺滤波电路及上桥输出驱动电路，状态锁存电路接收第一高电平时，状态锁存电路控制开启所述上桥输出驱动电路；接收第二高电平时，控制关闭所述上桥输出驱动电路。下桥输出驱动电路，根据所述第二延时控制信号开启及关闭。因而，上述高低压区信号传输系统能够降低功耗，且内置死区时间后，简化了电路，提高了抗干扰能力，使得高低压区信号传输更为可靠。该申请中将上升沿延时电路和下降沿延时电路结合在一起，但毛刺宽度越大，电路占用的面积就越大，从而增加芯片的硬件开销。

因此，有必要提供一种新型的滤除毛刺电路以解决现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种滤除毛刺电路，以节省芯片面积。

为实现上述目的，本发明的所述滤除毛刺电路，包括：

信号变化检测模块，用于接收输入信号，然后根据所述输入信号输出控制信号；

电流产生模块，与所述信号变化检测模块连接，用于根据所述控制信号判断是否输出偏置电压；以及

毛刺消除主模块，与所述电流产生模块连接，用于接收所述输入信号和所述偏置电压，在所述偏置电压的控制下，消除所述输入信号中的毛刺。

所述滤除毛刺电路的有益效果在于：电流产生模块与所述信号变化检测模块连接，用于根据所述控制信号判断是否输出偏置电压，毛刺消除主模块与所述电流产生模块连接，用于接收所述输入信号和所述偏置电压，在所述偏置电压的控制下，消除所述输入信号中的毛刺，能够大大节省芯片面积，且信号变化检测模块用于接收输入信号，然后根据所述输入信号输出控制信号，能够有效避免电流产生模块产生静态功耗。

优选地，所述信号变化检测模块包括第一反相器单元组、第二反相器单元组、第三反相器单元组、第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管、第二PMOS管、第一电容和第二电容，所述第一反相器单元组的第一输出端连接所述第一NMOS管的漏极和所述第二NMOS管的栅极，所述第一NMOS管的源极连接所述第二NMOS管的漏极、所述第一PMOS管的漏极和所述第二PMOS管的栅极，所述第一NMOS管的栅极连接所述第二NMOS管的源极和第二反相器单元组的输出端，所述第二PMOS管的漏端连接所述第三NMOS管的漏端、所述第二电容的一端和所述第三反相器单元组的输入端，所述第一反相器单元组的第一输出端连接所述第一电容的一端和所述第二反相器单元组的输入端，所述第一电容的另一端、所述第二电容的另一端和所述第一PMOS管的栅极均接地，所述第一PMOS管的源极和所述第三NMOS管的栅极均接输入电压。其有益效果在于：能够对输入信号进行检测，以输出控制信号。

进一步优选地，所述第一反相器单元组包括第一反相器单元、第二反相器单元和第三反相器单元，所述第一反相器单元的输出端连接所述第二反相器单元的输入端和所述第三反相器单元的输入端。

进一步优选地，所述第一反相器单元包括第三PMOS管和第四NMOS管，所述第三PMOS管的栅极和所述第四NMOS管的栅极均用于接收所述输入信号，所述第三PMOS管的漏极连接所述第四NMOS管的漏极，所述第三PMOS管的源极接输入电压，所述第四NMOS管的源极接地。其有益效果在于：便于对信号进行缓冲。

进一步优选地，所述第二反相器单元包括第四PMOS管和第五NMOS管，所述第四PMOS管的栅极和所述第五NMOS管的栅极均连接所述第三PMOS管的漏极和所述第四NMOS管的漏极，所述第四PMOS管的源极接输入电压，所述第四PMOS管的漏极连接所述第五NMOS管的漏极和所述第一NMOS管的漏极，所述第五NMOS管的源极接地。其有益效果在于：便于对信号进行缓冲。

进一步优选地，所述第三反相器单元包括第五PMOS管和第六NMOS管，所述第五PMOS管的栅极和所述第六NMOS管的栅极均连接所述第三PMOS管的漏极和所述第四NMOS管的漏极，所述第五PMOS管的源极接输入电压，所述第五PMOS管的漏极连接所述第六NMOS管的漏极和所述第一电容的一端，所述第六NMOS管的源极接地。其有益效果在于：便于对信号进行缓冲。

进一步优选地，所述第一PMOS管、所述第三NMOS管、所述第五PMOS管和所述第六NMOS管的沟道宽度小于沟道长度。

进一步优选地，所述第二反相器单元组包括第四反相器单元和第五反相器单元，所述第四反相器单元的输出端连接所述第五反相器单元的输入端。其有益效果在于：便于对信号进行两级缓冲。

进一步优选地，所述第四反相器单元包括第六PMOS管和第七NMOS管，所述第六PMOS管的栅极连接所述第七NMOS管的栅极和所述第一电容的一端，所述第六PMOS管的漏极连接所述第七NMOS管的漏极，所述第六PMOS管的源极接输入电压，所述第七NMOS管的源极接地。其有益效果在于：便于对信号进行缓冲。

进一步优选地，所述第五反相器单元包括第七PMOS管和第八NMOS管，所述第七PMOS管的栅极和所述第八NMOS管的栅极均连接所述第六PMOS管的漏极和所述第七NMOS管的漏极，所述第七PMOS管的漏极连接所述第八NMOS管的漏极和第二NMOS管的源极，所述第七PMOS管的源极接输入电压，所述第八NMOS管的源极接地。其有益效果在于：便于对信号进行缓冲。

进一步优选地，所述第三反相器单元组包括第六反相器单元和第七反相器单元，所述第六反相器单元的输出端连接所述第七反相器单元的输入端。其有益效果在于：便于对信号进行两级缓冲。

进一步优选地，所述第六反相器单元包括第八PMOS管和第九NMOS管，所述第八PMOS管的栅极连接所述第九NMOS管的栅极和第二电容的一端，所述第八PMOS管的漏极连接所述第九NMOS管的漏极，所述第八PMOS管的源极接输入电压，所述第九NMOS管的源极接地。其有益效果在于：便于对信号进行缓冲。

进一步优选地，所述第七反相器单元包括第九PMOS管和第十NMOS管，所述第九PMOS管的栅极和所述第十NMOS管的栅极均连接所述第八PMOS管的漏极和所述第九NMOS管的漏极，所述第九PMOS管的漏极连接所述第十NMOS管的漏极，所述第九PMOS管的源极接输入电压，所述第十NMOS管的源极接地。其有益效果在于：便于对信号进行缓冲。

优选地，所述电流产生模块包括电流源单元，所述电流源单元包括第十一NMOS管、第十二NMOS管、第十三NMOS管、第十PMOS管、第十一PMOS管和电阻，所述电阻的一端接输入电压，所述电阻的另一端连接所述第十一NMOS管的漏极和栅极，所述第十一NMOS管的栅极连接所述第十二NMOS管的栅极，所述第十二NMOS管的漏极连接所述第十PMOS管的漏极和栅极，所述第十PMOS管的源极接输入电压，所述第十PMOS管的栅极连接所述第十一PMOS管的栅极，所述第十一PMOS管的源极接输入电压，所述第十一PMOS管的漏极连接所述第十三NMOS管的漏极和栅极，所述第十三NMOS管的源极接地。其有益效果在于：所述第十一NMOS管和所述第十二NMOS管构成电流静，能够使电流变小后使用，且能后使所述电阻更小，并且使得输出的偏置电压大小与电源电压无关。

进一步优选地，所述第十一NMOS管和所述第十二NMOS管均为耗尽管。其有益效果在于：便于使电流尽可能的接近电压与电阻的比值。

进一步优选地，所述电流产生模块还包括控制单元，所述控制单元包括第十四NMOS管和第十五NMOS管，所述第十四NMOS管的栅极和所述第十五NMOS管的栅极均用于接收所述控制信号，所述第十四NMOS管的漏极连接所述第十一NMOS管的源极，所述第十五NMOS管的漏极连接所述第十二NMOS管的源极，所述第十四NMOS管的源极连接所述第十五NMOS管的源极并接地。其有益效果在于：对所述电流源单元起到控制作用，避免电流源单元产生静态功耗。

优选地，所述毛刺消除主模块包括第一调节单元、第二调节单元、第一缓冲单元、第二缓冲单元、触发单元和第八反相器单元，所述第一调节单元的输入端和所述第八反相器单元的输入端均用于接收所述输入信号，所述第一调节单元的输出端连接所述第一缓冲单元的输入端，所述第一缓冲单元的输出端连接所述触发单元的第一输入端，所述第八反相器单元的输出端连接所述第二调节单元的输入端，所述第二调节单元的输出端连接所述第二缓冲单元的输入端，所述第二缓冲单元的输出端连接所述触发单元的第二输入端。其有益效果在于：便于消除输入信号中的毛刺。

进一步优选地，所述第一调节单元包括第十二PMOS管、第十六NMOS管和第三电容，所述第十二PMOS管的栅极用于接收所述输入信号，所述第十二PMOS管的源极接输入电压，所述第十二PMOS管的漏极连接所述第十六NMOS管的漏极和所述第三电容的一端，所述第十六NMOS管的栅极用于接收所述偏置电压，所述第十六NMOS管的源极接地，所述第三电容的另一端接地。其有益效果在于：通过不受电源电压影响的偏置电压对第三电容充放电，由充放电时间来设定延迟时间，以去除输入信号中的毛刺。

进一步优选地，所述第一缓冲单元包括第一反相器和第二反相器，所述第一反相器的输入端连接所述第三电容的一端，所述第一反相器的输出端连接所述第二反相器的输入端。其有益效果在于：能够对信号起到整形作用。

进一步优选地，所述第八反相器单元包括第十三PMOS管和第十七NMOS管，所述第十三PMOS管的栅极和所述第十七NMOS管的栅极均用于接收所述输入信号，所述第十三PMOS管的源极接输入电压，所述第十三PMOS管的漏极连接所述第十七NMOS管的漏极，所述第十七NMOS管的源极接地。

进一步优选地，所述第二调节单元包括第十四PMOS管、第十八NMOS管和第四电容，所述第十四PMOS管的栅极连接所述第十三PMOS管的漏极，所述第十四PMOS管的源极接输入电压，所述第十四PMOS管的漏极连接所述第十八NMOS管的漏极和所述第四电容的一端，所述第十八NMOS管的栅极用于接收所述偏置电压，所述第十八NMOS管的源极接地，所述第四电容的另一端接地。其有益效果在于：通过不受电源电压影响的偏置电压对第四电容充放电，由充放电时间来设定延迟时间，以去除输入信号中的毛刺。

进一步优选地，所述第二缓冲单元包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第四电容的一端，所述第三反相器的输出端连接所述第四反相器的输入端。其有益效果在于：能够对信号起到整形作用。

进一步优选地，所述触发单元包括第一与非门和第二与非门，所述第一与非门和所述第二与非门交叉连接。

附图说明

图1为现有技术中上升沿延时电路；

图2为现有技术中下降沿延时电路；

图3为本发明滤除毛刺电路的结构框图；

图4为本发明一些实施例中信号变化检测模块的电路示意图；

图5为本发明一些实施例中电流产生模块的电路示意图；

图6为本发明一些实施例中毛刺消除主模块的电路图；

图7为本发明一些实施例中输入信号、修复信号、F点、G点、H点和I点的电平示意图；

图8为本发明又一些实施例中输入信号、修复信号、F点、G点、H点和I点的电平示意图；

图9为本发明另一些实施例中输入信号、修复信号、F点、G点、H点和I点的电平示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

针对现有技术存在的问题，本发明的实施例提供了一种滤除毛刺电路，参照图3，所述滤除毛刺电路100包括：

信号变化检测模块101，用于接收输入信号，然后根据所述输入信号输出控制信号；

电流产生模块102，与所述信号变化检测模块101连接，用于根据所述控制信号判断是否输出偏置电压；以及

毛刺消除主模块103，与所述电流产生模块102连接，用于接收所述输入信号和所述偏置电压，在所述偏置电压的控制下，消除所述输入信号中的毛刺，以输出修复信号。

图4为本发明一些实施例中信号变化检测模块的电路示意图。参照图4，所述信号变化检测模块101包括第一反相器单元组1011、第二反相器单元组1012、第三反相器单元组1013、第一NMOS管1014、第二NMOS管1015、第三NMOS管1016、第一PMOS管1017、第二PMOS管1018、第一电容1019和第二电容10110，所述第一反相器单元组1011的第一输出端连接所述第一NMOS管1014的漏极和所述第二NMOS管1015的栅极，所述第一NMOS管1014的源极连接所述第二NMOS管1015的漏极、所述第一PMOS管1017的漏极和所述第二PMOS管1018的栅极，所述第一NMOS管1014的栅极连接所述第二NMOS管1015的源极和第二反相器单元组1012的输出端，所述第二PMOS管1017的漏端连接所述第三NMOS管1016的漏端、所述第二电容10110的一端和所述第三反相器单元组1013的输入端，所述第一反相器单元组1011的第一输出端连接所述第一电容1016的一端和所述第二反相器单元组1012的输入端，所述第一电容1019的另一端、所述第二电容10110的另一端和所述第一PMOS管1017的栅极均接地，所述第一PMOS管1017的源极和所述第三NMOS管1016的栅极均接输入电压。

本发明的一些实施例中，参照图4，所述第一反相器单元组1011包括第一反相器单元10111、第二反相器单元10112和第三反相器单元10113，所述第一反向单10111元的输出端连接所述第二反相器单元10112的输入端和所述第三反相器单元10113的输入端。

本发明的一些实施例中，参照图4，所述第一反相器单元10111包括第三PMOS管101111和第四NMOS管101112，所述第三PMOS管101111的栅极和所述第四NMOS管101112的栅极均用于接收所述输入信号，所述第三PMOS管101111的漏极连接所述第四NMOS管101112的漏极，所述第三PMOS管101111的源极接输入电压，所述第四NMOS管101112的源极接地。

本发明的一些实施例中，参照图4，所述第二反相器单元10112包括第四PMOS管101121和第五NMOS管101122，所述第四PMOS管101121的栅极和所述第五NMOS管101122的栅极均连接所述第三PMOS管101111的漏极和所述第四NMOS管101112的漏极，所述第四PMOS管101121的源极接输入电压，所述第四PMOS管101121的漏极连接所述第五NMOS管101122的漏极和所述第一NMOS管1014的漏极，所述第五NMOS管101122的源极接地。

本发明的一些实施例中，参照图4，所述第三反相器单元10113包括第五PMOS管101131和第六NMOS管101132，所述第五PMOS管101131的栅极和所述第六NMOS管101132的栅极均连接所述第三PMOS管101111的漏极和所述第四NMOS管101112的漏极，所述第五PMOS管101131的源极接输入电压，所述第五PMOS管101131的漏极连接所述第六NMOS管101132的漏极和所述第一电容1019的一端，所述第六NMOS管101132的源极接地。

本发明的一些优选实施例中，所述第一PMOS管、所述第三NMOS管、所述第五PMOS管和所述第六NMOS管的沟道宽度小于沟道长度。

本发明的一些实施例中，参照图4，所述第二反相器单元组1012包括第四反相器单元10121和第五反相器单元10122，所述第四反相器单元10121的输出端连接所述第五反相器单元10122的输入端。

本发明的一些实施例中，参照图4，所述第四反相器单元10121包括第六PMOS管101211和第七NMOS管101212，所述第六PMOS管101211的栅极连接所述第七NMOS管101212的栅极和所述第一电容1019的一端，所述第六PMOS管101211的漏极连接所述第七NMOS管101212的漏极，所述第六PMOS管101211的源极接输入电压，所述第七NMOS管101212的源极接地。

本发明的一些实施例中，参照图4，所述第五反相器单元10122包括第七PMOS管101221和第八NMOS管101222，所述第七PMOS管101221的栅极和所述第八NMOS管101222的栅极均连接所述第六PMOS管101211的漏极和所述第七NMOS管101212的漏极，所述第七PMOS管101221的漏极连接所述第八NMOS管101222的漏极和第二NMOS管1015的源极，所述第七PMOS管101221的源极接输入电压，所述第八NMOS管101222的源极接地。

本发明的一些实施例中，参照图4，所述第三反相器单元组1013包括第六反相器单元10131和第七反相器单元10132，所述第六反相器单元10131的输出端连接所述第七反相器单元10132的输入端。

本发明的一些实施例中，参照图4，所述第六反相器单元10131包括第八PMOS管101311和第九NMOS管101312，所述第八PMOS管101311的栅极连接所述第九NMOS管101312的栅极和第二电容10110的一端，所述第八PMOS管101311的漏极连接所述第九NMOS管101312的漏极，所述第八PMOS管101311的源极接输入电压，所述第九NMOS管101312的源极接地。

本发明的一些实施例中，参照图4，所述第七反相器单元10132包括第九PMOS管101321和第十NMOS管101322，所述第九PMOS管101321的栅极和所述第十NMOS管101322的栅极均连接所述第八PMOS管101311的漏极和所述第九NMOS管101313的漏极，所述第九PMOS管101321的漏极连接所述第十NMOS管101322的漏极，所述第九PMOS管101321的源极接输入电压，所述第十NMOS管101322的源极接地。

本发明的一些具体实施例中，参照图4，所述第三PMOS管101111的栅极和所述第四NMOS管101112的栅极接入的输入信号为低电平，则A点、B点和C点为低电平，D点由所述第一PMOS管1017弱上拉到高电平；当所述第三PMOS管101111和所述第四NMOS管101112的栅极接入的输入信号为高电平，则A点、B点和C点为高电平，D点由所述第一PMOS管1017弱上拉到低电平。D点为高电平，关断所述第二PMOS管1018，E点由所述第三NMOS管1016弱下拉到低电平，输出的控制信号为低电平。

本发明的一些实施例中，参照图4，B点连接所述第一电容1019，B点由于所述第一电容1019需要充放电，使得B点的电平延迟于输入信号的电平变化，进而使得C的点电平延迟于输入信号的电平变化。其中，驱动B点的所述第五PMOS管101131和所述第六NMOS管101132均为沟道宽度小于沟道长度的弱MOS器件，使得所述第一电容1019的面积较小。具体地，所述第五PMOS管101131和所述第六NMOS管101132的沟道宽度越小于所述沟道长度，所述第一电容1019的面积越小。

本发明的一些具体实施例中，参照图4，所述第三PMOS管101111的栅极和所述第四NMOS管101112的栅极接入的输入信号由低电平变化为高电平，A点由低电平变化为高电平后，C点仍然处于低电平，则D点为低电平，直至C点变化为高电平后，D点变化为高电平。其中，D点为低电平，E点充电由低电平逐渐变化为高电平，从而使得控制信号为高电平；D点变化为高电平后，E点放电由高电平逐渐变化为低电平，从而使得控制信号为低电平。

本发明的又一些实施例中，参照图4，所述第三PMOS管101111的栅极和所述第四NMOS管101112的栅极接入的输入信号由高电平变化为低电平，A点由高电平变化为低电平后，C点仍然处于高电平，则D点为低电平，直至C点变化为高电平后，D点变化为高电平。其中，D点为低电平，E点充电由低电平逐渐变化为高电平，从而使得控制信号为高电平；D点变化为高电平后，E点放电由高电平逐渐变化为低电平，从而使得控制信号为低电平。

图5为本发明一些实施例中电流产生模块的电路示意图。参照图5，所述电流产生模块102包括电流源单元1021，所述电流源单元1021包括第十一NMOS管10211、第十二NMOS管10212、第十三NMOS管10213、第十PMOS管10214、第十一PMOS管10215和电阻10216，所述电阻10216的一端接输入电压，所述电阻10216的另一端连接所述第十一NMOS管10211的漏极和栅极，所述第十一NMOS管10211的栅极连接所述第十二NMOS管10212的栅极，所述第十二NMOS管10212的漏极连接所述第十PMOS管10214的漏极和栅极，所述第十PMOS管10214的源极接输入电压，所述第十PMOS管10214的栅极连接所述第十一PMOS管10215的栅极，所述第十一PMOS管10215的源极接输入电压，所述第十一PMOS管10215的漏极连接所述第十三NMOS管10213的漏极和栅极，所述第十三NMOS管10213的源极接地。优选地，所述第十一NMOS管10211和所述第十二NMOS管10212均为耗尽管。

本发明的一些实施例中，参照图5，所述电流产生模块102还包括控制单元1022，所述控制单元1022包括第十四NMOS管10221和第十五NMOS管10222，所述第十四NMOS管10221的栅极和所述第十五NMOS管10222的栅极均用于接收所述控制信号，所述第十四NMOS管10221的漏极连接所述第十一NMOS管10211的源极，所述第十五NMOS管10222的漏极连接所述第十二NMOS管10212的源极，所述第十四NMOS管10221的源极连接所述第十五NMOS管10222的源极并接地。具体地，参照图4和图5，所述第十四NMOS管10221的栅极和所述第十五NMOS管10222的栅极均连接第九PMOS管101321的漏极。

本发明的一些具体实施例中，参照图5，当所述第十四NMOS管10221栅极和所述第十五NMOS管10222的栅极均接入低电平时，所述第十四NMOS管10221和所述第十五NMOS管10222均截断，所述电流源单元1021无电流产生，即所述第十三NMOS管10213的栅极和漏极连接处输出的信号为低电平。

本发明的又一些具体实施例中，参照图5，当所述第十四NMOS管10221栅极和所述第十五NMOS管10222的栅极均接入高电平时，所述第十四NMOS管10221和所述第十五NMOS管10222均导通，所述电流源单元1021产生电流，即所述第十三NMOS管10213的栅极和漏极连接处输出偏置电压。

图6为本发明一些实施例中毛刺消除主模块的电路图。参照图6，所述毛刺消除主模块103包括第一调节单元1031、第二调节单元1032、第一缓冲单元1033、第二缓冲单元1034、触发单元1035和第八反相器单元1036，所述第一调节单元1031的输入端和所述第八反相器单元1036的输入端均用于接收所述输入信号，所述第一调节单元1031的输出端连接所述第一缓冲单元1033的输入端，所述第一缓冲单元1033的输出端连接所述触发单元1035的第一输入端，所述第八反相器单元1036的输出端连接所述第二调节单元1032的输入端，所述第二调节单元1032的输出端连接所述第二缓冲单元1034的输入端，所述第二缓冲单元1034的输出端连接所述触发单元1035的第二输入端。

本发明的一些实施例中，参照图6，所述第一调节单元1031包括第十二PMOS管10311、第十六NMOS管10312和第三电容10313，所述第十二PMOS管10311的栅极用于接收所述输入信号，所述第十二PMOS管10311的源极接输入电压，所述第十二PMOS管10311的漏极连接所述第十六NMOS管10312的漏极和所述第三电容10313的一端，所述第十六NMOS管10312的栅极用于接收所述偏置电压，所述第十六NMOS管10312的源极接地，所述第三电容10313的另一端接地。具体地，参照图5和图6，所述第十六NMOS管10312的栅极连接所述第十三NMOS管10213的栅极。

本发明的一些实施例中，参照图6，所述第一缓冲单元1033包括第一反相器10331和第二反相器10332，所述第一反相器10331的输入端连接所述第三电容10313的一端，所述第一反相器10331的输出端连接所述第二反相器10332的输入端。

本发明的一些实施例中，参照图6，所述第八反相器单元1036包括第十三PMOS管10361和第十七NMOS管10362，所述第十三PMOS管10361的栅极和所述第十七NMOS管10362的栅极均用于接收所述输入信号，所述第十三PMOS管10361的源极接输入电压，所述第十三PMOS管10361的漏极连接所述第十七NMOS管10362的漏极，所述第十七NMOS管10362的源极接地。

本发明的一些实施例中，参照图6，所述第二调节单元1032包括第十四PMOS管10321、第十八NMOS管10322和第四电容10323，所述第十四PMOS管10321的栅极连接所述第十三PMOS管10361的漏极，所述第十四PMOS管10321的源极接输入电压，所述第十四PMOS管10321的漏极连接所述第十八NMOS管10322的漏极和所述第四电容10323的一端，所述第十八NMOS管10322的栅极用于接收所述偏置电压，所述第十八NMOS管10322的源极接地，所述第四电容10323的另一端接地。具体地，参照图5和图6，所述第十八NMOS管10322的栅极连接所述第十三NMOS管10213的栅极。

本发明的一些实施例中，参照图6，所述第二缓冲单元1034包括第三反相器10341和第四反相器10342，所述第三反相器10341的输入端连接所述第四电容10323的一端，所述第三反相器10341的输出端连接所述第四反相器10342的输入端。

本发明的一些实施例中，参照图6，所述触发单元1035包括第一与非门10351和第二与非门10352，所述第一与非门10351和所述第二与非门10352交叉连接。具体地，所述第一与非门10351的第一端连接所述第二反相器10332的输出端，所述第一与非门10351的第二端连接所述第二与非门10352的输出端，所述第一与非门10351的输出端连接所述第二与非门10352的第一输入端，且输出消除毛刺的信号，即修复信号，所述第二与非门10352第二输入端连接所述第四反相器10342的输出端。更具体地，所述第一与非门10351和所述第二与非门10352构成RS触发器。

图7为本发明一些实施例中输入信号、修复信号、F点、G点、H点和I点的电平示意图。参照图6和图7，输入信号由低电平变化为高电平，所述第十二PMOS管10311关闭，所述第十六NMOS管10312的栅极接入偏置电压，F点由所述第十六NMOS管10312放电下降到低电平，H点电平相比于输入信号的电平延迟后变低，使修复信号的电平延迟后变高。输入信号由高电平变化为低电平，所述第十四PMOS管10321关闭，所述第十八NMOS管10322的栅极接入偏置电压，G点由所述第十八NMOS管10322放电下降到低电平，I点电平相比于输入信号延迟后变低，使修复信号延迟后变低。

图8为本发明又一些实施例中输入信号、修复信号、F点、G点、H点和I点的电平示意图。参照图6和图8，输入信号具有一个短暂向上的毛刺，在F点的电压还没有下降到所述第一缓冲单元1033的阈值电平时，毛刺结束。其中，因向上的毛刺，所述第十二PMOS管10311打开，F点电平变化为高电平，H点电平维持高电平，输出的修复信号维持输入信号的电平不变，以去除毛刺。

图9为本发明另一些实施例中输入信号、修复信号、F点、G点、H点和I点的电平示意图。参照图6和图9，输入信号具有一个短暂向下的毛刺，在G点的电压还没有下降到所述第二缓冲单元1034的阈值电平时，毛刺结束。其中，因向下的毛刺，所述第十四PMOS管10321打开，G点电平变化为高电平，I点电平维持高电平，输出的修复信号维持输入信号的电平不变，以去除毛刺。

虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (23)

1.一种滤除毛刺电路，其特征在于，包括：

信号变化检测模块，用于接收输入信号，然后根据所述输入信号输出控制信号；

电流产生模块，与所述信号变化检测模块连接，用于根据所述控制信号判断是否输出偏置电压；以及

毛刺消除主模块，与所述电流产生模块连接，用于接收所述输入信号和所述偏置电压，在所述偏置电压的控制下，消除所述输入信号中的毛刺。

2.根据权利要求1所述的滤除毛刺电路，其特征在于，所述信号变化检测模块包括第一反相器单元组、第二反相器单元组、第三反相器单元组、第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管、第二PMOS管、第一电容和第二电容，所述第一反相器单元组的第一输出端连接所述第一NMOS管的漏极和所述第二NMOS管的栅极，所述第一NMOS管的源极连接所述第二NMOS管的漏极、所述第一PMOS管的漏极和所述第二PMOS管的栅极，所述第一NMOS管的栅极连接所述第二NMOS管的源极和所述第二反相器单元组的输出端，所述第二PMOS管的漏端连接所述第三NMOS管的漏端、所述第二电容的一端和所述第三反相器单元组的输入端，所述第一反相器单元组的第一输出端连接所述第一电容的一端和所述第二反相器单元组的输入端，所述第一电容的另一端、所述第二电容的另一端和所述第一PMOS管的栅极均接地，所述第一PMOS管的源极和所述第三NMOS管的栅极均接输入电压。

3.根据权利要求2所述的滤除毛刺电路，其特征在于，所述第一反相器单元组包括第一反相器单元、第二反相器单元和第三反相器单元，所述第一反相器单元的输出端连接所述第二反相器单元的输入端和所述第三反相器单元的输入端。

4.根据权利要求3所述的滤除毛刺电路，其特征在于，所述第一反相器单元包括第三PMOS管和第四NMOS管，所述第三PMOS管的栅极和所述第四NMOS管的栅极均用于接收所述输入信号，所述第三PMOS管的漏极连接所述第四NMOS管的漏极，所述第三PMOS管的源极接输入电压，所述第四NMOS管的源极接地。

5.根据权利要求4所述的滤除毛刺电路，其特征在于，所述第二反相器单元包括第四PMOS管和第五NMOS管，所述第四PMOS管的栅极和所述第五NMOS管的栅极均连接所述第三PMOS管的漏极和所述第四NMOS管的漏极，所述第四PMOS管的源极接输入电压，所述第四PMOS管的漏极连接所述第五NMOS管的漏极和所述第一NMOS管的漏极，所述第五NMOS管的源极接地。

6.根据权利要求4所述的滤除毛刺电路，其特征在于，所述第三反相器单元包括第五PMOS管和第六NMOS管，所述第五PMOS管的栅极和所述第六NMOS管的栅极均连接所述第三PMOS管的漏极和所述第四NMOS管的漏极，所述第五PMOS管的源极接输入电压，所述第五PMOS管的漏极连接所述第六NMOS管的漏极和所述第一电容的一端，所述第六NMOS管的源极接地。

7.根据权利要求6所述的滤除毛刺电路，其特征在于，所述第一PMOS管、所述第三NMOS管、所述第五PMOS管和所述第六NMOS管的沟道宽度小于沟道长度。

8.根据权利要求2所述的滤除毛刺电路，其特征在于，所述第二反相器单元组包括第四反相器单元和第五反相器单元，所述第四反相器单元的输出端连接所述第五反相器单元的输入端。

9.根据权利要求8所述的滤除毛刺电路，其特征在于，所述第四反相器单元包括第六PMOS管和第七NMOS管，所述第六PMOS管的栅极连接所述第七NMOS管的栅极和所述第一电容的一端，所述第六PMOS管的漏极连接所述第七NMOS管的漏极，所述第六PMOS管的源极接输入电压，所述第七NMOS管的源极接地。

10.根据权利要求9所述的滤除毛刺电路，其特征在于，所述第五反相器单元包括第七PMOS管和第八NMOS管，所述第七PMOS管的栅极和所述第八NMOS管的栅极均连接所述第六PMOS管的漏极和所述第七NMOS管的漏极，所述第七PMOS管的漏极连接所述第八NMOS管的漏极和第二NMOS管的源极，所述第七PMOS管的源极接输入电压，所述第八NMOS管的源极接地。

11.根据权利要求2所述的滤除毛刺电路，其特征在于，所述第三反相器单元组包括第六反相器单元和第七反相器单元，所述第六反相器单元的输出端连接所述第七反相器单元的输入端。

12.根据权利要求11所述的滤除毛刺电路，其特征在于，所述第六反相器单元包括第八PMOS管和第九NMOS管，所述第八PMOS管的栅极连接所述第九NMOS管的栅极和第二电容的一端，所述第八PMOS管的漏极连接所述第九NMOS管的漏极，所述第八PMOS管的源极接输入电压，所述第九NMOS管的源极接地。

13.根据权利要求12所述的滤除毛刺电路，其特征在于，所述第七反相器单元包括第九PMOS管和第十NMOS管，所述第九PMOS管的栅极和所述第十NMOS管的栅极均连接所述第八PMOS管的漏极和所述第九NMOS管的漏极，所述第九PMOS管的漏极连接所述第十NMOS管的漏极，所述第九PMOS管的源极接输入电压，所述第十NMOS管的源极接地。

14.根据权利要求1所述的滤除毛刺电路，其特征在于，所述电流产生模块包括电流源单元，所述电流源单元包括第十一NMOS管、第十二NMOS管、第十三NMOS管、第十PMOS管、第十一PMOS管和电阻，所述电阻的一端接输入电压，所述电阻的另一端连接所述第十一NMOS管的漏极和栅极，所述第十一NMOS管的栅极连接所述第十二NMOS管的栅极，所述第十二NMOS管的漏极连接所述第十PMOS管的漏极和栅极，所述第十PMOS管的源极接输入电压，所述第十PMOS管的栅极连接所述第十一PMOS管的栅极，所述第十一PMOS管的源极接输入电压，所述第十一PMOS管的漏极连接所述第十三NMOS管的漏极和栅极，所述第十三NMOS管的源极接地。

15.根据权利要求14所述的滤除毛刺电路，其特征在于，所述第十一NMOS管和所述第十二NMOS管均为耗尽管。

16.根据权利要求14所述的滤除毛刺电路，其特征在于，所述电流产生模块还包括控制单元，所述控制单元包括第十四NMOS管和第十五NMOS管，所述第十四NMOS管的栅极和所述第十五NMOS管的栅极均用于接收所述控制信号，所述第十四NMOS管的漏极连接所述第十一NMOS管的源极，所述第十五NMOS管的漏极连接所述第十二NMOS管的源极，所述第十四NMOS管的源极连接所述第十五NMOS管的源极并接地。

17.根据权利要求1所述的滤除毛刺电路，其特征在于，所述毛刺消除主模块包括第一调节单元、第二调节单元、第一缓冲单元、第二缓冲单元、触发单元和第八反相器单元，所述第一调节单元的输入端和所述第八反相器单元的输入端均用于接收所述输入信号，所述第一调节单元的输出端连接所述第一缓冲单元的输入端，所述第一缓冲单元的输出端连接所述触发单元的第一输入端，所述第八反相器单元的输出端连接所述第二调节单元的输入端，所述第二调节单元的输出端连接所述第二缓冲单元的输入端，所述第二缓冲单元的输出端连接所述触发单元的第二输入端。

18.根据权利要求17所述的滤除毛刺电路，其特征在于，所述第一调节单元包括第十二PMOS管、第十六NMOS管和第三电容，所述第十二PMOS管的栅极用于接收所述输入信号，所述第十二PMOS管的源极接输入电压，所述第十二PMOS管的漏极连接所述第十六NMOS管的漏极和所述第三电容的一端，所述第十六NMOS管的栅极用于接收所述偏置电压，所述第十六NMOS管的源极接地，所述第三电容的另一端接地。

19.根据权利要求18所述的滤除毛刺电路，其特征在于，所述第一缓冲单元包括第一反相器和第二反相器，所述第一反相器的输入端连接所述第三电容的一端，所述第一反相器的输出端连接所述第二反相器的输入端。

20.根据权利要求17所述的滤除毛刺电路，其特征在于，所述第八反相器单元包括第十三PMOS管和第十七NMOS管，所述第十三PMOS管的栅极和所述第十七NMOS管的栅极均用于接收所述输入信号，所述第十三PMOS管的源极接输入电压，所述第十三PMOS管的漏极连接所述第十七NMOS管的漏极，所述第十七NMOS管的源极接地。

21.根据权利要求20所述的滤除毛刺电路，其特征在于，所述第二调节单元包括第十四PMOS管、第十八NMOS管和第四电容，所述第十四PMOS管的栅极连接所述第十三PMOS管的漏极，所述第十四PMOS管的源极接输入电压，所述第十四PMOS管的漏极连接所述第十八NMOS管的漏极和所述第四电容的一端，所述第十八NMOS管的栅极用于接收所述偏置电压，所述第十八NMOS管的源极接地，所述第四电容的另一端接地。

22.根据权利要求21所述的滤除毛刺电路，其特征在于，所述第二缓冲单元包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第四电容的一端，所述第三反相器的输出端连接所述第四反相器的输入端。

23.根据权利要求17所述的滤除毛刺电路，其特征在于，所述触发单元包括第一与非门和第二与非门，所述第一与非门和所述第二与非门交叉连接。

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