JP2003284319A - 駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】 電力用トランジスタの最大定格電圧を有効に
使用することができ、かつ安定に動作する駆動回路を提
供する。 【解決手段】 この駆動回路は、ＩＧＢＴ２がターンオ
フされてからサージ電圧が減衰した後にＩＧＢＴ２のコ
レクタ−エミッタ間電圧ＶＣＥを検出する電圧検知回路
９と、ＶＣＥが基準電圧ＶＲよりも低い場合はＩＧＢＴ
２の遮断速度を速くしてスイッチング損失を小さくし、
ＶＣＥが基準電圧ＶＲよりも高い場合はＩＧＢＴ２の遮
断速度を遅くしてサージ電圧を抑制するゲート電圧制御
回路１０とを備える。したがって、ＩＧＢＴ２の最大定
格電圧を有効に利用することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は駆動回路に関し、
特に、制御信号に従って電力用トランジスタを駆動する
駆動回路に関する。

【０００２】

【従来の技術】電力用半導体素子、特にＩＧＢＴ（絶縁
ゲートバイポーラトランジスタ）は、インバータやコン
バータなどのスイッチング素子などとして用いられる。
たとえばインバータには、相電圧が２値である２レベル
型と、相電圧が３値である３レベル型とが存在する。２
レベル型の場合は電源電圧がそのままＩＧＢＴに印加さ
れ、３レベル型の場合は電源電圧の半分の電圧がＩＧＢ
Ｔに印加されるだけで、動作などはどちらも類似したも
のである。したがって、以下の回路などの説明では、イ
ンバータは２レベル型のものであると仮定してＩＧＢＴ
には電源電圧が印加されるとしているが、３レベル型に
おいても同様の説明ができるのでその説明は省略する。

【０００３】さて、大電力を用いるような回路用途にお
いて、電源系統の安定性は非常に重要なものである。し
かし、電源系統の安定化にも限度があり、その限度を超
えるような系統の不安定性または雷などによる非常に大
きな雷サージの発生などといったことにより、負荷側か
ら見た電源電圧が急激に上昇してしばらく続くという現
象が存在する。

【０００４】しかし、このような場合でも電力系統に接
続された負荷回路であるインバータなどは正常に連続動
作または保護動作後にすぐに復帰して動作することが要
求されている。そのため、スイッチングに用いられるＩ
ＧＢＴには、非常に大きな電圧が印加されても正常にス
イッチング動作するような性能が求められる。

【０００５】また、このような電源系と負荷回路との間
にある系統、すなわち、主回路の配線には必ず寄生イン
ダクタンスが存在するので、スイッチング時にＩＧＢＴ
によって急激に負荷電流を遮断すると、そのＩＧＢＴの
コレクタ端子には寄生インダクタンスによるサージ電圧
が発生してしまう。したがって、ＩＧＢＴには電源電圧
が変動したときの最大電圧にサージ電圧を加算した値の
電圧が印加されてしまう。ＩＧＢＴはこのような場合で
も正常にスイッチング動作をすることが要求されるの
で、従来は耐圧の非常に大きなＩＧＢＴを使用してい
た。その結果、スイッチングなどの回路で用いられるＩ
ＧＢＴは通常の動作電圧に比べて非常に大きな定格電圧
を持つものを使用しなければならず、逆に通常時には最
大定格電圧が有効に活用されていないという問題があっ
た。

【０００６】そこで、電力用半導体素子のターンオフ時
に発生するサージ電圧を一定値以下に抑制する方法が提
案された。図１５は、そのような方法が採用された駆動
装置の構成を示す回路ブロック図である。このような駆
動装置は、たとえば特開平６−８９９７２号公報に開示
されている。

【０００７】図１５において、インダクタンスを有する
負荷回路５０とそれを駆動するためのパワーＭＯＳトラ
ンジスタとは、電源電位ＶＤＤのラインと接地電位ＧＮ
Ｄのラインとの間に直列接続される。パワーＭＯＳトラ
ンジスタ５１のゲート（ノードＮ５１）は、抵抗素子５
６を介してドライブ回路５７に接続される。パワーＭＯ
Ｓトランジスタ５１のドレイン−ソース間に抵抗素子５
２，５３が直列接続され、抵抗素子５２と５３の間のノ
ードＮ５２はＮＰＮバイポーラトランジスタ５４のベー
スに接続される。トランジスタ５３のコレクタは電源電
位ＶＤＤのラインに接続され、そのエミッタはツェナー
ダイオード５５を介してノードＮ５１に接続される。

【０００８】ドライブ回路７５から「Ｈ」レベルの信号
が出力されると、パワーＭＯＳトランジスタ５１が導通
してそのドレイン電圧Ｖ５１は「Ｌ」レベルになる。次
いでドライブ回路５７が「Ｌ」レベルの信号が出力され
ると、パワーＭＯＳトランジスタ５１は非導通になろう
とする。

【０００９】しかし、負荷回路５０はインダクタンスを
有するので、パワーＭＯＳトランジスタ５１が非導通に
なるとすると逆起電圧すなわちサージ電圧が発生してパ
ワーＭＯＳトランジスタ５１のドレイン電圧Ｖ５１が上
昇する。パワーＭＯＳトランジスタ５１のしきい値電圧
ＶＴＮとツェナーダイオード５５の降伏電圧ＶＺとトラ
ンジスタ５４のベース−エミッタ間電圧ＶＢＥとの和の
電圧ＶＴＮ＋ＶＺ＋ＶＢＥよりもノードＮ５２の電圧の
方が高くなると、パワーＭＯＳトランジスタ５１が導通
する。

【００１０】パワーＭＯＳトランジスタ５１が導通する
と、そのドレイン電圧Ｖ５１が低下する。すると、ノー
ドＮ５２の電圧も低下してＶＴＮ＋ＶＺ＋ＶＢＥよりも
低くなり、パワーＭＯＳトランジスタ５１が非導通にな
ろうとする。このような動作が繰返されてパワーＭＯＳ
トランジスタ５１のドレイン電圧Ｖ５１は一定値に保持
される。したがって、この方法によれば、パワーＭＯＳ
トランジスタ５１の最大定格電圧を有効に使用すること
ができる。

【００１１】

【発明が解決しようとする課題】しかし、従来の駆動装
置では、パワーＭＯＳトランジスタ５１を安定に制御す
ることができなくなる可能性がある。すなわち、パワー
ＭＯＳトランジスタ５１をターンオフさせるためには、
電源電位ＶＤＤのラインからトランジスタ５４およびツ
ェナーダイオード５５を介してノードＮ５１に供給され
た電流をドライブ回路５７によって吸収する必要がある
が、サージ電圧に応じた大きな値の電流がノードＮ５１
に流入するので、ノードＮ５１に流入した電流をドライ
ブ回路５７が吸収できず、パワーＭＯＳトランジスタ５
１をターンオフさせることができなくなる可能性があ
る。

【００１２】また、パワーＭＯＳトランジスタ５１のゲ
ート電圧Ｖ５１が高くなりすぎてパワーＭＯＳトランジ
スタ５１に大きな負荷電流が流れ続け、パワーＭＯＳト
ランジスタ５１が過熱して破壊されるおそれがある。

【００１３】また、電源電圧ＶＤＤが変動してその値が
上昇し続けると、抵抗素子５２，５３からなる分圧回路
を介してバイポーラトランジスタ５４のベース−エミッ
タ間に大きな電圧が印加され、バイポーラトランジスタ
５４が破壊されたり、ドライブ回路５７が破壊される可
能性がある。

【００１４】それゆえに、この発明の主たる目的は、電
力用トランジスタの最大定格電圧を有効に使用すること
ができ、かつ安定に動作する駆動回路を提供することで
ある。

【００１５】

【課題を解決するための手段】この発明に係る駆動回路
は、制御信号に従って電力用トランジスタを駆動する駆
動回路であって、電力用トランジスタが非導通にされて
から予め定められた時間の経過後に電力用トランジスタ
の第１および第２の電極間の電圧を検出する電圧検出回
路と、制御信号が活性化レベルにされたことに応じて電
力用トランジスタを導通させ、制御信号が非活性化レベ
ルにされたことに応じて電圧検出回路の検出電圧に応じ
た速度で電力用トランジスタを非導通にする制御回路と
を備えたものである。

【００１６】好ましくは、電圧検出回路は、制御信号が
非活性化レベルにされてから予め定められた時間の経過
後に、電力用トランジスタの第１および第２の電極間の
電圧を検出する期間を指示するためのサンプリング信号
を出力するサンプリング信号発生回路を含む。

【００１７】また好ましくは、サンプリング信号発生回
路は、制御信号が活性化レベルから非活性化レベルにさ
れる前縁を予め定められた時間だけ遅延させる遅延回路
を含む。サンプリング信号は、遅延回路の出力信号に基
づいて生成される。

【００１８】また好ましくは、遅延回路は、制御信号が
非活性化レベルから活性化レベルにされる後縁を遅延さ
せない。

【００１９】また好ましくは、電圧検出回路は、電力用
トランジスタの第１および第２の電極間の電圧が基準電
圧よりも高い場合は第１のレベルの信号を出力し、電力
用トランジスタの第１および第２の電極間の電圧が基準
電圧よりも低い場合は第２のレベルの信号を出力する比
較回路を含む。制御回路は、比較回路から第１のレベル
の信号が出力された場合は、比較回路から第２のレベル
の信号が出力された場合よりも遅い速度で電力用トラン
ジスタを非導通にする。

【００２０】また好ましくは、電圧検出回路は、さら
に、電力用トランジスタの第１および第２の電極間の電
圧を降圧する降圧回路を含む。比較回路は、降圧回路で
降圧された電圧と基準電圧とを比較する。

【００２１】また好ましくは、降圧回路は、電力用トラ
ンジスタの第１および第２の電極間の電圧を分圧する分
圧回路を含む。

【００２２】また好ましくは、降圧回路は、さらに、分
圧回路の出力電圧を予め定められた電圧だけレベルシフ
トさせるレベルシフト回路を含む。

【００２３】また好ましくは、電圧検出回路は、さら
に、サンプリング信号に応答して比較回路の出力信号を
保持および出力するラッチ回路を含む。

【００２４】また好ましくは、電圧検出回路は、電力用
トランジスタの第１および第２の電極間の電圧を降圧す
る降圧回路と、サンプリング信号に応答して、降圧回路
の出力電圧を保持および出力するラッチ回路を含む。制
御回路は、ラッチ回路の出力電圧に応じた速度で電力用
トランジスタを非導通にする。

【００２５】また好ましくは、制御回路は、制御信号が
活性化レベルにされたことに応じて第１の電位のライン
から電力用トランジスタの入力電極に電流を流す第１の
電流源と、制御信号が非活性化レベルにされたことに応
じて電力用トランジスタの入力電極から第２の電位のラ
インに電流を流す第２の電流源と、電圧検出回路の検出
電圧に応じた値の電流を第１の電位のラインから電力用
トランジスタの入力電極に流す第３の電流源とを含む。

【００２６】また好ましくは、制御回路は、制御信号が
活性化レベルにされたことに応じて第１の電位のライン
から電力用トランジスタの入力電極に電流を流す第１の
電流源と、制御信号が非活性化レベルにされたことに応
じて電力用トランジスタの入力電極から第２の電位のラ
インに電流を流す第２の電流源と、制御信号が非活性化
レベルにされたことに応じて、電圧検出回路の検出電圧
に応じた値の電流を電力用トランジスタの入力電極から
第２の電位のラインに流す第３の電流源を含む。

【００２７】また好ましくは、電力用トランジスタの第
１および第２の電極は、直流電源から２本の配線を介し
て供給される直流電圧を受け、電圧検出回路は、２本の
配線間の電圧を検出する。

【００２８】

【発明の実施の形態】実施の形態について説明する前
に、まずこの発明の原理について説明する。本発明は、
電力用半導体素子に印加される直流電圧あるいは直流電
源電圧を検知し、検知した電圧レベルに応じて電力用半
導体素子の遮断速度を変化させるものである。すなわ
ち、直流電圧が低いときは、スイッチング損失を小さく
するためにスイッチング速度を速める。逆に、直流電圧
が高いときは、サージ電圧の発生を抑制するためにスイ
ッチング速度を遅くする。これにより、直流電圧が変動
していても、電力用半導体素子にはほぼ一定の電圧が印
加されるようになる。

【００２９】したがって、通常時は電力用半導体素子の
耐圧を有効に利用できることになる。また、従来では直
流電圧がかなり高い場合を想定し、そのような電圧から
遮断動作を行なっても素子耐圧を超えないように遮断速
度を設定していたため、通常時にはスイッチング損失が
不当に大きかった。しかし本発明では、通常時にはスイ
ッチング速度を速く設定できるのでスイッチング損失を
小さくすることができ、効率が上昇する。

【００３０】また、電力用半導体素子が非導通にされて
から所定時間の経過後に直流電圧を検出するので、サー
ジ電圧が減衰した後に直流電圧を正確に検出することが
でき、回路動作の安定化を図ることができる。以下、図
面に基づいて本発明の実施の形態を詳細に説明する。

【００３１】図１は、この発明の一実施の形態によるイ
ンバータ装置（直流−交流変換装置）１の駆動回路の構
成を示す回路ブロック図である。図１において、この駆
動回路は、インバータ（反転回路）３、サンプリング信
号発生回路８、電圧検知回路９、およびゲート電圧制御
回路１０を備える。

【００３２】インバータ装置１は、ＩＧＢＴ２を含み、
直流電力を交流電力に変換する。インバータ３は、制御
信号ＣＮＴを反転させてＩＧＢＴ２のベースに与える。
すなわちインバータ３は、電源電位ＶＤＤのラインと出
力ノードＮ１との間に直列接続されたＰチャネルＭＯＳ
トランジスタ４および抵抗素子５と、出力ノードＮ１と
接地電位ＧＮＤのラインとの間に直列接続された抵抗素
子６およびＮチャネルＭＯＳトランジスタ７とを含む。
ＭＯＳトランジスタ４，７のゲートは制御信号ＣＮＴを
受け、出力ノードＮ１はＩＧＢＴ２のゲートに接続され
る。

【００３３】信号ＣＮＴが「Ｈ」レベルの場合は、Ｐチ
ャネルＭＯＳトランジスタ４が非導通になるとともにＮ
チャネルＭＯＳトランジスタ７が導通し、ノードＮ１が
「Ｌ」レベルになってＩＧＢＴ２が非導通になる。信号
ＣＮＴが「Ｌ」レベルの場合は、ＮチャネルＭＯＳトラ
ンジスタ７が非導通になるとともにＰチャネルＭＯＳト
ランジスタ４が導通し、ノードＮ１が「Ｈ」レベルにな
ってＩＧＢＴ２が導通する。

【００３４】サンプリング信号発生回路８は、ＡＳＩＣ
によって構成され、制御信号ＣＮＴに従ってサンプリン
グ信号φＳ１，φＳ２を生成し、生成したサンプリング
信号φＳ１，φＳ２を電圧検知回路９に与える。

【００３５】図２は、サンプリング信号発生回路８の動
作を説明するためのタイムチャートである。図２（ａ）
において、時刻ｔ０では、ノードＮ１が「Ｌ」レベルに
されてＩＧＢＴ２が非導通になっており、ＩＧＢＴ２の
コレクタ−エミッタ間電圧ＶＣＥは電源電圧ＶＤＤにな
っている。時刻ｔ１においてノードＮ１が「Ｌ」から
「Ｈ」レベルに立上げられると、ＩＧＢＴ２が導通して
ＶＣＥは電源電圧ＶＤＤから０Ｖになる。次いで時刻ｔ
２においてノードＮ１が「Ｈ」レベルから「Ｌ」レベル
に立下げられると、ＩＧＢＴ２が非導通になり、ＶＣＥ
は０Ｖから電源電圧ＶＤＤにサージ電圧ＶＳを加算した
電圧ＶＣＥＰ＝ＶＤＤ＋ＶＳに立上げられる。サージ電
圧ＶＳは短時間で減衰し、ＶＣＥは時刻ｔ３では電源電
圧ＶＤＤになる。時刻ｔ４において、ノードＮ１が
「Ｌ」レベルから「Ｈ」レベルに立上げられると、ＩＧ
ＢＴ２が導通してＶＣＥは０Ｖになる。

【００３６】図２（ａ）から分かるように、ＩＧＢＴ２
のターンオン時およびサージ電圧ＶＳの発生時は、ＩＧ
ＢＴ２のコレクタ−エミッタ間電圧ＶＣＥを検知するこ
とはできない。したがって、ＩＧＢＴ２のターンオフ期
間においてサージ電圧ＶＳがなくなった定常状態のとき
だけＶＣＥを検知すればよいので、まずサンプリング信
号発生回路８は制御信号ＣＮＴに応答して、図２（ｂ）
に示すように、ＶＣＥが定常状態になる期間のみ「Ｈ」
レベルになるサンプリング期間設定信号φＴを生成す
る。

【００３７】次いでサンプリング信号発生回路８は、図
２（ｃ）に示すように、信号φＴの立上がりエッジに応
答して所定時間だけ「Ｈ」レベルになるサンプリング信
号φＳ１と、サンプリング信号φＳ１の立下がりエッジ
に応答して「Ｈ」レベルになり、信号φＴの下がりエッ
ジに応答して「Ｌ」レベルになるサンプリング信号φＳ
２とを生成する。サンプリング信号φＳ１，φＳ２は、
電圧検知回路９に与えられる。

【００３８】電圧検知回路９は、図３に示すように、分
圧回路１１、参照電圧発生回路１６、コンパレータ１７
およびラッチ回路２０を含む。分圧回路１１は、ＩＧＢ
Ｔ２のコレクタと出力ノードＮ１１との間に並列接続さ
れた抵抗素子１２およびキャパシタ１４と、出力ノード
Ｎ１１とＩＧＢＴ２のエミッタとの間に並列接続された
抵抗素子１３およびキャパシタ１５とを含む。出力ノー
ドＮ１１には、ＩＧＢＴ２のコレクタ−エミッタ間電圧
ＶＣＥを抵抗素子１２と１３で分圧した電圧ＶＣＥ′が
現われる。

【００３９】なお、キャパシタ１４は出力電圧ＶＣＥ′
の安定性の向上のために接続したものであり、キャパシ
タ１５はキャパシタ１４による高周波域でのゲイン低下
を補償するために接続したものである。したがって、Ｖ
ＣＥ′の安定性がよい場合は、キャパシタ１４，１５は
不要である。

【００４０】参照電圧発生回路１６は、所定の参照電圧
ＶＲを生成する。コンパレータ１７は、分圧回路１１の
出力電圧ＶＣＥ′と参照電圧ＶＲとを比較し、ＶＣＥ′
がＶＲよりも低い場合は出力ノードＮ１７を「Ｈ」レベ
ルにし、ＶＣＥ′がＶＲよりも高い場合は出力ノードＮ
１７を「Ｌ」レベルにする。ラッチ回路２０は、電源電
位ＶＤＤのラインと出力ノードＮ２０との間に直列接続
された抵抗素子２１およびスイッチ２２と、コンパレー
タ１７の出力ノードＮ１７と出力ノードＮ２０との間に
接続されたスイッチ２３と、出力ノードＮ２０と接地電
位ＧＮＤのラインとの間に接続されたキャパシタ２４と
を含む。スイッチ２２，２３は、それぞれサンプリング
信号φＳ１，φＳ２によって制御される。

【００４１】信号φＳ１，φＳ２がそれぞれ「Ｈ」レベ
ルおよび「Ｌ」レベルの期間は、スイッチ２２が導通す
るとともにスイッチ２３が非導通になり、出力ノードＮ
２０は「Ｈ」レベルに充電される。信号φＳ１，φＳ２
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる
と、スイッチ２２が非導通になるとともにスイッチ２３
が導通し、コンパレータ１７の出力信号がスイッチ２３
を介してノードＮ２０に伝達される。

【００４２】分圧回路１１の出力電圧ＶＣＥ′が参照電
圧ＶＲよりも低い場合は、コンパレータ１７は出力ノー
ドＮ１７を「Ｈ」レベルにするので、ラッチ回路２０の
出力ノードＮ２０は「Ｈ」レベルのまま変化しない。Ｖ
ＣＥ′がＶＲよりも高い場合は、コンパレータ１７は出
力ノードＮ１７を「Ｌ」レベルにするので、ラッチ回路
２０の出力ノードＮ２０は「Ｌ」レベルにされる。信号
φＳ１，φＳ２がともに「Ｌ」レベルにされると、スイ
ッチ２２，２３がともに非導通になり、ノードＮ２０の
電圧がキャパシタ２４によって保持される。ラッチ回路
２０の出力ノードＮ２０に現われる信号φ２０は、
「Ｈ」レベルおよび「Ｌ」レベルの２値を持つデジタル
信号となるので、ノイズの値を受けにくい。この信号φ
２０は、ゲート電圧制御回路１０に与えられる。

【００４３】ゲート電圧制御回路１０は、図４に示すよ
うに、電源電位ＶＤＤのラインとインバータ３の出力ノ
ードＮ１との間に直列接続されたＰチャネルＭＯＳトラ
ンジスタ２５、ツェナーダイオード２６および抵抗素子
２７を含む。

【００４４】信号φ２０が「Ｈ」レベルの場合は、Ｐチ
ャネルＭＯＳトランジスタ２５は非導通となり、Ｐチャ
ネルＭＯＳトランジスタ２５、ツェナーダイオード２６
および抵抗素子２７に電流は流れない。したがって、制
御信号ＣＮＴが「Ｌ」レベルから「Ｈ」レベルに立上げ
られると、ＰチャネルＭＯＳトランジスタ４が非導通に
なるとともにＮチャネルＭＯＳトランジスタ７が導通
し、ノードＮ１の電荷が抵抗素子６およびＮチャネルＭ
ＯＳトランジスタ７を介して放電され、ノードＮ１の電
位は速やかに「Ｌ」レベルになる。したがって、ＩＧＢ
Ｔ２は速やかに遮断される。

【００４５】信号φ２０が「Ｌ」レベルの場合は、Ｐチ
ャネルＭＯＳトランジスタ２５が導通し、電源電位ＶＤ
ＤのラインからＰチャネルＭＯＳトランジスタ２５、ツ
ェナーダイオード２６および抵抗素子２７を介してノー
ドＮ１に電流が流れる。制御信号ＣＮＴが「Ｌ」レベル
から「Ｈ」レベルに立上げられると、ＰチャネルＭＯＳ
トランジスタ４が非導通になるとともにＮチャネルＭＯ
Ｓトランジスタ７が導通する。このとき、ＰチャネルＭ
ＯＳトランジスタ２５、ツェナーダイオード２６および
抵抗素子２７に流れる充電電流が、抵抗素子６およびＮ
チャネルＭＯＳトランジスタ７に流れる放電電流よりも
小さくなるように、抵抗素子６，２７の抵抗値が設定さ
れている。したがって、ノードＮ１の電位は緩やかに
「Ｌ」レベルになり、ＩＧＢＴ２は緩やかに遮断され
る。

【００４６】図５は、ＩＧＢＴ２のコレクタ−エミッタ
間電圧ＶＣＥが２５００Ｖと十分に低い場合における駆
動回路の動作を示すタイムチャートである。ＶＣＥが十
分低いので、電圧検知回路９の出力電圧φ２０は「Ｈ」
レベルになっている。したがって、制御信号ＣＮＴが
「Ｌ」レベルから「Ｈ」レベルに立上げられると、ＩＧ
ＢＴ２は速やかにターンオフし、ＩＧＢＴ２のコレクタ
電流ＩＣは速やかに０Ａになる。このため、１０１８Ｖ
ものサージ電圧ＶＳが発生して、ＩＧＢＴ２のコレクタ
−エミッタ間のピーク電圧ＶＣＥＰは約３５００Ｖにな
る。

【００４７】図６は、ＩＧＢＴ２のコレクタ−エミッタ
間電圧ＶＣＥが３０００Ｖと十分に高い場合における駆
動回路の動作を示すタイムチャートである。ＶＣＥが十
分高いので、電圧検知回路９の出力信号φ２０は「Ｌ」
レベルになっている。したがって、制御信号ＣＮＴが
「Ｌ」レベルから「Ｈ」レベルに立上げられると、ＩＧ
ＢＴ２が緩やかにターンオフし、ＩＧＢＴ２のコレクタ
電流ＩＣは緩やかに０Ａになる。このため、サージ電圧
ＶＳは３３３Ｖしか発生しないので、ＩＧＢＴ２のコレ
クタ−エミッタ間のピーク電圧ＶＣＥＰは約３３００Ｖ
に抑制される。

【００４８】以上のように、この実施の形態では、図５
に示したようにＶＣＥが低い場合はサージ電圧ＶＳを意
図的に大きく発生させることができ、逆に図６に示した
ようにＶＣＥが高い場合はサージ電圧ＶＳの発生を抑制
することができる。その結果、図５および図６で示した
場合はＶＣＥが５００Ｖも変動しているにもかかわらず
ＩＧＢＴ２のコレクタ−エミッタ間のピーク電圧ＶＣＥ
Ｐを一定に制御することができ、ＩＧＢＴ２の耐圧を超
えないでスイッチングすることができる。また、通常時
におけるＩＧＢＴ２の遮断速度をＶＣＥが高くなった異
常時におけるＩＧＢＴ２の遮断速度に比べて速くするこ
とができるので、ターンオフ損失を従来よりも減らすこ
とができ、効率が高くなる。

【００４９】なお、この実施の形態では、制御信号ＣＮ
Ｔをインバータ３で反転させてＩＧＢＴ２のゲートに与
えたが、制御信号ＣＮＴの反転信号／ＣＮＴをバッファ
を介してＩＧＢＴ２のゲートに与えてもよい。

【００５０】また、通常時における電圧検知回路９の出
力信号φ２０を「Ｈ」レベルにしたが、図３の抵抗素子
２１およびスイッチ２２を接地電位ＧＮＤのラインと出
力ノードＮ２０との間に接続することにより、通常時に
おける電圧検知回路９の出力信号φ２０を「Ｌ」レベル
にしてもよい。

【００５１】また、ＶＣＥが所定値よりも高い場合は、
ノードＮ１の電位を緩やかに低下させてＩＧＢＴ２を緩
やかにターンオフさせたが、図４の抵抗素子２７の抵抗
値を小さく設定し、ノードＮ１の電位が低下しないよう
にしてＩＧＢＴ２をターンオンさせたままにしてもよ
い。

【００５２】また、図４のＰチャネルＭＯＳトランジス
タ２５をＮチャネルＭＯＳトランジスタで置換してもよ
い。ただし、この場合は、信号φ２０をインバータで反
転させてＮチャネルＭＯＳトランジスタのゲートに与え
る必要がある。

【００５３】［変更例１］以下、この実施の形態の種々
の変更例について説明する。図７の変更例では、サンプ
リング期間設定信号φＴがＡＳＩＣではなく抵抗素子３
０、キャパシタ３１およびバッファ３２で生成される。
抵抗素子３０の一方電極は制御信号ＣＮＴを受け、その
他方電極はノードＮ３０に接続される。キャパシタ３１
は、ノードＮ３０と接地電位ＧＮＤのラインとの間に接
続される。抵抗素子３０およびキャパシタ３１は、ロー
パスフィルタを構成する。バッファ３２は、所定のしき
い値電位ＶＴＨ（たとえばＶＤＤ／２）を有し、ノード
Ｎ３０の電位がＶＴＨよりも低い場合は「Ｌ」レベルを
出力し、ノードＮ３０の電位がＶＴＨよりも高い場合は
「Ｈ」レベルを出力する。バッファ３２の出力信号が信
号φＴとなる。

【００５４】図２で示したノードＮ１に現われる信号の
反転信号である制御信号ＣＮＴが入力されると、キャパ
シタ３１の充電および放電に時間を要するため、ノード
Ｎ３０には図８に示すような立上がりおよび立下がりエ
ッジが鈍った波形が生じる。ノードＮ３０の電位がバッ
ファ３２に与えられると、バッファ３２の出力信号φＴ
は図８に示すように矩形波になる。この矩形波信号φＴ
は、入力された制御信号ＣＮＴを所定時間遅延させた信
号となり、その遅延時間は抵抗素子３０の抵抗値および
／またはキャパシタ３１の容量値を変えることによって
調整可能になっている。この変更例では、ＡＳＩＣの代
わりに抵抗素子３０、キャパシタ３１およびバッファ３
２を用いてサンプリング期間設定信号φＴを生成するの
で、回路の低コスト化を図ることができる。

【００５５】［変更例２］変更例１では、信号φＴが
「Ｌ」レベルから「Ｈ」レベルに立上げられるときに生
じる遅れ時間と、信号φＴが「Ｈ」レベルから「Ｌ」レ
ベルに立下げられるときに生じる遅れ時間とが同じにな
る。このため、制御信号ＣＮＴが「Ｌ」レベルから
「Ｈ」レベルに立下げられてからサージ電圧ＶＳが減衰
してＩＧＢＴ２のコレクタ−エミッタ間電圧ＶＣＥが定
常状態になるまでの期間（時刻ｔ２〜ｔ３）が長いと、
ＩＧＢＴ２がターンオンしてＶＣＥが低下した後に信号
φＴが「Ｌ」レベルになり、電圧検知回路９がＩＧＢＴ
２のオン電圧を検知してしまう可能性がある。

【００５６】そこで、この変更例２では、図９に示すよ
うに、図７の回路にダイオード３３が追加される。ダイ
オード３３のアノードは抵抗素子３０の他方電極すなわ
ちノードＮ３０に接続され、そのカソードは抵抗素子３
０の一方電極に接続される。制御信号ＣＮＴが「Ｌ」レ
ベルから「Ｈ」レベルに立上げられた場合は、抵抗素子
３０のみを介してキャパシタ３１に充電電流が流入し、
制御信号ＣＮＴが「Ｈ」レベルから「Ｌ」レベルに立下
げられた場合は、キャパシタ３１から主にダイオード素
子３３を介して放電電流が流出する。

【００５７】したがって、充電時間に比べて放電時間が
非常に短くなるので、図１０に示すように、信号φＴの
立上がりエッジは信号ＣＮＴの立上がりエッジに対して
遅延するが、信号φＴの立下がりエッジは信号ＣＮＴの
立下がりエッジとほぼ同じになる。よって、この変更例
２では、ＩＧＢＴ２のターンオフ時はサージ電圧ＶＳの
減衰後にＶＣＥを検出することができ、ＩＧＢＴ２のタ
ーンオン時はオン電圧を検知することがないので、ＶＣ
Ｅをより正確に検知することができる。

【００５８】［変更例３］図１１の変更例３では、図３
の参照電圧発生回路１６およびコンパレータ１７がアナ
ログ電圧増幅器３４で置換される。分圧回路１１の出力
電圧ＶＣＥ′は、アナログ電圧増幅器３４で所定のレベ
ルに増幅され、ラッチ回路２０を介して図４のＰチャネ
ルＭＯＳトランジスタ２５のゲートに入力される。ラッ
チ回路２０の出力信号φ２０はアナログ電圧信号となる
ので、図４のＰチャネルＭＯＳトランジスタ２５の抵抗
値もアナログ的に変化し、ＩＧＢＴ２のターンオフ速度
も２段階ではなくアナログ的に制御される。

【００５９】［変更例４］図１２の変更例４では、図３
の参照電圧発生回路１６およびコンパレータ１７がＮチ
ャネルＭＯＳトランジスタ３５、ツェナーダイオード３
６、抵抗素子３７およびインバータ３８で置換される。
ＮチャネルＭＯＳトランジスタ３５、ツェナーダイオー
ド３６および抵抗素子３７は、電源電位ＶＤＤのライン
と接地電位ＧＮＤのラインとの間に直列接続される。ツ
ェナーダイオード３６と抵抗素子３７との間のノードＮ
３６には、分圧回路１１の出力電圧ＶＣＥ′からＮチャ
ネルＭＯＳトランジスタ３５のしきい値電圧ＶＴＮおよ
びツェナーダイオード３６の降伏電圧ＶＺを減算した電
圧Ｖ３６＝ＶＣＥ′−ＶＴＮ−ＶＺが生じる。インバー
タ３８は、ノードＮ３６の電圧Ｖ３６がそのしきい値電
圧ＶＴＨよりも低い場合は「Ｈ」レベルを出力し、ノー
ドＮ３６の電圧Ｖ３６がしきい値電圧ＶＴＨよりも高い
場合は「Ｌ」レベルを出力する。インバータ３８の出力
信号は、ラッチ回路２０に与えられる。

【００６０】分圧回路１１の分圧比は抵抗素子１２，１
３の抵抗値の比で決まるが、抵抗素子１２，１３は高耐
圧品である必要があるので、抵抗素子１２，１３の抵抗
値の選定が容易でなく、分圧回路１１の分圧比は調整し
にくい。そこで、この変更例４では、分圧回路１１の出
力電圧ＶＣＥ′をＮチャネルＭＯＳトランジスタ３５お
よびツェナーダイオード３６でＶＴＮ＋ＶＺだけレベル
シフトさせることにより、検出電圧Ｖ３６を調整する。
これにより、抵抗素子１２，１３の抵抗値の選定が容易
になり、回路設計が容易になる。

【００６１】なお、ＩＧＢＴ２のコレクタ−エミッタ間
電圧ＶＣＥが通常値である場合における信号φ２０のレ
ベルを「Ｌ」レベルにしたい場合は、抵抗素子２１およ
びスイッチ２２を接地電位ＧＮＤのラインとノードＮ２
０との間に直列接続するとともに、インバータ３８をバ
ッファで置換すればよい。

【００６２】［変更例５］図１３の変更例５では、図４
のゲート電圧制御回路１０がゲート電圧制御回路４０で
置換される。ゲート電圧制御回路４０は、ノードＮ１と
ＮチャネルＭＯＳトランジスタ７のドレインとの間に直
列接続された抵抗素子４１およびＮチャネルＭＯＳトラ
ンジスタ４２を含む。ＮチャネルＭＯＳトランジスタ４
２のゲートは、電圧検知回路９の出力信号φ２０を受け
る。

【００６３】ＩＧＢＴ２のコレクタ−エミッタ間電圧Ｖ
ＣＥが通常値の場合は、信号φ２０が「Ｈ」レベルにな
ってＮチャネルＭＯＳトランジスタ４２が導通する。制
御信号ＣＮＴが「Ｌ」から「Ｈ」レベルに立上げられる
と、「Ｈ」レベルにされていたノードＮ１から抵抗素子
６，４１およびＮチャネルＭＯＳトランジスタ７，４２
を介して接地電位ＧＮＤのラインに電流が流出し、ノー
ドＮ１が速やかに「Ｌ」になってＩＧＢＴ２が速やかに
ターンオフする。

【００６４】ＶＣＥが過電圧になった場合は、信号φ２
０は「Ｌ」レベルになってＮチャネルＭＯＳトランジス
タ４２が非導通になる。制御信号ＣＮＴが「Ｈ」レベル
から「Ｌ」レベルに立下げられると、「Ｈ」レベルにさ
れていたノードＮ１から抵抗素子６およびＮチャネルＭ
ＯＳトランジスタ７のみを介して接地電位ＧＮＤのライ
ンに電流が流出し、ノードＮ１が緩やかに「Ｌ」レベル
になってＩＧＢＴ２が緩やかにターンオフする。したが
って、サージ電圧ＶＳの発生が抑制される。

【００６５】［変更例６］図１４の変更例６では、図１
の電圧検知回路９がＩＧＢＴ２のコレクタ−エミッタ間
電圧ＶＣＥの代わりに直流電源４２とインバータ１との
間の配線Ｌ１，Ｌ２間の電圧ＶＬを検知する。したがっ
て、配線Ｌ１，Ｌ２間の電圧ＶＬが何らかの原因によっ
て変動した場合でも、その電圧ＶＬを直接検知すること
ができる。電圧検知回路９の出力信号φ２０は、ゲート
電圧制御回路１０に与えられる。

【００６６】この変更例６では、直流電源電圧を直接検
知するので、ＩＧＢＴ２のスイッチングノイズの影響が
小さく、高精度の電圧検知を行なうことができる。ま
た、電源電圧を検知するためには高耐圧の素子を用いる
必要があるが、高耐圧の素子は大きいので、実装面積が
限られているドライブ基板には実装できない場合があ
る。しかし、この変更例６では、電圧検知回路９のみを
別基板に実装すればよいので、ドライブ基板の実装が容
易になる。

【００６７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００６８】

【発明の効果】以上のように、この発明に係る駆動回路
では、電力用トランジスタが非導通にされてから予め定
められた時間の経過後に電力用トランジスタの第１およ
び第２の電極間の電圧を検出する電圧検出回路と、制御
信号が活性化レベルにされたことに応じて電力用トラン
ジスタを導通させ、制御信号が非活性化レベルにされた
ことに応じて電圧検出回路の検出電圧に応じた速度で電
力用トランジスタを非導通にする制御回路とが設けられ
る。したがって、電力用トランジスタの第１および第２
の電極間の直流電圧を検出し、その検出電圧に応じた速
度で電力用トランジスタを非導通にするので、検出電圧
が高い場合は電力用トランジスタの遮断速度を遅くして
サージ電圧を抑制し、検出電圧が低い場合は電力用トラ
ンジスタの遮断速度を速くしてターンオフ損失の低減化
を図ることにより、電力用トランジスタの最大定格電圧
を有効に使用することができる。また、電力用トランジ
スタが非導通にされてから予め定められた時間の経過後
に直流電圧を検出するので、サージ電圧が減衰した後に
直流電圧を検出することにより、回路動作の安定化を図
ることができる。

【００６９】好ましくは、電圧検出回路は、制御信号が
非活性化レベルにされてから予め定められた時間の経過
後に、電力用トランジスタの第１および第２の電極間の
電圧を検出する期間を指示するためのサンプリング信号
を出力するサンプリング信号発生回路を含む。この場合
は、直流電圧の検出タイミングを容易に設定することが
できる。

【００７０】また好ましくは、サンプリング信号発生回
路は、制御信号が活性化レベルから非活性化レベルにさ
れる前縁を予め定められた時間だけ遅延させる遅延回路
を含む。サンプリング信号は、遅延回路の出力信号に基
づいて生成される。この場合は、遅延回路の出力信号が
活性化レベルから非活性化レベルに変化したことに応じ
て、サンプリング信号を出力することができる。

【００７１】また好ましくは、遅延回路は、制御信号が
非活性化レベルから活性化レベルにされる後縁を遅延さ
せない。この場合は、遅延回路の出力信号が非活性化レ
ベルから活性化レベルに変化したことに応じて、サンプ
リング信号の出力を停止することができる。

【００７２】また好ましくは、電圧検出回路は、電力用
トランジスタの第１および第２の電極間の電圧が基準電
圧よりも高い場合は第１のレベルの信号を出力し、電力
用トランジスタの第１および第２の電極間の電圧が基準
電圧よりも低い場合は第２のレベルの信号を出力する比
較回路を含む。制御回路は、比較回路から第１のレベル
の信号が出力された場合は、比較回路から第２のレベル
の信号を出力された場合よりも遅い速度で電力用トラン
ジスタを非導通にする。この場合は、電力トランジスタ
の遮断速度を高低２段階で切換えるので、ノイズの影響
を受けにくい安定した回路動作を実現することができ
る。

【００７３】また好ましくは、電圧検出回路は、さら
に、電力用トランジスタの第１および第２の電極間の電
圧を降圧する降圧回路を含む。比較回路は、降圧回路で
降圧された電圧と基準電圧とを比較する。この場合は、
電力用トランジスタの第１および第２の電極間の電圧と
基準電圧とを容易に比較することができる。

【００７４】また好ましくは、降圧回路は、電力用トラ
ンジスタの第１および第２の電極間の電圧を分圧する分
圧回路を含む。この場合は、降圧回路を容易に構成する
ことができる。

【００７５】また好ましくは、降圧回路は、さらに、分
圧回路の出力電圧を予め定められた電圧だけレベルシフ
トさせるレベルシフト回路を含む。この場合は、降圧回
路を一層容易に構成することができる。

【００７６】また好ましくは、電圧検出回路は、さら
に、サンプリング信号に応答して比較回路の出力信号を
保持および出力するラッチ回路を含む。この場合は、直
流電圧の検出タイミングを容易に設定することができ
る。

【００７７】また好ましくは、電圧検出回路は、電力用
トランジスタの第１および第２の電極間の電圧を降圧す
る降圧回路と、サンプリング信号に応答して、降圧回路
の出力電圧を保持および出力するラッチ回路とを含む。
制御回路は、ラッチ回路の出力電圧に応じた速度で電力
用トランジスタを非導通にする。この場合は、電力用ト
ランジスタの遮断速度をアナログ的に制御することがで
きる。

【００７８】また好ましくは、制御回路は、制御信号が
活性化レベルにされたことに応じて第１の電位のライン
から電力用トランジスタの入力電極に電流を流す第１の
電流源と、制御信号が非活性化レベルにされたことに応
じて電力用トランジスタの入力電極から第２の電位のラ
インに電流を流す第２の電流源と、電圧検出回路の検出
電圧に応じた値の電流を第１の電位のラインから電力用
トランジスタの入力電極に流す第３の電流源とを含む。
この場合は、電圧検出回路の検出電圧に応じた値の充電
電流を電力用トランジスタの入力電極に常時流すので、
電圧検出回路の検出電圧に応じて電力用トランジスタの
入力電極の放電速度が変化し、電力用トランジスタの遮
断速度が変化する。

【００７９】また好ましくは、制御回路は、制御信号が
活性化レベルにされたことに応じて第１の電位から電力
用トランジスタの入力電極に電流を流す第１の電流源
と、制御信号が非活性化レベルにされたことに応じて電
力用トランジスタの入力電極から第２の電位のラインに
電流を流す第２の電流源と、制御信号が非活性化レベル
にされたことに応じて、電圧検出回路の検出電圧に応じ
た値の電流を電力用トランジスタの入力電極から第２の
電位のラインに流す第３の電流源とを含む。この場合
は、電圧検出回路の検出電圧に応じた値の放電電流を流
すので、電圧検出回路の検出電圧に応じて電力用トラン
ジスタの入力電極の放電速度が変化し、電力用トランジ
スタの遮断速度が変化する。

【００８０】また好ましくは、電力用トランジスタの第
１および第２の電極は、直流電源から２本の配線を介し
て供給される直流電圧を受ける。電圧検出回路は、２本
の配線間の電圧を検出する。この場合は、電圧検出用の
高耐圧の素子とその他の素子を別の基板に実装すること
ができる。

【図面の簡単な説明】

【図１】 この発明の一実施の形態によるインバータ装
置の駆動回路の構成を示す回路ブロック図である。

【図２】 図１に示したサンプリング信号発生回路の動
作を説明するためのタイムチャートである。

【図３】 図１に示した電圧検知回路の構成を示す回路
ブロック図である。

【図４】 図１に示したゲート電圧制御回路の構成を示
す回路図である。

【図５】 図１に示した駆動回路の動作を示すタイムチ
ャートである。

【図６】 図１に示した駆動回路の動作を示す他のタイ
ムチャートである。

【図７】 この実施の形態の変更例を示す回路図であ
る。

【図８】 図７に示したサンプリング信号発生回路の動
作を示すタイムチャートである。

【図９】 この実施の形態の他の変更例を示す回路図で
ある。

【図１０】 図９に示したサンプリング信号発生回路の
動作を示すタイムチャートである。

【図１１】 この実施の形態のさらに他の変更例を示す
回路図である。

【図１２】 この実施の形態のさらに他の変更例を示す
回路図である。

【図１３】 この実施の形態のさらに他の変更例を示す
回路図である。

【図１４】 この実施の形態のさらに他の変更例を示す
回路図である。

【図１５】 従来のパワーＭＯＳトランジスタの駆動装
置の構成を示す回路ブロック図である。

【符号の説明】

１ インバータ装置、２ ＩＧＢＴ、３，３８ インバ
ータ、４，２５，３５ＰチャネルＭＯＳトランジスタ、
５，６，１２，１３，２１，２５，３０，３７，４１，
５２，５３，５６ 抵抗素子、７，３５，４２ Ｎチャ
ネルＭＯＳトランジスタ、８ サンプリング信号発生回
路、９ 電圧検知回路、１０，４０ゲート電圧制御回
路、１１ 分圧回路、１４，１５，２４，３１ キャパ
シタ、１６ 参照電圧発生回路、１７ コンパレータ、
２０ ラッチ回路、２２，２３スイッチ、２６，３６，
５５ ツェナーダイオード、３２ バッファ、３３ダイ
オード、３４ アナログ電圧増幅器、４２ 直流電源、
５０ 負荷回路、５１ パワーＭＯＳトランジスタ、５
４ ＮＰＮバイポーラトランジスタ、５７ドライブ回
路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BH02 BH07 BH15 EZ20 5H740 AA05 BA11 BC01 BC02 HH07 JA01 JB01 KK01 LL01 MM02 MM14 5J055 AX07 BX16 CX19 DX22 DX56 DX72 DX83 EX07 EY00 EY01 EY10 EY13 EY21 EZ00 EZ10 FX19 FX32 FX38 GX01 GX04 GX05 5J092 AA01 AA41 CA36 CA57 FA01 GR09 HA06 HA10 HA17 HA19 HA20 HA25 HA29 HA33 HA39 KA00 KA03 KA04 KA11 KA17 MA21 TA01 TA06 VL08 5J500 AA01 AA41 AC36 AC57 AF01 AH06 AH10 AH17 AH19 AH20 AH25 AH29 AH33 AH39 AK00 AK03 AK04 AK11 AK17 AM21 AT01 AT06 LV08 RG09

Claims (13)

【特許請求の範囲】
1. 【請求項１】 制御信号に従って電力用トランジスタを
   駆動する駆動回路であって、 前記電力用トランジスタが非導通にされてから予め定め
   られた時間の経過後に前記電力用トランジスタの第１お
   よび第２の電極間の電圧を検出する電圧検出回路、およ
   び前記制御信号が活性化レベルにされたことに応じて前
   記電力用トランジスタを導通させ、前記制御信号が非活
   性化レベルにされたことに応じて前記電圧検出回路の検
   出電圧に応じた速度で前記電力用トランジスタを非導通
   にする制御回路を備える、駆動回路。
2. 【請求項２】 前記電圧検出回路は、前記制御信号が非
   活性化レベルにされてから前記予め定められた時間の経
   過後に、前記電力用トランジスタの第１および第２の電
   極間の電圧を検出する期間を指示するためのサンプリン
   グ信号を出力するサンプリング信号発生回路を含む、請
   求項１に記載の駆動回路。
3. 【請求項３】 前記サンプリング信号発生回路は、前記
   制御信号が活性化レベルから非活性化レベルにされる前
   縁を前記予め定められた時間だけ遅延させる遅延回路を
   含み、 前記サンプリング信号は、前記遅延回路の出力信号に基
   づいて生成される、請求項２に記載の駆動回路。
4. 【請求項４】 前記遅延回路は、前記制御信号が非活性
   化レベルから活性化レベルにされる後縁を遅延させな
   い、請求項３に記載の駆動回路。
5. 【請求項５】 前記電圧検出回路は、前記電力用トラン
   ジスタの第１および第２の電極間の電圧が基準電圧より
   も高い場合は第１のレベルの信号を出力し、前記電力用
   トランジスタの第１および第２の電極間の電圧が前記基
   準電圧よりも低い場合は第２のレベルの信号を出力する
   比較回路を含み、 前記制御回路は、前記比較回路から第１のレベルの信号
   が出力された場合は、前記比較回路から第２のレベルの
   信号が出力された場合よりも遅い速度で前記電力用トラ
   ンジスタを非導通にする、請求項２から請求項４のいず
   れかに記載の駆動回路。
6. 【請求項６】 前記電圧検出回路は、さらに、前記電力
   用トランジスタの第１および第２の電極間の電圧を降圧
   する降圧回路を含み、 前記比較回路は、前記降圧回路で降圧された電圧と基準
   電圧とを比較する、請求項５に記載の駆動回路。
7. 【請求項７】 前記降圧回路は、前記電力用トランジス
   タの第１および第２の電極間の電圧を分圧する分圧回路
   を含む、請求項６に記載の駆動回路。
8. 【請求項８】 前記降圧回路は、さらに、前記分圧回路
   の出力電圧を予め定められた電圧だけレベルシフトさせ
   るレベルシフト回路を含む、請求項７に記載の駆動回
   路。
9. 【請求項９】 前記電圧検出回路は、さらに、前記サン
   プリング信号に応答して前記比較回路の出力信号を保持
   および出力するラッチ回路を含む、請求項５から請求項
   ８のいずれかに記載の駆動回路。
10. 【請求項１０】 前記電圧検出回路は、 前記電力用トランジスタの第１および第２の電極間の電
    圧を降圧する降圧回路、および前記サンプリング信号に
    応答して、前記降圧回路の出力電圧を保持および出力す
    るラッチ回路を含み、 前記制御回路は、前記ラッチ回路の出力電圧に応じた速
    度で前記電力用トランジスタを非導通にする、請求項２
    から請求項４のいずれかに記載の駆動回路。
11. 【請求項１１】 前記制御回路は、 前記制御信号が活性化レベルにされたことに応じて第１
    の電位のラインから前記電力用トランジスタの入力電極
    に電流を流す第１の電流源、 前記制御信号が非活性化レベルにされたことに応じて前
    記電力用トランジスタの入力電極から第２の電位のライ
    ンに電流を流す第２の電流源、および前記電圧検出回路
    の検出電圧に応じた値の電流を前記第１の電位のライン
    から前記電力用トランジスタの入力電極に流す第３の電
    流源を含む、請求項１から請求項１０のいずれかに記載
    の駆動回路。
12. 【請求項１２】 前記制御回路は、 前記制御信号が活性化レベルにされたことに応じて第１
    の電位のラインから前記電力用トランジスタの入力電極
    に電流を流す第１の電流源、 前記制御信号が非活性化レベルにされたことに応じて前
    記電力用トランジスタの入力電極から第２の電位のライ
    ンに電流を流す第２の電流源、および前記制御信号が非
    活性化レベルにされたことに応じて、前記電圧検出回路
    の検出電圧に応じた値の電流を前記電力用トランジスタ
    の入力電極から前記第２の電位のラインに流す第３の電
    流源を含む、請求項１から請求項１０のいずれかに記載
    の駆動回路。
13. 【請求項１３】 前記電力用トランジスタの第１および
    第２の電極は、直流電源から２本の配線を介して供給さ
    れる直流電圧を受け、 前記電圧検出回路は、前記２本の配線間の電圧を検出す
    る、請求項１から請求項１２のいずれかに記載の駆動回
    路。