KR101469456B1 - 글리치 필터 및 글리치 필터링 방법 - Google Patents

글리치 필터 및 글리치 필터링 방법 Download PDF

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Abstract

글리치 필터 및 글리치 필터링 방법이 제공된다. 상기 글리치 필터는 아날로그 신호를 제공받고 이를 제1 디지털 신호로 변환하는 인에이블 디텍터, 상기 제1 디지털 신호에 의해 턴온되고, 외부 전원을 제공받아 내부 전원을 공급하는 프리레귤레이터, 상기 내부 전원에 의해 턴온되고, 클럭(clock)신호를 생성하는 오실레이터 및 상기 내부 전원에 의해 턴온되어 상기 제1 디지털 신호 및 상기 클럭 신호를 이용하여 제2 디지털 신호를 출력하는 로직 디바운스 유닛을 포함하되, 상기 로직 디바운스 유닛은, 상기 제1 디지털 신호의 레벨이 변경된 시점에서 미리 설정된 필터링 타임(filtering time) 후의 상기 제1 디지털 신호를 제2 디지털 신호로 출력한다.

Description

글리치 필터 및 글리치 필터링 방법 {Glitch filter and Method for glitch filtering}
본 발명은 글리치 필터 및 글리치 필터링 방법에 관한 것이다.
글리치(glitch)란 디지털 신호에 있어서 입력할 때 입력자가 의도하지 않은 노이즈 펄스(noise pulse)를 의미한다. 글리치(glitch)는 디지털 시스템의 잘못된 출력이나 일시적인 오동작을 야기하므로 글리치를 필터링하는 많은 방법이 연구되어 왔다.
집적 회로에서는 글리치를 필터링 하기 위해 저항 및 커패시터를 이용한 딜레이(R-C delay) 방법이나 커패시터 전류 충전(capacitor-current charging) 방법 등이 많이 사용되고 있다. 다만, 이러한 방법은 마이크로 세크(μs) 단위의 글리치 필터에서는 유용하지만, 밀리 세크(ms) 단위 이상의 큰 필터링 타임을 가지는 글리치 필터에서는 문제가 있다. 구체적으로 상기의 저항 및 커패시터를 이용한 딜레이 방법이나 커패시터 전류 충전 방법은 큰 커패시터를 칩 내부에 구현해야 하기 때문에 칩 사이즈 및 제작 비용이 증가하여 가격 경쟁력을 확보하기 힘든 단점이 있다.
따라서, 상기의 방법 외에 로직 회로를 이용하여 글리치 필터를 구현하는 방식이 제안되고 있다. 그러나, 로직 회로를 이용하여 글리치 필터를 구현하는 방법은 칩 사이즈를 최소화할 수는 있지만, 로직 회로의 정상적인 동작을 위해 외부의 전원과 이를 안정화하여 내부 전원으로 제공하는 프리레귤레이터의 전력 소모가 필요하게 된다.
따라서, 집적 회로가 오프상태이어도 계속적인 전력이 소모되어 집적 회로 및 시스템의 효율이 감소한다. 또한, 집적회로를 제조할 때에도 계속 전력을 소모하는 부분과 그렇지 않은 부분을 동시에 제조함으로써, 시스템의 안정성도 낮아지게 된다.
대한민국공개특허 제2004-0031532호
본 발명이 해결하려는 과제는, 효율이 개선된 글리치 필터를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 효율이 개선된 글리치 필터링 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 글리치 필터는 아날로그 신호를 제공받고 이를 제1 디지털 신호로 변환하는 인에이블 디텍터, 상기 제1 디지털 신호에 의해 턴온되고, 외부 전원을 제공받아 내부 전원을 공급하는 프리레귤레이터, 상기 내부 전원에 의해 턴온되고, 클럭(clock)신호를 생성하는 오실레이터 및 상기 내부 전원에 의해 턴온되어 제2 디지털 신호를 출력하는 로직 디바운스 유닛을 포함하되, 상기 로직 디바운스 유닛은 상기 제1 디지털 신호의 레벨이 변경된 시점에서 미리 설정된 필터링 타임(filtering time) 후의 상기 제1 디지털 신호를 제2 디지털 신호로 출력한다.
상기 필터링 타임의 단위는 마이크로 세크 또는 밀리 세크일 수 있다.
상기 로직 디바운스 유닛은 상기 제1 디지털 신호의 레벨이 변경된 후, 상기 필터링 타임이 지난 후에 펄스 신호의 엣지를 생성하는 분주 모듈과, 상기 펄스 신호의 엣지에 동기하여 상기 제1 디지털 신호를 상기 제2 디지털 신호로 출력하는 필터 모듈을 포함할 수 있다.
상기 분주 모듈은 서로 직렬로 연결된 복수의 디 플립플롭(D-flipflop)을 포함할 수 있다.
상기 프리레귤레이터는 상기 제1 디지털 신호와 상기 제2 디지털 신호를 오아(OR) 연산하여 상기 제3 디지털 신호를 출력하는 오아(OR) 게이트와, 상기 제3 디지털 신호에 의해 턴온되고, 외부 전원을 제공받아 내부 전원을 공급하는 레귤레이터부를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 글리치 필터링 방법은 아날로그 신호를 제공받아 이를 제1 디지털 신호로 변환하고, 상기 제1 디지털 신호가 인가되면, 외부 전원을 제공 받아 내부 전원을 공급하고, 상기 제1 디지털 신호의 레벨이 변경된 후, 미리 설정된 필터링 타임(filtering time)이 지난 시점의 상기 제1 디지털 신호를 제2 디지털 신호로 출력한다.
상기 제2 디지털 신호를 출력하는 것은 상기 제1 디지털 신호의 레벨이 변경된 후, 상기 필터링 타임이 지난 후에 펄스 신호의 엣지를 생성하고, 상기 펄스 신호의 엣지에 동기하여 상기 제1 디지털 신호를 상기 제2 디지털 신호로 출력하는 것을 포함할 수 있다.
상기 외부 전원을 제공 받아 내부 전원을 공급하는 것은 상기 제1 디지털 신호와 상기 제2 디지털 신호를 오아(OR) 연산하여 상기 제3 디지털 신호를 출력하고, 상기 제3 디지털 신호가 인가되면, 외부 전원을 제공 받아 내부 전원을 공급하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 글리치 필터를 설명하기 위한 블록도이다.
도 2 및 도 3은 도 1의 로직 디바운스 유닛의 세부 구성 요소를 설명하기 위한 블록도이다.
도 4는 본 발명의 제1 실시예에 따른 글리치 필터의 타임 다이어그램이다.
도 5는 본 발명의 제2 실시예에 따른 글리치 필터를 설명하기 위한 블록도이다.
도 6은 도 5의 프리레귤레이터의 세부 구성 요소를 설명하기 위한 블록도이다.
도 7은 본 발명의 제2 실시예에 따른 글리치 필터의 기능을 설명하기 위한 타임 다이어그램이다.
도 8은 본 발명의 제1 실시예에 따른 글리치 필터링 방법을 설명하기 위한 순서도이다.
도 9는 도 8의 제1 디지털 신호를 제2 디지털 신호로 출력하는 단계를 세부적으로 설명하기 위한 순서도이다.
도 10은 제2 실시예에 따른 글리치 필터링 방법을 설명하기 위한 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
이하 도 1 내지 도 4를 참조하여, 본 발명의 제1 실시예에 따른 글리치 필터를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 글리치 필터를 설명하기 위한 블록도이고, 도 2 및 도 3은 도 1의 로직 디바운스 유닛의 세부 구성 요소를 설명하기 위한 블록도이다. 도 4는 본 발명의 제1 실시예에 따른 글리치 필터의 타임 다이어그램이다.
도 1을 참조하면, 글리치 필터(1)는 인에이블 디텍터(100), 프리레귤레이터(200), 오실레이터(300) 및 로직 디바운스 유닛(400)을 포함한다.
구체적으로, 인에이블 디텍터(100)는 외부의 아날로그 신호를 제공 받고 이를 제1 디지털 신호로 변환할 수 있다. 인에이블 디텍터(100)는 예를 들어, 아날로그디지털 컨버터(analog-digital converter, ADC)일 수 있다.
제1 디지털 신호는 외부 입력자의 회로 구동신호일 수 있다. 외부의 아날로그 신호는 특별히 제한되는 것은 아니지만, 사용자의 전원 버튼의 누름에 의한 전류 신호일 수 있다.
프리레귤레이터(200)는 인에이블 디텍터(100)의 제1 디지털 신호에 의해 턴온될 수 있다. 프리레귤레이터는 외부의 전원을 제공받아 내부 전원을 공급할 수 있다. 프리레귤레이터(200)는 외부의 전원이 안정되지 못한 경우에 내부 회로를 보호하는 역할을 할 수 있다.
구체적으로, 외부의 전원의 진폭이 불안정하게 흔들리는 경우에는 이를 그대로 내부 회로에 인가하면 내부 회로가 손상될 수 있다. 따라서, 프리레귤레이터(200)가 이를 특정 진폭범위로 한정하여 내부에 공급하여 내부 회로의 손상을 방지할 수 있다.
따라서, 프리레귤레이터(200)는 내부 회로의 동작을 위해 우선적으로 작동할 수 있다.
오실레이터(300)는 프리레귤레이터(200)가 제공하는 내부 전원이 인가되면 턴온될 수 있다. 오실레이터(300)는 클럭(clock) 신호를 생성할 수 있다. 클럭 신호는 디지털 신호로서 정해진 반주기에 따라 신호의 레벨이 변화하는 구형파(square wave, 矩形波)일 수 있다. 클럭 신호는 정해진 주기에 따라 계속 반복하여 펄스를 생성할 수 있다.
로직 디바운스 유닛(400)은 프리레귤레이터(200)가 제공하는 내부 전원이 인가되면 턴온될 수 있다. 로직 디바운스 유닛(400)은 오실레이터(300)가 생성한 클럭 신호 및 제1 디지털 신호를 이용하여 제2 디지털 신호를 출력할 수 있다.
제2 디지털 신호는 내부 구동 신호일 수 있다. 글리치는 제1 디지털 신호에서 발생될 수 있다. 글리치는 아날로그의 외부 입력을 입력하는 사용자가 의도하지 않은 노이즈에 의해 생성될 수 있다. 즉, 글리치는 의도한 디지털 신호가 짧은 시간동안 다른 레벨의 신호를 가지는 것을 의미한다. 즉, 로직 디바운스 유닛(400)은 외부 입력자의 회로 구동 신호에서 외부 입력자의 의도와 다른 글리치를 필터링 하여 내부 구동 신호를 출력하는 역할을 할 수 있다.
구체적으로, 로직 디바운스 유닛(400)은 필터링 타임(filtering time)을 미리 설정할 수 있다. 설정된 필터링 타임에 따라 제1 디지털 신호가 변경되어도 제2 디지털 신호를 바로 변경하지 않는다. 제1 디지털 신호가 변경된 시점에서 필터링 타임 후의 제1 디지털 신호를 제2 디지털 신호로 출력한다. 즉, 외부의 입력에 따라 제1 디지털 신호가 변경되어도 제2 디지털 신호는 변경되지 않고 유지될 수 있다.
상기 필터링 타임은 마이크로 세크(μs) 또는 밀리 세크(ms) 단위일 수 있다. 필터링 타임의 크기가 밀리 세크 단위로 커지면, 저항과 커패시터를 사용하는 회로소자를 이용한 방법을 사용하기 어렵다. 커패시터의 크기가 집적회로의 면적을 너무 많이 차지하기 때문이다. 따라서, 밀리 세크 단위의 집적회로는 로직 회로를 통해서 글리치를 필터링하여야 하고, 이에 따라 프리레귤터가 계속 턴온되어 대기전력을 소모할 수 있다.
상술한 본 발명의 제1 실시예에 따른 글리치 필터(1)에 따르면, 프리레귤레이터(200)가 항상 켜져 있을 필요가 없다. 즉, 오실레이터(300)와 로직 디바운스 유닛(400)이 오프 상태에 있을 수 있다. 외부의 입력이 인가되면 프리레귤레이터(200)가 먼저 턴온되고, 이어서 오실레이터(300)와 로직 디바운스 유닛(400)이 턴온된다. 따라서, 대기 전력 및 오프상태의 소모 전력이 전혀 없어서 회로의 효율성이 크게 향상될 수 있다.
기존의 집적회로는 글리치 필터링을 위한 부분은 항상 전력을 소모하므로 항상 온 상태의 부분과 오프 상태의 부분이 동시에 존재하여 회로의 수명에도 비효율이 존재한다. 즉, 항상 구동되는 부분에 글리치 필터 부분에 의해 회로 전체의 수명이 한정 지어질 수 있다. 이에 반해, 본 발명의 제1 실시예에 따른 글리치 필터(1)에 따르면, 프리레귤레이터(200), 오실레이터(300) 및 로직 디바운스 유닛(400)이 집적회로의 다른 부분과 동시에 켜지고 꺼질 수 있어 기존과 같은 구분이 불필요하다. 따라서, 상대적으로 긴 수명을 가지는 집적회로를 구현할 수 있다.
도 2를 참조하면, 로직 디바운스 유닛(400)은 분주 모듈(410) 및 필터 모듈(420)을 포함한다. 단, 이에 제한되는 것은 아니다.
분주 모듈(410)은 제1 디지털 신호의 레벨이 변경된 후, 상기 필터링 타임이 지난 후에 펄스 신호의 엣지(edge)를 생성할 수 있다. 즉, 분주 모듈은 필터링 타임이 지난 뒤 신호의 레벨이 변경되는 펄스 신호를 생성한다. 엣지(edge)는 특별히 제한되지 않으므로, 라이징 엣지(rising edge) 또는 폴링 엣지(falling edge)일 수 있다.
분주 모듈(410)은 특별히 제한되는 것은 아니지만, 도시된 것과 같이 서로 직렬로 연결된 복수의 디 플립플롭(D-flipflop)을 포함할 수 있다.
구체적으로, 가장 첫 번째에 있는 제1 디 플립플롭(411)은 오실레이터(300)가 생성한 클럭 신호에 동기할 수 있다. 제1 디 플립플롭(411)은 D와 Q의 인버팅된 값이 연결되어 있을 수 있다.
D는 최초에는 디지털 "1"의 값이 들어가고, 상기 클럭 신호의 엣지에 동기되어 Q에 "1"이 나온다. 이후에는 Q의 인버팅된 값이 D로 들어가므로 디지털 "0"이 D로 들어가고 상기 클럭 신호의 다음 주기의 엣지에 동기되어 Q에 "0"이 나온다. 이와 같이 상기 클럭 신호의 주기마다 "1"과 "0"이 순차적으로 나온다. 즉, 상기 클럭 신호의 주기가 2배가 된다.
제2 디 플립플롭(412)은 제1 디 플립플롭(411)의 Q값에 동기될 수 있다. 제2 디 플립플롭(412)의 Q값은 "1"과 "0"을 상기 순차적으로 출력한다. 즉, 상기 클럭 신호의 주기가 4배가 된다.
제2 디 플립플롭(412)은 직렬로 계속 연결될 수 있다. 제1 디 플립플롭(411)과 제2 디 플립플롭(412)의 개수가 n개인 경우 상기 클럭 신호의 주기는 2n배가 된다. 따라서, 큰 필터링 타임이 필요할 경우에 디 플립플롭의 수를 최소화하여 반도체 면적의 최적화가 가능하다.
분주 모듈(410)은 미리 설정된 필터링 타임을 반주기로 가지는 클럭 신호를 생성할 수 있다.
필터 모듈(420)은 분주 모듈(410)에 의해 분주된 클럭 신호에 동기할 수 있다. 필터 모듈(420)은 예시적으로, 디 플립플롭일 수 있다. 단, 이에 제한되는 것은 아니다. 필터 모듈(420)은 필터링 타임을 반주기로 가지는 클럭 신호에 동기하여 제1 디지털 신호를 제2 디지털 신호로 출력할 수 있다.
도 3을 참조하면, 로직 디바운스 유닛(400)은 서로 직렬로 연결된 복수의 디 플립플롭을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제3 디 플립플롭(413)은 오실레이터(300)에 의해 생성된 클럭 신호에 동기하여, 제1 디지털 신호를 D값으로 받아 그대로 Q값으로 출력한다. 따라서, Q값은 상기 클럭 신호의 주기만큼 지연된 제1 디지털 신호가 된다. 상기 제3 디 플립플롭(413)은 복수일 수 있다. 따라서, 상기 Q값이 다음 제3 디 플립플롭(413)의 D값으로 들어가고, 상기 클럭 신호에 동기하여 다음 제3 디 플립플롭(413)의 Q값으로 출력된다. 즉, n개의 제3 디 플립플롭(413)이 있는 경우 n주기만큼 지연된 제1 디지털 신호가 제2 디지털 신호로 출력된다.
따라서, 설정된 필터링 타임에 따라 제3 디 플립플롭(413)의 개수를 맞추어 글리치를 필터링할 수 있다.
도 4를 참조하면, 외부 전원(External Supply)가 인가되어도 외부 입력에 의한 제1 디지털 신호가 인가되기 전까지는 프리레귤레이터(200)는 턴온되지 않을 수 있다. 제1 디지털 신호가 인가되면 프리레귤레이터(200)는 턴온되고, 외부 전원을 제공받아 내부 전원을 공급할 수 있다. 내부 전원을 공급받은 오실레이터(300)와 로직 디바운스 유닛(400)은 턴온될 수 있다. 제1 디지털 신호가 인가된 시점에서 필터링 타임이 지난 후에 제2 디지털 신호가 출력될 수 있다. 상기 "필터링 타임"은 프리레귤레이터(200)와 오실레이터(300) 및 로직 디바운스 유닛(400)의 턴온에 걸리는 매우 짧은 딜레이를 포함하는 개념이다. 결론적으로 제2 디지털 신호에 의해 집적회로(IC)가 구동될 수 있다.
이하 도 5 내지 도 7을 참조하여, 본 발명의 제2 실시예에 따른 글리치 필터를 설명한다. 본 발명의 제2 실시예는 프리레귤레이터를 제외하면 전술한 제1 실시예와 실질적으로 동일하므로 동일한 도면 부호를 사용하고, 중복되는 설명을 생략한다.
도 5는 본 발명의 제2 실시예에 따른 글리치 필터를 설명하기 위한 블록도이고, 도 6은 도 5의 프리레귤레이터의 세부 구성 요소를 설명하기 위한 블록도이다. 도 7은 본 발명의 제2 실시예에 따른 글리치 필터의 기능을 설명하기 위한 타임 다이어그램이다.
도 5 내지 도 7을 참조하면, 본 발명의 제2 실시예에 따른 글리치 필터(2)의 프리레귤레이터(200)는 오아(OR) 게이트(210) 및 레귤레이터부(220)를 포함한다.
오아 게이트(210)는 제1 디지털 신호 및 제2 디지털 신호를 입력으로 받을 수 있다. 오아 게이트(210)는 제1 디지털 신호 및 제2 디지털 신호를 오아(OR) 연산하여 제3 디지털 신호를 출력할 수 있다.
레귤레이터부(220)는 제3 디지털 신호를 입력 받아 턴온될 수 있다. 레귤레이터부(220)는 턴온된 후, 외부 전원(external supply)를 제공 받아 내부 전원을 공급할 수 있다.
본 발명의 제2 실시예에 따른 글리치 필터(2)는 오아 게이트(210)를 추가함으로써, 외부의 아날로그 신호가 턴온되는 경우뿐만 아니라 턴오프되는 경우도 글리치 필터링이 가능하다.
즉, 제1 디지털 신호가 온 레벨에서 오프레벨로 변하는 경우에도 프리레귤레이터(200)가 바로 꺼지지 않고, 필터링 타임이 지나서 꺼질 수 있다.
따라서, 필터링 타임만큼 지연된 후에 제1 디지털 신호를 제2 디지털 신호로 출력할 수 있다.
이하에서는, 도 8 및 도 9를 참조하여 본 발명의 제1 실시예에 따른 글리치 필터링 방법에 대해 설명하기로 한다. 도 1 내지 도 4를 참조하여 설명한 글리치 필터와 중복되는 설명은 간략하게 하거나 생략하기로 한다.
도 8은 본 발명의 제1 실시예에 따른 글리치 필터링 방법을 설명하기 위한 순서도이고, 도 9는 도 8의 제1 디지털 신호를 제2 디지털 신호로 출력하는 단계를 세부적으로 설명하기 위한 순서도이다.
도 8을 참조하면, 아날로그 신호를 제1 디지털 신호로 변환한다(S610).
상기 아날로그 신호는 사용자의 전원인가 버튼의 누름에 의한 전류 신호일 수 있다. 상기 제1 디지털 신호는 회로의 외부 구동 신호로 볼 수 있다.
이어서, 외부 전원을 제공받아 내부 전원을 공급한다(S810).
상기 제1 디지털 신호가 인가되기 전에는 내부 전원을 공급하지 않을 수 있다. 즉, 제1 디지털 신호가 인가되면 외부 전원을 제공 받아 이를 안정화한 내부 전원을 공급한다.
이어서, 미리 설정된 필터링 타임이 도과했는지를 판단한다(S820). 만일 필터링 타임이 도과하지 않았으면, 아무런 필터링 타임이 도과하길 기다릴 수 있다. 필터링 타임이 도과하였으면, 제1 디지털 신호를 제2 디지털 신호로 출력한다(S830).
도 9를 참조하면, 제1 디지털 신호를 제2 디지털 신호로 출력하는 단계(S830)는 두 단계로 구분될 수 있다.
구체적으로, 만일 필터링 타임이 도과하지 않았으면, 아무런 필터링 타임이 도과하길 기다릴 수 있다. 필터링 타임이 도과하였으면, 펄스 신호의 엣지를 생성한다(S831).
이어서, 상기 펄스 신호의 엣지에 동기하여 제1 디지털 신호를 제2 디지털 신호로 출력한다(S832).
이하에서는, 도 10을 참조하여 본 발명의 제2 실시예에 따른 글리치 필터링 방법에 대해 설명하기로 한다. 제1 실시예의 글리치 필터링 방법과 중복되는 설명은 간략하게 하거나 생략하기로 한다.
도 10은 제2 실시예에 따른 글리치 필터링 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 외부 전원을 제공 받아 내부 전원을 공급하는 것은 두 단계로 구분될 수 있다.
제1 디지털 신호가 인가되면 제1 디지털 신호와 제2 디지털 신호를 오아(OR) 연산하여 제3 디지털 신호를 출력할 수 있다(S811).
이어서, 상기 제3 디지털 신호가 인가되면, 외부 전원을 제공 받아 내부 전원을 공급할 수 있다(S812).
오아 연산을 추가적으로 하는 경우에는 제1 디지털 신호가 온 레벨에서 오프 레벨로 되어도 내부 전원이 바로 턴오프되지 않는다. 따라서, 필터링 타임이 지난 뒤에 내부 전원이 꺼짐으로써, 제1 디지털 신호가 필터링 타임만큼 지연되어 제2 디지털 신호로 출력된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 인에이블 디텍터 200: 프리레귤레이터
300: 오실레이터 400: 로직 디바운스 유닛

Claims (8)

  1. 아날로그 신호를 제공받고 이를 제1 디지털 신호로 변환하는 인에이블 디텍터;
    상기 제1 디지털 신호에 의해 턴온되고, 외부 전원을 제공받아 내부 전원을 공급하는 프리레귤레이터;
    상기 내부 전원에 의해 턴온되고, 클럭(clock)신호를 생성하는 오실레이터; 및
    상기 내부 전원에 의해 턴온되어 상기 제1 디지털 신호 및 상기 클럭 신호를 이용하여 제2 디지털 신호를 출력하는 로직 디바운스 유닛을 포함하되,
    상기 로직 디바운스 유닛은,
    상기 제1 디지털 신호의 레벨이 변경된 시점에서 미리 설정된 필터링 타임(filtering time) 후의 상기 제1 디지털 신호를 제2 디지털 신호로 출력하고,
    상기 로직 디바운스 유닛은 상기 제1 디지털 신호의 레벨이 변경된 후, 상기 필터링 타임이 지난 후에 펄스 신호의 엣지를 생성하는 분주 모듈과,
    상기 펄스 신호의 엣지에 동기하여 상기 제1 디지털 신호를 상기 제2 디지털 신호로 출력하는 필터 모듈을 포함하는 글리치 필터.
  2. 제1 항에 있어서,
    상기 필터링 타임의 단위는 마이크로 세크 또는 밀리 세크인 글리치 필터.
  3. 삭제
  4. 제1 항에 있어서,
    상기 분주 모듈은 서로 직렬로 연결된 복수의 디 플립플롭(D-flipflop)을 포함하는 글리치 필터.
  5. 제1 항에 있어서,
    상기 프리레귤레이터는 상기 제1 디지털 신호와 상기 제2 디지털 신호를 오아(OR) 연산하여 제3 디지털 신호를 출력하는 오아(OR) 게이트와,
    상기 제3 디지털 신호에 의해 턴온되고, 외부 전원을 제공받아 내부 전원을 공급하는 레귤레이터부를 포함하는 글리치 필터.
  6. 아날로그 신호를 제공받아 이를 제1 디지털 신호로 변환하고,
    상기 제1 디지털 신호가 인가되면, 외부 전원을 제공 받아 내부 전원을 공급하고,
    상기 제1 디지털 신호의 레벨이 변경된 후, 미리 설정된 필터링 타임(filtering time)이 지난 시점의 상기 제1 디지털 신호를 제2 디지털 신호로 출력하는 것을 포함하되,
    상기 제2 디지털 신호를 출력하는 것은,
    상기 제1 디지털 신호의 레벨이 변경된 후, 상기 필터링 타임이 지난 후에 펄스 신호의 엣지를 생성하고,
    상기 펄스 신호의 엣지에 동기하여 상기 제1 디지털 신호를 상기 제2 디지털 신호로 출력하는 것을 포함하는 글리치 필터링 방법.
  7. 삭제
  8. 제6 항에 있어서,
    상기 외부 전원을 제공 받아 내부 전원을 공급하는 것은
    상기 제1 디지털 신호와 상기 제2 디지털 신호를 오아(OR) 연산하여 제3 디지털 신호를 출력하고,
    상기 제3 디지털 신호가 인가되면, 외부 전원을 제공 받아 내부 전원을 공급하는 것을 포함하는 글리치 필터링 방법.
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