CN104917523A - 一种低功耗、高分辨率的全数字锁相环结构 - Google Patents
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Abstract
本发明提供了一种低功耗、高分辨率的全数字锁相环结构，包括：数字电路部分，包括至少一个数控振荡器模块；逻辑电路部分，包括鉴相器模块、全数字锁相环的控制器模块和分频模块。本发明通过采用使用粗调和微调的级联框架结构的数控振荡器，在提高操作频率范围的同时维持了高精度，同时用若干个分割延时链构成粗调部分，进而降低了功耗。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种全数字锁相环结构。
背景技术
随着半导体产业的突飞猛进的发展，以及人们日益增长的物质文化需求，特别是对电子产品的体积和重量的关注，迫使每一块电子芯片的面积都越来越小。
在当今的电子系统中，用户希望所有的功能都集成到一个芯片的考虑，例如，我们一定要在芯片中设计出通用串行总线(USB)功能模块；而不是用片外的通用串行总线(USB)界面来增加用户的花销。
在诸如微处理器、数字交换机和多媒体体统中，经常需要时钟生成器或是时钟倍频器，因此锁相环成为在这个领域中重要的结构。为了减少片上系统的整体功耗，尤其是减少诸如移动设备的功耗，降低功耗技术是不可或缺的一种技术。
在锁相环结构中，振荡器是其中核心模块，然而传统的石英晶体振荡电路是至今唯一没有被整合在集成电路中的组件之一。同时，石英晶体振荡电路与制作工艺不兼容，这样会造成额外的制造成本、电路的集成度自然也就不够高，当然也会带来额外的功耗。
因此希望提出一种集成有数控振荡器模块的低功耗数字锁相环结构设计。
发明内容
本发明提供了一种全数字锁相环结构，该结构包括：
数字电路部分，包括数控振荡器模块，用于调整控制码并准备输出时钟频率；
逻辑电路部分，包括鉴相器模块，用于鉴别经过分频器分频数控振荡器所产生的时钟信号与参考时钟之间的频率差异和相位差异；全数字锁相环的控制器模块，用于捕获在期望的时钟频率附近值的频率和获得受电源电压、温度以及工艺影响较少的高分辨率的时钟信号；分频模块，用于和参考时钟做比较并输出数控振荡器所产生的时钟信号。
与现有技术相比，采用本发明提供的技术方案具有如下优点：通过采用使用粗调和微调的级联框架结构的数控振荡器，在提高操作频率范围的同时维持了高精度，同时用若干个分割延时链构成粗调部分，进而降低了功耗。通过使用二进制算法更快的获得所需的时钟频率，提高了效能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
图1为根据本发明的实施例的全数字锁相环的结构框图；
图2为根据本发明的实施例的数控振荡器整体结构框图；
图3为根据本发明的实施例的频率锁定的二进制的搜索算法示意图；
图4为根据本发明的实施例的全数字锁相环控制的工作流程图。
具体实施方式
下面详细描述本发明的实施例。
所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和／或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和／或设置之间的关系。此外，本发明提供了的各种特定的工艺和结构的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和／或其他结构的使用。
本发明提供了一种低功耗、高分辨率的全数字锁相环结构。下面，将通过本发明的一个实施例并结合图2至图4对图1所示的全数字锁相环进行具体描述。
所述全数字锁相环结构包括定制数字电路部分和逻辑电路部分。其中，全定制数字电路部分包括：
数控振荡器模块，在本发明的实施例中所述数控振荡器模块包含有两个子数控振荡器模块，分别是第一子数控振荡器模块103和第二子数控振荡器模块105，其中，第一子数控振荡器模块103根据鉴相器单元输出的UP(上)或者是DOWN(下)信号来调整数控振荡器的控制码，从而可以控制输出的时钟信号频率的大小；第二子数控振荡器模块105根据已经调整好的数控振荡器的控制码准备输出时钟频率。
如图2所示，本发明所述的数控振荡器模块采用了粗调和微调的级联框架结构，采用此结构的优点是在提高操作频率范围的同时维持了高精度。其中所述粗调部分201又是由若干个分割延时链211、212、213构成的，这样就有效的降低了整个振荡器模块的功耗。
数控振荡器模块的粗调部分采用分割延时链的框架结构是为了节省不必要的功耗。分割延时链是由若干个二输入的与门级联和多路选择器构成的。二输入的与门的一个输入管脚与输出管脚相连，另外一个输入管脚作为控制端口，从而决定某个二输入的与门是否在延时链上，同时这种方法也关闭了不参与延时的二输入的与门的能耗，因此节省了不必要的功耗。
微调部分202使用了延迟单元结构来减少电路的负载和复杂程度从而减少功率消耗。因此，本发明所述的数控振荡器实现了在整体功率消耗大幅的降低的同时维持高分辨率从而获得高效能。整体的微调部分的延时要能够覆盖一个粗调部分201延时单元，这样所产生的时钟频率才不会出现不连续的现象，而且分辨率也会有所提升。为了使微调部分实现降低功耗，本发明的微调部分采用了两级微调，第一级微调整体电路的延迟要能覆盖一个粗调部分延时单元的延时，第二级微调整体电路的延迟要能覆盖第一个微调部分延时单元的延时。通过这种两级微调的结构可以减少电路的负载和复杂程度从而减少功率消耗。
逻辑电路部分，包括鉴相器模块101、全数字锁相环的控制器模块104和分频器模块102、106，其中：
所述鉴相器模块101的主要功能是鉴别经过分频器分频数控振荡器所产生的时钟信号与参考时钟之间的频率差异和相位差异，并根据上述差异极性而产生“上”或者是“下”信号以通知全数字锁相环的控制器模块104对数控振荡器模块103、105的控制码做出调整；
所述分频模块包括第一分频器模块102和第二分频器模块106，其中第一分频模块102，用于对第一子数控振荡器103的输出信号进行分频，并且将分频后的晶振分频时钟输出到鉴相器101与参考时钟做比较；第二分频模块106，用于对第二子数控振荡器105的输出信号进行分频，并输出分频信号；
所述全数字锁相环的控制器模块104具有可调节搜索频率步长的能力。所采用的方法有两种：第一种是利用二进制搜索算法捕获到在期望的时钟频率附近值的频率；第二种是采用平均值算法产生受电源电压、温度以及工艺影响较少的高分辨率的时钟频率的数控振荡器103、105的控制码。
具体的，如图3所示，二进制搜索算法是一种快速的锁定目标频率的方法。这种二进制搜索算法不仅能够快速的获得所需要的时钟频率，而且与模拟方式相比能够得到更好的效能。首先把搜索频率的初始值设置在可达到频率范围的中间值，搜索的步长是四分之一的可达到频率范围。当输出的频率大于目标频率的时候，控制器模块会增大搜索的步长来减小输出的频率，增大的搜索的步长是原来搜索的步长的二分之一；同理，当输出的频率小于目标频率的时候，控制器模块会增大数控振荡器控制码来增加输出频率。当搜索的步长为1的时候，目标频率锁定。
当鉴相器模块的输出信号由“下”转变到“上”的时候，说明相位的极性(po1arity change)发生了改变，这时搜索的步长(step)应该减少为当前搜索步长的一半。
平均值算法是为了决定最终需要输出的时钟频率的数控振荡器的控制码。采用此算法可以减少不理想情况的影响并减少抖动(jitter)。在规定的时钟周期中，探测由相应的数控振荡器的控制码所产生的出最大和最小的频率，然后取这两个频率的平均值对应的数控振荡器的控制码作为最终需要输出的时钟频率的数控振荡器的控制码。
如图4所示，全数字锁相环的控制器模块的工作过程是，首先进行频率的锁定，然后在进行相位的修正。具体的，步骤S401首先获得参考频率，然后步骤S402中，由逻辑电路部分的鉴相器101比较经过分频器分频数控振荡器所产生的时钟信号与参考时钟之间的频率差异和相位差异输出上升或下降计数信号，步骤S404根据此判断相位极性是否改变，如果改变，则通知控制器模块104执行步骤S406，搜索的步长(step)减少为当前搜索步长的一半，并返回步骤S402；如果极性未改变，则上升计数加一，如果此时步长值为1，则步长值乘2，并返回步骤S402，如果步长值不为1，则返回步骤S404。
本发明所提供的低功耗、高分辨率的全数字锁相环结构，适用于微处理器系统，通过采用使用粗调和微调的级联框架结构的数控振荡器，在提高操作频率范围的同时维持了高精度，同时用若干个分割延时链构成粗调部分，进而降低了功耗。通过使用二进制算法更快的获得所需的时钟频率，提高了效能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (12)
1.一种全数字锁相环结构，该结构包括：
数字电路部分，包括数控振荡器模块(103、105)，用于调整控制码并准备输出时钟频率；
逻辑电路部分，包括鉴相器模块(101)，用于鉴别经过分频器(102)分频数控振荡器(103)所产生的时钟信号与参考时钟之间的频率差异和相位差异；全数字锁相环的控制器模块(104)，用于捕获在期望的时钟频率附近值的频率和获得受电源电压、温度以及工艺影响较少的高分辨率的时钟信号；分频模块(102、106)，用于输出数控振荡器所产生的时钟信号的分频信号，以与参考时钟做比较。
2.根据权利要求1所述的结构，其中所述数控振荡器模块(103、105)的特征为采用了粗调部分(201)和微调部分(202)的级联框架结构。
3.根据权利要求2所述的结构，其中所述粗调部分(201)是由若干个分割延时链(211-213)构成。
4.根据权利要求3所述的结构，所述分割延时链是由若干个二输入的与门级联和多路选择器构成的，其中二输入的与门的一个输入管脚与输出管脚相连，另外一个输入管脚作为控制端口。
5.根据权利要求2所述的结构，其中所述微调部分(202)包含有延迟单元结构。
6.根据权利要求2所述的结构，其中所述微调部分(202)采用了两级微调，其中第一级微调整体电路的延迟覆盖所述粗调部分延时单元的延时，第二级微调整体电路的延迟覆盖第一级微调部分延时单元的延时。
7.根据权利要求1所述的结构，其中所述数控振荡器模块(103、105)包含有两个子数控振荡器模块，分别是第一子数控振荡器模块(103)和第二子数控振荡器(105)模块，其中：
第一子数控振荡器模块(103)根据鉴相器(101)输出的信号来调整数控振荡器的控制码；
第二子数控振荡器模块(105)根据已经调整好的数控振荡器的控制码准备输出时钟频率。
8.根据权利要求1所述的结构，其中所述鉴相器模块(101)鉴别经过分频器分(102)频数控振荡器所产生的时钟信号与参考时钟之间的频率差异和相位差异来，并根据所述差异来对数控振荡器模块的控制码做出调整。
9.根据权利要求1所述的结构，其中所述全数字锁相环的控制器模块(104)的搜索频率步长可调节。
10.根据权利要求1所述的结构，其中所述全数字锁相环的控制器模块(104)用于捕获在期望时钟频率附近值的频率并获得受电源电压、温度以及工艺影响较少的高分辨率的时钟信号。
11.根据权利要求10所述的结构，其中所述全数字锁相环的控制器模块(104)捕获在期望时钟频率附近值的频率所采用的算法是二进制搜索算法，获得受电源电压、温度以及工艺影响较少的高分辨率的时钟信号的算法是平均值算法。
12.根据权利要求7所述的结构，其中所述分频模块包括第一分频器模块(102)和第二分频器模块(106)，其中：
第一分频模块(102)，用于对第一子数控振荡器(103)的输出信号进行分频，并且将分频后的晶振分频时钟输出到鉴相器(101)与参考时钟做比较；
第二分频模块(106)，用于对第二子数控振荡器(105)的输出信号进行分频，并输出分频信号。
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|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107391420A (zh) * | 2017-05-31 | 2017-11-24 | 成都锐成芯微科技股份有限公司 | 低功耗小面积的usb2.0物理层结构 |
| CN107991534A (zh) * | 2017-11-30 | 2018-05-04 | 漳州科华技术有限责任公司 | 一种单相电压数字锁相调节步长、方法及装置 |
| CN108923782A (zh) * | 2018-07-19 | 2018-11-30 | 深圳大学 | 一种全数字锁相环及其快速锁相方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469478A (en) * | 1994-07-15 | 1995-11-21 | National Semiconductor Corporation | Digital phase lock loop for jitter filtering and frequency offset compensation |
| US6052034A (en) * | 1998-06-24 | 2000-04-18 | Industrial Technology Research Institute | Method and apparatus for all digital holdover circuit |
| CN1329416A (zh) * | 2000-06-08 | 2002-01-02 | 米特尔公司 | 具有双锁相环的定时电路 |
| CN101995895A (zh) * | 2010-09-16 | 2011-03-30 | 电子科技大学 | 一种基于psm调制模式的自适应电压调节器 |
-
2014
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469478A (en) * | 1994-07-15 | 1995-11-21 | National Semiconductor Corporation | Digital phase lock loop for jitter filtering and frequency offset compensation |
| US6052034A (en) * | 1998-06-24 | 2000-04-18 | Industrial Technology Research Institute | Method and apparatus for all digital holdover circuit |
| CN1329416A (zh) * | 2000-06-08 | 2002-01-02 | 米特尔公司 | 具有双锁相环的定时电路 |
| CN101995895A (zh) * | 2010-09-16 | 2011-03-30 | 电子科技大学 | 一种基于psm调制模式的自适应电压调节器 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107391420A (zh) * | 2017-05-31 | 2017-11-24 | 成都锐成芯微科技股份有限公司 | 低功耗小面积的usb2.0物理层结构 |
| CN107991534A (zh) * | 2017-11-30 | 2018-05-04 | 漳州科华技术有限责任公司 | 一种单相电压数字锁相调节步长、方法及装置 |
| CN107991534B (zh) * | 2017-11-30 | 2020-05-08 | 漳州科华技术有限责任公司 | 一种单相电压数字锁相调节步长、方法及装置 |
| CN108923782A (zh) * | 2018-07-19 | 2018-11-30 | 深圳大学 | 一种全数字锁相环及其快速锁相方法 |
| CN108923782B (zh) * | 2018-07-19 | 2021-09-07 | 深圳大学 | 一种全数字锁相环及其快速锁相方法 |
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