CN1329416A - 具有双锁相环的定时电路 - Google Patents

Abstract

一种用于产生时钟信号的定时电路,它包括:捕获数字锁相环,其具有能够紧跟输入信号及其相关干扰的宽的捕获范围;输出数字锁相环,其具有相对于所述捕获数字锁相环而言较慢的响应,所述输出数字锁相环跟踪捕获锁相环的输出从而产生用于定时电路的输出信号。

Description

具有双锁相环的定时电路

本发明涉及数字电子领域，并且特别涉及在数字网络中使用的根据参考信号产生时钟信号的定时电路。

定时电路被用于大量时钟应用之中，特别是用于数字通信网络之中。典型的定时电路包括一个锁相环，特别是这样一种数字锁相环：其中被数字n分频的数控振荡器的输出被反馈到一个数字鉴相器之中并与输入信号相比。鉴相器的输出经一个数字滤波器被馈送到数控振荡器的输入。

在典型的PLL结构中，PLL的输出不是精确地与其输入相同。如果输入稳定，则其输出紧紧跟随输入，但是由于噪声的影响其输出在性能上与输入略有不同。如果输入不稳定，PLL将试图跟随噪声，但是必须有一个相对晚的响应。在PLL中，一般不以可以预测输入信号未来值为基础。因此，需要非因果关系的滤波来精确跟踪输入信号，而这几乎是不可能的。如果精确的模拟延迟装置可行，则有可能精确地模拟被延迟的输入信号。但是，这种性能仅存在于用于信号恢复，其中该输入信号具有例如与相位或频域有关的信息。这种情况可能是接收机，其中这个PLL形成一个可以建立最高精确度的卷积器，此时可以最精确地跟随该信号。

在PLL的大量应用中，实际上它不需要PLL能够精确地跟随输入信号。取代PLL的这个功能，它可以跟随这个输入信号的变化性能，但是，同时却失去了这个输入信号的某些方面。一个典型的例子是可以是这样一种PLL：这个PLL具有低通特性，它可以截止较高频率的误差分量。另一种情况是具有频带抑制特性的PLL，它可以用于抑制公知的诸如50或60Hz寄生信号这样的可计量的误差信号。这些类型的PLL都具有这样一个特性：它们都倾向于丢失信息，并且输入信号和输出信号不相同，而且甚至不可能接近相同。

在其实现方式中，可以将PLL分类为许多特性。其中可使用两种方法，其中都涉及在鉴相器中执行输入处理。可以对输入信号执行或不执行幅度、时间量化或者这两种都使用。因此可以有四种实现方式，其中仅有一种是真正的数字信号；这种实现方式带有时间和幅度量化。

惯用的无线电接收机在其第一级中对时间或幅度都不使用量化。由于所需比特数，因此存在许多干扰将使幅度量化变得困难；而时间量化将会损失有关例如相位信息的一些细节。不使用下变换，对所产生的IF频率进行的尖锐的滤波会产生去掉不需要信号的效果。其中的主要因素是有效地混合元件(该元件可以被称为鉴相器)以构成一个简单的卷积器从而强化所需的信号。

多数鉴相器工作是基于幅度离散、时间连续。当在更长时间上观察，鉴相器的输出用作一个模拟信号；带有低通滤波器的鉴相器变为真正的模拟元件。这是由于该鉴相器的输入是时间连续的，并且输出时可以将其转换为幅度连续。

存在一些例如用于非常高频率的雷达的鉴相器，这些鉴相器是基于采样高频信号而工作的。通过在一段非常短的时间内(可能是5ps的采样周期)进行采样，可以对反馈信号或参考信号的幅度进行采样。这样可以不需要分频器，并且对于其中一般所产生的信号看起来更象正弦波而不是方波的高频而言，这样可以工作地更好，这对于鉴相器的线性度来说是重要的。这里，幅度连续性直接导致鉴相器输出的连续性。

因此，在一个实际的数字鉴相器中，时间和幅度离散将是显然的。这样可以避免能固有地引入各种各样的不希望误差的诸如低通滤波器这样的模拟元件。时间离散信号可以被精确地表示为一些分段误差，而这是最重要的性能。精确的幅度量化(小误差)就不是特别重要了，但是它对于至少具有两个级别的信息而言是重要的，因此，对于使PLL进展得更快或更慢而言它变得相当微不足道。良好的时间量化可以在量化中使误差更小，良好的幅度量化有助于更精确地通过推断建立起零点，这样也可以产生较小的时间误差。这两种误差装置可以表示为等效的相位误差。为了实现非常精确的例如可用于2.048MHz信号的PLL，它可用于ST-总线，因此希望具有尽可能快并且精确被量化的误差信号。其理由源于有关的精确性和相关操作。

电信PLL必须具有稳定以及准确的低通频率。在各种标准允许范围内的频率容限不是特别大，并且如果希望在一个设备中实现一些标准或变型，则频率容限可以变得非常小。模拟实现方式一般要受到生产偏离度的影响，例如，在芯片内可以达到大约50％的误差。当以数字形式制造时，100％集成过程更为坚固。诸如HOLDOVER(即使在不存在参考的时候也持续产生一些频率)的操作是需要存储器的典型的非线性操作。可以以模拟形式来实现，但是，难于获得例如1E-10的精确度。通常典型的模拟实现方式将使变化、电流或电压任一个产生例如100ppm的跳跃。这意味着VCO的灵敏度必须特别低，这反过来需要大大降低最高频率的范围，并且需要一个高的VCO初始精确度。为了降低例如跳跃的误差，必须使用相对复杂的技术，诸如具有许多位以及可能微调的数模转换器。全部数字化的实现方式实际上可以无差错切换。

可以在模拟系统中相对好地执行诸如MTIE和MTIE复位这样的操作，但是需要使用AD和DA转换器进行的检测/启动循环。在数字化解决方法中，这又是简单的(MTIE涉及在两个不需要同相的参考信号之间进行的切换。MTIE切换意味着在新的参考上处理偏移的相位以便于使输出相位看起来保持固定。在模拟实现方法中，一般通过减去带有DAC的鉴相器的输出上的偏移来实现这种偏移。)。

在数字域中灵活性更大。可以直接实现诸如改变低通频率这样的非线性操作。在模拟域中，这些操作产生额外的需要，这直接影响精确度。

可以这样建立数字域以便于精确度直接源于系统频率。如果使用晶体来实现，则由于晶体的本质属性特别是由于晶体的高品质而使精确度变高。模拟实现方式仅可以使用通过使用VCXO(压控晶体振荡器)而构成的高品质振荡器，这样直接限制了其频率范围。

在组合具有大动态范围的高精度方面，数字实现方式没有特别的困难。可以继续这样的模拟例子：20位精度的DAC还是需要仅仅100ppm的VCO范围来产生1E-10的HOLDOVER精度。数字解决方法可以容易地提供具有这种HOLDOVER的25％或甚至100％的范围。

在数字实现方式中，误差信号将全部以数字形式出现。这样使得在统计测量(平均、最小、最大、平均数、偏差等等)中使用这些值要相对微不足道。在模拟解决方法中，必须首先将这些信号转换为数字形式，或者使用非常难的模拟电路来处理它。模拟域中的一个困难的因素是这些信号之间可以具有一个宽的动态变化范围，这样就不能使实现方式简化。

简而言之，全数字实现方式具有许多好处。一般在电信标准中所需要的精确度几乎强迫使用数字化方法，特别是需要完全集成实现方式之时。全数字方法的灵活性的额外好处是可以使用扩展功能。

实际上，数字解决方案的功能框图几乎不同于通常的模拟情况：仅以数字方式实现的方框是使用多位连接来取代其间的模拟信号。这样使得模拟PLL模块几乎100％可使用，这是从许多公开文件中所公知的部分。

一个全数字PLL具有一个主要缺点：反馈信号和参考信号一般不同相，这是由于PLL的目的是抑制某种人为信号。缺少相位调整直接导致定时误差；隐式采样不连续并且因此具有舍入/中继误差。乍看对其自身似乎不太严重，但是它对PLL的传输函数具有直接影响，这与鉴相器的传输函数有关。

本发明的一个目的是为了解决出现在现有技术中的上述问题。

根据本发明，提供了一种用于产生时钟信号的定时电路，其中包括具有宽捕获范围以便于紧密跟随输入信号及其相关干扰的捕获数字锁相环；以及具有相对于所述捕获数字锁相环而言较慢响应的输出数字锁相环，所述输出数字锁相环跟踪所述捕获锁相环的输出以便于产生用于定时电路的一个输出信号。

最好使用两个步骤。在进行所有其他处理在之前，第一数字PLL积极跟随所有输入信号。这意味着这个第一数字PLL具有宽的捕获范围、高的低通频率、以及相对大的相位范围。因此，这个捕获PLL能跟随任何感兴趣的信号。这个PLL中的重要因素必须是其通过频率必须高到以便于可以跟随所有相关误差信号。在实际中，这意味着可以具有例如100kHz的带宽，这是由于最大的误差将无疑更靠近DC。这与和VCO有关的1/f和1/f²影响、放大器等等之类有关。超出这些带宽，PLL将失去一些真实的噪声分量，但是这样的噪声倾向于白噪声并且与电信系统不很相关。

第一PLL产生一个数字输出，该输出然后被馈送到第二全数字PLL中，这个全数字PLL紧紧跟踪该信号同时消除误差分量。可以获得全数字式PLL的好处，由于用于第二PLL的参考信号是全数字的，因此不需要模拟到数字的转换，因而可以避免量化误差。

本发明还能提供一种从带有误差的输入信号中产生时钟信号的方法，该方法包括用一个捕获数字锁相环来跟踪这个输入信号和其误差分量从而产生一个数字输出信号，以及用具有相对于所述捕获数字锁相环而言较慢响应的一个输出数字锁相环来跟踪所述数字输出信号以便于消除所述误差分量。

参考附图并借助于例子来详细描述本发明，其中：

图1是显示使用高频来消除误差分量的效果的定时流程图；

图2是数控振荡器的功能框图；

图3显示了一个全数字PLL的鉴相器的传递函数；

图4显示了鉴相器中增益变化；

图5显示了在锁相环传递函数上增益的变化效果；

图6显示了根据本发明原则的一个双数字式锁相环；

图7显示了根据本发明原则的一个双数字式锁相环的第二实施例；

图8显示了根据本发明原则的一个双数字式锁相环的第三实施例；

图9显示了根据本发明原则的一个双数字式锁相环的第四实施例；

图10显示了根据本发明原则的一个双数字式锁相环的第五实施例。

首先参考图1，要注意由于寄生误差分量，因此输入信号的标记/间距分配会变化。理想的具有低通频率特性的PLL会排除误差分量并产生所示希望的均匀输出信号。

图2是典型全数字锁相环的框图。它包括在其第一输入端接收一个参考信号的数字鉴相器10，以及将该鉴相器的输出馈送到数控振荡器13(DCO)上的一个数字滤波器11，从而依次产生输出信号。分频器12包括在从DCO13到鉴相器10第二输入端的反馈环路中。除了用DCO替换模拟PLL的压控振荡器(VCO)并且剩余电路都是全数字化的之外，其他部分都与模拟锁相环相同。

如上所述，由于具有竞争性的设计因此该电路具有许多好处，但是，由于没有用参考信号对反馈信号的相位进行调整，因此该电路还有一些问题。

然而，通常的鉴相器具有作为一条直的倾斜线的传递函数，如图3所示，全数字采样鉴相器在其中具有量化步骤。如果不使用幅度量化、不使用时间量化或两者都不使用可以避免这种情况。在这种情况中，可以很好地重组输入信号。但是，双量化过程使得图示的传递函数不能避免。

轴上的实际值不是很重要，但是，对整个步骤还是有影响。这些值可用于通常的数字计数系统。

可将水平轴看作其中发生时间采样的点，中心时间t＝0，但是还可以为t＝-1、t＝+1等等。中心0的使用与位于鉴相器输入端的两个信号的相位关系有关，而且是时不变的，因此希望使用0作为其中心值。

故意选择经过0的垂直穿越点。通过将一个值加到采样信号上可以将整个曲线向上或向下移动。在一个常规数字信号的情况中，这些采样可以是0或1。但是，可以将该信号编码为平均值-1/2和+1/2(或者，如果需要可以为-1/3、+2/3等，但是-1/2、+1/2是最佳选择)。因此，环路增益在0附近最大。从模拟PLL理论上讲，这是非常重要的；如果必须在经过0的水平线之间选择，则其结果可能是一个无信号区，其中反馈信号前后漂移但是对由鉴相器产生的值没有影响。取代经过0的曲线陡峭或甚至垂直部分会在PLL中导致积极地搜索中心位置。在模拟系统中，这也是非常重要的；一般使用不同的电流源来产生0附近以及0以下部分的鉴相器输出，这样产生了定时问题。通过从其中“正电流”结束并且“负电流”开始的点引入一些重叠，可以使经过0的转换变得相对陡峭。

这个传递函数最大的影响是将鉴相器的增益一般定义为相位传递函数曲线的斜率。在0附近它将变得无穷大。可以将其构造成依赖于输入误差信号大小的增加；小的误差将表现为一个非常大的误差。在数字输入信号的情况中，这样是清楚的；如果参考信号从0的左边移动到0的右边其位移例如是0.1弧度，则采样将从0变为1，这意味着2π弧度的变化，因此增益变为20π而不是1。在图4中可以看出这种效果。

在图4中还可以看出；大误差信号的增益是1并且0附近的增益非常大。增益可以下降到低于1，例如下降到0.5和1之间，而输出总是0.5。

如果时间量化变得更小，则对于某个大小的误差信号的误差性能(实际增益和所希望的增益1之间的差别)也变得更小。

在如图5所示的总系统传递函数中可以发现增益变化的主要结果。输入上的较大增益将意味着总的PLL的低通频率向上移动。实际上，可以证明在稍微出现任何延迟或相位移动因素时该系统可能会变得不稳定。事实上这是真的；0附近的性能将使得系统通过来回移动从而希望寻求0附近的平衡。这种效果被认为是一种有限循环。其影响的大小依赖于其他因素，诸如DCO/VCO(数控或压控振荡器)的灵敏度以及滤波器等等。图5中，计算这种影响并且将其画出实际的一阶传递曲线。

不希望有不稳定的低通频率；这意味着，对于小信号而言该系统实际上地具有不同于大信号的通过频率。只要由于损失了在数字化过程中可以发现的较大部分的精确度，则这种情况通常是所不希望的。

存在许多随之而来的额外问题。在低通频率问题之后，出现类似于峰值以及峰值频率开始移动这样的因素。

时间上的实际的传递性能将面临在灵敏度上有所跳跃而此时PLL试图锁定。这种情况一般被模拟为非线性性能，该性能可以(并且可能)导致数学上的混乱。在大信号模式中，这不重要，但是不能将其完全忽略。甚至在大信号处理中，仍然存在一些小的跳跃。

混乱将导致相当奇怪的不规则，诸如运行于相同时钟下的两个数字PLL的性能有所不同，其中这两个数字PLL具有相同的开始条件(复位)以及相同的输入参考；尽管这些PLL都是数字的，但是实际上其输出彼此之间并不精确地随动。这是由于PLL中的镜像时间的影响从而使这些PLL毕竟不是真正相同。混乱因素扩大了这些差别以便于其输出具有较大的差别(在实际中已经得到证明)。在具有例如16个板的系统中，其中每个都具有其自己的PLL，并且这些PLL能从底板信号中产生时钟信号，因此不能认为所产生的这16个时钟信号相等或近似相等。

如果误差信号落入0附近的范围内，则不可能检测出非常小以及常规误差信号间的差别。因此，通过仅仅观察鉴相器的输出就不可能给出有关输入信号的任何详细的信息。如果希望表现出例如电信线路的噪声特性，则需要准确了解感兴趣的细节。这些细节可以暴露出诸如来自放大器、开关等等的噪声影响。这些噪声源将总是比较小(除非线路上的剩余信息是零并因此需要好的分辨率以便于研究)。

现参考图6，存在两个一前一后排列的全数字锁相环，每个锁相环都具有一个数字鉴相器10、滤波器11、数控振荡器13以及分频器12。

第一个PLL被作为一个捕获PLL并且具有带有相对高截止频率的低通滤波器11。这个高的截止频率例如可以是300KHZ，以便于这个捕获PLL可以跟踪输入信号中的所有变化，这其中包括误差分量。第一PLL的输出3连接到第二PLL2的输入端，从而构成一个输出PLL并产生一个输出信号4。

第二PLL2具有带有相对低截止频率的低通滤波器11，因此它不能跟踪捕获PLL输出信号中的误差分量。

通过非常快速地跟随输入信号，该系统在鉴相器中不会隐含地产生误差；该鉴相器总是精确地在0附近活动。因此，足以观察到驱动DCO以获得有关其性能的所有相关信息。还存在使时间量化尽可能地好一个理由；如果时间步进小，则信息可以有更多位，并且可以使与DCO13的耦合具有较小的最小有效位。因此，较小的时间台阶将隐含地使该系统的有限循环较小。对于最小误差的检测而言这是感兴趣的事；如果这个有限循环具有例如1ns的顶到顶性能，则10ps附近的误差检测就不能忽略，尽管在电流技术中这些数字是相关的。

快速输入捕获PLL的有益影响是通过在眼图中产生采样位置可以有效地将其用于恢复数据。对于这样一种PLL，主要的是要跟随相对高的频率比如噪声，但是不能高到还可以跟随ISI(码间干扰)。ISI可以导致输入信号(相对于“理想”时钟是这样的)中零点的非常严重的偏移，特别是对于直接相邻的码元。根据频谱(0.13、0.15、0.25等)的频率响应跌落曲线以及频谱的构成(GMSK、Raised COSine、Feher等)，ISI可以更大或更小，但是一般ISI的相关部分不“可视地”扩展到5个码元以上。建议一种具有相对高的低通频率的PLL，能去掉在一些码元数值上所产生的失真。对于诸如Sonet(155MHz)这样的较高频率而言，使用100kHz附近带宽是比较有吸引力的。

由于能够快速跟随，因此PLL能够精确确定输入信号的数字化相位，这些PLL被称为捕获PLL。该PLL的实际带宽不是决定性的，但是与输入信号上的常规干扰有关的PLL的相关带宽是重要的。它必须足够大以便于能包围所有这样的干扰。

产生输出的PLL2可以使用精确量化的输入信号。尽管输出的PLL的输出可以缓慢，从而使其不能紧跟输入的PLL，但是量化误差不会作为输入参考信号而再次转到已经数字化的第二PLL中，因此不需要额外的模数转换步骤。

可以在一个系统中组合一些捕获PLLs，以便于可以实现从一个到另一个的切换。可以数字化并且平滑地进行这种从一个输入到另一个输入的切换。对于电信应用，这是很重要的；当切换时，就存在MTIE需要，当进行切换时，使发生的相位误差最大。该步骤允许理论上的0误差，并允许我们从一个完整的特征信号切换到另一个完整的特征信号。通常需要最大误差数量级是从1ns上升到1μs，现在变得相对不重要。其他解决方法在切换后需要第一调整，这总是意味着输入信号的所有性能相位方面现在都变得公知。因此，可以全面体现出该输入信号的相位特征。可以是以例如一组统计数字(诸如最小、最大、平均、时间上的频率、相位的标准偏差)或完整的FFT数据组的形式体现。因此，有可能具有输入信号的直接的信息，从而使对所产生问题的预测变得更有可能。同样，可以检测是否与相关标准的兼容，此时使操作更正规。

统计测量可以体现出于其固有的限制的概念的实现方式的特性；通过跟随诸如由晶体所产生的一个“干净”信号，因此有可能具有其设备本身的特性。对于使该设备可检测而言这是一个决定性因素。在制造以及在该领域应用过程中都可以使用这种自身可检测性。

可以使用一些可以响应不同速度的输出PLL。依次使用它们从而在两种速度之间建立起频带内的两个输出的差值。因此，变为可以执行简单的带通特性或频率特性，而不需要FFT。

在一些捕获PLL的数字输出上进行的数学操作是微不足道的。对于任何一段相关信息、相位、频率等等而言确实如此。相对明显的操作是相加、求平均值、加权平均。可以给出这种应用的例子：求平均值是一般用于产生作为一些时钟的准确平均的一个时钟。它可用于网络的中心点，其中“平均”一些原子时钟从而产生输出。加权平均是可用于实现这样功能的一种更为常规的形式。相位或频率的求和可用于例如雷达应用中，其中许多不同类型的信号经过混频器从而给出频率结果的和值。

另一类简单的操作可以是定位加法、乘法以及除法。可以使相位具有一些有理数(如同数学有理数)关系。一个例子是N/M乘法。这个一般在例如电信中必要的，例如，使E1和T1彼此相关。可以在DECT、TETRA以及类似的标准(接收和传送信号之间的固定频率偏移)中找到相位或频率加法的一些例子。

对于多个捕获PLL的一个非常低级的认识是：在跟踪第一输入信号加上第一保留信号时变得简单，可以在任何时候将其切换，加上第三捕获PLL以便于寻找另一个输入信号，检测它们(预先特性)或将其作为一个较好的备份频率开始使用。在后一种情况中，可以分离第一保留信号捕获PLL。

如果希望可以附加第二抽取器从而推导出用于低频替换输出的希望获得的误差信号。

图7示出一种电路，该电路具有经Mux3与输出PLL2相连的三个捕获PLL，Mux3允许选择参考输入中的任何一个。

图8示出了与输出PLL2相连的同样一种电路。一些捕获PLL经一个累加器与输出PLL2相连，该累加器将这些参考输入信号求和(使用或不用加权因子)以产生这些输入信号的平均频率。

图9示出了用于三个PLL1以及一个输出PLL2的更为常用的一种模式，其中输出PLL经运算块5接收捕获PLL1输出的一些算术组合。该方程可以包含诸如MUX3这样的非线性方程，以及与时间相关的方程、常规线性方程等。当然，可以简单地改变捕获PLL以及输出PLL的数量。

图10示出了经运算块5与输出PLL1相连的多个捕获PLL1。捕获PLL1经Mux6与三个输入in1、in2、in3以及晶体振荡器7相连。这个实施例允许检测该电路的品质。

显然，可能的数量以及有关实现方式是很多的。其中的决定性因素是一旦输入数字化，则通过选择校正代码和合适的结构就可以没有误差地处理各种操作。这样扩展了应用的范围，并且仅具有微不足道的一些误差。

Claims (20)

1.一种用于产生时钟信号的定时电路，其中包括：

捕获数字锁相环，其具有能够紧跟输入信号及其相关干扰的宽的捕获范围；以及

输出数字锁相环，其具有相对于所述捕获数字锁相环而言较慢的响应，所述输出数字锁相环跟踪所述捕获锁相环的输出以便于为定时电路产生输出信号。

2.如权利要求1所述的定时电路，其中所述捕获数字锁相环和所述输出数字锁相环都包括数字低通滤波器，所述捕获数字锁相环中的所述低通滤波器具有比所述输出数字锁相环中的所述数字低通滤波器的截止频率更高的截止频率。

3.如权利要求2所述的定时电路，其中所述捕获数字锁相环中的所述低通滤波器具有足够高的截止频率以确保其输出能紧跟输入信号及其相关的误差分量。

4.如权利要求3所述的定时电路，其中所述输出数字锁相环中的所述低通滤波器具有足够低的截止频率以确保其输出能紧跟所述捕获数字锁相环信号的输出，而不跟踪在输入信号中出现的相关的误差分量。

5.如权利要求1到5中的任何一个所述的定时电路，包括多个能接收相应输入信号的所述捕获数字锁相环，其中每个所述捕获数字锁相环都经功能电路与所述输出锁相环相连。

6.如权利要求5所述的定时电路，其中所述功能电路是选择所述捕获数字锁相环的其中一个输出的多路复用器。

7.如权利要求6所述的定时电路，其中所述功能电路是组合所述捕获数字锁相环的输出从而提供平均值的的累加器。

8.如权利要求7所述的定时电路，其中所述累加器产生加权平均值。

9.如权利要求5所述的定时电路，其中功能电路根据数学方程从所述捕获数字锁相环的输出中推导出输出。

10.如权利要求5所述的定时电路，其中所述捕获数字锁相环的输入经相应的多路复用器与多个输入和晶体振荡器相连。

11.一种从带有误差信号的输入信号中产生时钟信号的方法，包括：

使用捕获数字锁相环跟踪输入信号以及其误差分量从而产生数字输出信号，以及

使用相对于所述捕获数字锁相环而言具有较慢响应的输出数字锁相环来跟踪所述数字输出信号，以便于消除所述误差分量。

12.如权利要求11所述的方法，其中所述捕获数字锁相环具有相对于所述输出数字锁相环中的数字低通滤波器的截止频率而言较高的截止频率。

13.如权利要求12所述的方法，其中使用相应的所述捕获数字锁相环来跟踪多个输入信号从而产生经过功能模块的多个数字输出信号，以便于用所述输出数字锁相环跟踪所述数字输出信号。

14.如权利要求13所述的方法，其中所述功能模块允许选择所述捕获数字锁相环的其中一个数字输出。

15.如权利要求13所述的方法，其中所述功能模块组合所述捕获数字锁相环的所述数字输出从而产生平均值。

16.如权利要求15所述的方法，其中所述平均值是加权平均值。

17.如权利要求13所述的方法，其中可以选择多个输入信号中的一个以便于将其输入到每个所述捕获数字锁相环中。

18.如权利要求17所述的方法，其中从用于检测目的的晶体振荡器中推导出一个所述输入信号。

19.如权利要求12所述的方法，其中所述捕获数字锁相环中的所述滤波器可以有几百赫兹的截止频率。

20.如权利要求14所述的方法，其中在不能使用主要参考信号的情况下，其中一个所述输入信号可以提供备份信号以便使用。

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