JP2009284053A - ディジタル位相検出器およびｐｌｌ - Google Patents

Abstract

【課題】従来のディジタル位相検出器は、遅延素子としてインバータ等の遅延時間を使用しているが、遅延素子の配置および配線の固定が必要であることからゲート・アレイやＦＰＧＡ等ではインプリメントすることが難しい。遅延素子の遅延時間はデバイスの種類やプロセスばらつきにより変動するため位相検出の精度に影響が出る。
【解決手段】２つのクロックが整数比に近い周波数を有している場合において、第１のクロックを入力とするＭ／Ｎ逓倍する逓倍器と、逓倍器の出力クロックを用いて第２のクロックをラッチするＦ／Ｆと、Ｆ／Ｆの出力を微分する微分回路と、逓倍器の出力クロックを入力とするカウンタと、微分回路の出力に応じて前記カウンタの出力を保持するラッチ回路と、ラッチ回路の出力を加算する第１の加算器と、第１の加算器の出力を固定値から減算する第２の加算器と、第２の加算器の出力を順次積算する積算器と、を備えるよう構成する。
【選択図】図７

Description

本発明は、ディジタル位相検出器およびＰＬＬに係り、特に標準的なＣＭＯＳプロセスで製造されるディジタル位相検出器およびＰＬＬに関する。

アナログ構成のＰＬＬ（Phase Locked Loop）回路は、基準クロックとＶＣＯ（Voltage Controlled Oscillator）出力クロックとの位相差を位相比較器にて出力パルスの幅として検出する。また、ＰＬＬ回路は、位相比較器の出力を所望のＰＬＬ特性となるように構成されたループフィルタを経由して電圧変換する。ＰＬＬ回路は、変換された電圧をＶＣＯの制御電圧端子に印加して、ＶＣＯ出力クロックの周波数を制御する。

上述したアナログ構成のＰＬＬ回路では、所望のＰＬＬ特性を得るために構成されるループフィルタに抵抗素子や容量素子が必要である。しかし、これらの素子について、標準的なＣＭＯＳプロセスで構成することは、サイズや定数精度の点で困難である。このため、抵抗素子や容量素子は、デバイスのピンを経由して外部に搭載される場合が多い。したがって、プロセスが微細化されても回路の小型化のメリットを必ずしも享受していない。

また、要求されるＰＬＬ特性が厳しい場合、外付けされる抵抗素子や容量素子のもつ定数の初期ばらつきや温度変動が問題となる。さらに、（１）複数の基準クロックを入力してそれらを切り替えるスイッチング機能、（２）基準クロックが断した場合にＰＬＬ回路の出力位相を一定期間保証する、いわゆるホールドオーバー機能、等の高機能化の要求も増えている。以上の結果、アナログ構成のＰＬＬ回路では所望の特性を実現が困難である場合も多い。

そこで、近年、アナログ構成のＰＬＬ回路に代わり、位相比較器およびループフィルタをディジタル構成とするＰＬＬ回路が適用されている。ディジタル構成のＰＬＬ回路では、基準クロックとＶＣＯ出力クロック、２つのクロックの位相差をディジタル値として出力するディジタル位相検出器が必要となる。ディジタル位相検出器の位相差の検出精度は、ＰＬＬの特性を左右する重要な要素である。このため、ディジタル位相検出器は、検出精度の向上を図ることが重要である。

この課題を解決するために、遅延素子であるインバータの遅延時間を利用して位相差を量子化して検出しディジタル値に変換するディジタル位相検出器が提案されている（特許文献１または特許文献２参照）。

ここで、図１および図２を参照して、従来のディジタル位相検出器を説明する。ここで、図１はディジタル位相検出器のブロック図である。図２はディジタ位相検出器のタイムチャートである。

図１においてディジタル位相検出器７００は、遅延素子であるｎ台のインバータ７０１と、ｎ台のフリップフロップ（以下Ｆ／Ｆと略す）７０２と、で構成される。クロックＣＬＫｉ（internal clock signal）は、インバータ７０１をｎ個従属接続して遅延させるとともに、インバータ７０１の出力Ｄ（０）〜Ｄ（ｎ−１）はＦ／Ｆ７０２にそれぞれ入力される。また、Ｆ／Ｆ７０２は、インバータ７０１の出力Ｄ（０）〜Ｄ（ｎ−１）をそれぞれクロックＣＬＫｒ（reference clock signal）にてラッチし、Ｑ（０：ｎ−１）を出力する。

図２を参照して、ディジタル位相検出器７００においてｎ＝８とした場合のタイミングを説明する。図２において、横軸は時間、縦軸は上から順に、（ａ）ＣＬＫｉ、（ｂ）Ｄ（０）、（ｃ）Ｄ（１）、（ｄ）Ｄ（２）、（ｅ）Ｄ（３）、（ｆ）Ｄ（４）、（ｇ）Ｄ（５）、（ｈ）Ｄ（６）、（ｉ）Ｄ（７）、（ｊ）ＣＬＫｒ、（ｋ）、Ｑ（０：７）である。Ｄ（０）〜Ｄ（７）は、クロックＣＬＫｉを、遅延素子となるインバータ７０１を介して遅延時間ΔＴずつ遅延して生成される。図２のタイムチャートでは、クロックＣＬＫｒの立ち上がりエッジのタイミングで、上述のＤ（０）〜Ｄ（７）をそれぞれラッチすることにより、Ｑ（０：７）＝“１１１０００００”を得ている。

上述のようにして得られるＱ（０：７）は、クロックＣＬＫｒに対してクロックＣＬＫｉがどの位相にいるかによって得られる値が変わるため、クロックＣＬＫｒとクロックＣＬＫｉの位相差を示すディジタル値を表している。したがって、ディジタル位相検出器７００によれば、クロックＣＬＫｒとクロックＣＬＫｉの位相差をインバータ７０１の遅延時間ΔＴの単位時間で量子化してディジタル値に変換することができる。また、ディジタル位相検出器７００によれば、クロックＣＬＫｒとクロックＣＬＫｉの位相差は、インバータ７０１の遅延時間ΔＴで量子化されるため、ΔＴの精度で検出することができる。

特開２００２−０７６８８６号公報 特開２００７−１１０３７０号公報

ところが、上述したディジタル位相検出器には、次に示す課題がある。
第１に、ディジタル位相検出器７００で使用されているインバータの遅延時間は、ディジタル位相検出器をインプリメントするＣＭＯＳデバイスによって変わってしまう。つまり、ディジタル位相検出器の位相差の検出精度がＣＭＯＳデバイスに依存する。このため、所望のＰＬＬ特性を実現可能かどうかインプリメントするＣＭＯＳデバイス毎に検証する必要がある。

第２に、ディジタル位相検出器７００で使用されているインバータ７０１の遅延時間は、プロセスばらつき、電源電圧および温度変動によりばらつきが生じる。この結果、位相差の検出精度に影響を与える。このため、所望の検出精度を確保するためにはこれらのばらつきを極力抑える必要がある。

第３に、ディジタル位相検出器７００の位相差の検出精度をΔＴに保つためには、実際には遅延素子であるインバータの遅延時間だけでなく、インバータ７０１間の配線および各インバータ７０１から各Ｆ／Ｆ７０２までの配線の遅延時間も考慮する必要がある。このため、インバータおよびＦ／Ｆの配置および配線を固定することが必須である。

ＡＳＳＰ（Application Specific Standard Product：特定用途向け汎用デバイス）では、所望のＰＬＬ回路の特性およびインプリメントするデバイスに特化して、インバータおよびＦ／Ｆの配置および配線を固定することは可能である。しかし、ゲート・アレイ、ＦＰＧＡ（Field Programmable Gate Array）等のユーザ論理をインプリメント可能なデバイスでは、ユーザ論理の設計作業毎にインバータ７０１およびＦ／Ｆの配置および配線を固定していると効率が悪い。このため、一般的にはデバイス・ベンダによって配置および配線を固定したハードマクロとして提供される必要がある。しかし、所望のＰＬＬ回路の特性はユーザの用途により異なるため、一般的にはハードマクロとして提供されることは少ない。
したがって、上述したディジタル位相検出器７００を、ゲート・アレイ、ＦＰＧＡ等のユーザ論理をインプリメント可能なデバイスにおいて実現するのは難しかった。

本発明は、上述の課題を解決するためになされたものであり、遅延素子を使わずに２つのクロックの位相差を精度よく量子化してディジタル値に変換でき、且つ、ゲート・アレイ、ＦＰＧＡ等にも容易にインプリメントすることができるディジタル位相検出器およびＰＬＬを提供する。

上述した課題は、第１のクロックの周波数と第２のクロックの周波数との比が整数Ｋに近く、整数Ｋと互いに素の整数をＮ、整数Ｎと互いに素の整数をＭとして、第１のクロックを入力してＭ／Ｎ逓倍する逓倍器と、逓倍器の出力クロックにより第２のクロックをラッチする第１のフリップフロップと、逓倍器の出力クロックにより動作するカウンタと、カウンタの出力に応じて第１のフリップフロップの出力をラッチする複数の第２のフリップフロップを含む論理回路と、を備えるディジタル位相検出器により、達成できる。

また、第１のクロックの周波数と第２のクロックの周波数との比が整数Ｋに近く、整数Ｋと互いに素の整数をＮ、整数Ｎと互いに素の整数をＭとして、第１のクロックを入力してＭ／Ｎ逓倍する逓倍器と、逓倍器の出力クロックと第２のクロックとを入力して第２のクロックの１周期あたりのパルス数をカウントするパルス数カウント部と、パルス数カウント部の出力と固定値との差を出力する第１の加算器と、第１の加算器の出力を第２のクロック１周期毎に順次積算する積算器と、を備え、逓倍器の出力クロックは、位相が等間隔で異なるＬ個（Ｌ：２以上の正整数）のサブクロックで構成され、パルス数カウント部は、サブクロックを用いて第２のクロックをラッチするＬ個のフリップフロップと、フリップフロップの出力を微分するＬ個の微分回路と、微分回路の出力で初期化されカウント動作を行うＬ個のカウンタと、微分回路の出力でカウンタの出力をラッチするＬ個の第１のラッチ回路と、微分回路の出力で第１のラッチ回路または第２のラッチ回路の出力を順次ラッチするＬ・（Ｎ−１）個の第２のラッチ回路と、Ｌ個の第１のラッチ回路の出力とＬ・（Ｎ−１）個の第２のラッチ回路の出力とを加算する第２の加算器とを備えるディジタル位相検出器により、達成できる。

本発明によれば、２つのクロックが整数比に近い周波数を有している場合において、ディジタル位相検出器は、インバータの遅延時間を利用せずに互いのクロックの位相差を精度よく量子化してディジタル値に変換することができる。

以下、本発明の実施の形態について、実施例を用い図面を参照しながら説明する。なお、実質同一部位には同じ参照番号を振り、説明は繰り返さない。

図３ないし図６を参照して、実施例１を説明する。ここで、図３はディジタル位相検出器のブロック図である。図４はディジタ位相検出器のタイムチャートである。図５は論理回路のブロック図である。図６は論理回路の動作を説明するタイムチャートである。

図３において、ディジタル位相検出器５００Ａは、クロックＣＬＫｒの周波数とクロックＣＬＫｉの周波数との比が整数Ｋに近いとする。ディジタル位相検出器５００Ａは、第１のクロックＣＬＫｒを入力とし、Ｋと互いに素となる適切な整数Ｎ、およびＮと互いに素となる適当な整数Ｍ、によりＭ／Ｎ逓倍する逓倍器２０１と、逓倍器２０１の出力クロックＣＬＫｍにより第２のクロックＣＬＫｉをラッチするフリップフロップ（以下Ｆ／Ｆと記載）７０２と、逓倍器２０１の出力クロックＣＬＫｍにより動作するカウンタ２０２と、カウンタ２０２の出力に応じて所望のＦ／Ｆ７０２の出力をラッチして、位相差をディジタル値として出力する論理回路２０３と、を備える。

ディジタル位相検出器５００Ａは、クロックＣＬＫｒの周波数をｆｒ、クロックＣＬＫｉの周波数をｆｉとすると、上述した前提事項から式（１）を満たす。

式（１）において、αは、ディジタル位相検出器においてクロックＣＬＫｉに許容される、クロックＣＬＫｒをＫ分周したクロックの周波数からの偏差を表している。αは、１に対して十分小さい。αの具体的な値については後述する。

また式（１）では、２つのクロックＣＬＫｒとＣＬＫｉの周波数の比は整数Ｋに近い場合とした。しかし、２つのクロックＣＬＫｒとＣＬＫｉとの周波数の比が有理数Ｋ１／Ｋ２（Ｋ１、Ｋ２は整数）に近い場合、すなわち式（２）を満たす場合においても、ｆｉ／Ｋ２をＣＬＫｉのクロック周波数と見なす。すなわちクロックＣＬＫｉをＫ２分周すれば、式（１）と等価となるため、２つのクロックＣＬＫｒとＣＬＫｉの周波数の比が有理数に近い場合においても、ディジタル位相検出器を構成することができる。

なお、以下の説明では、２つのクロックＣＬＫｒとＣＬＫｉの周波数の比は整数比Ｋに近いものとして説明する。

次に、クロックＣＬＫｒと、逓倍器２０１にて生成されるクロックＣＬＫｍ、との位相の関係について説明する。
クロックＣＬＫｒの周期をＴｒ、クロックＣＬＫｍの周期をＴｍとする。逓倍器２０１の動作により、ＴｍとＴｒの関係は式（３）のとおり表される。

クロックＣＬＫｒの周期ＴｒのＫ倍の時間を単位時間Ｔと定義する。Ｔは、式（４）のように表される。

式（４）は、単位時間Ｔの時間内に、クロックＣＬＫｍが（Ｋ・Ｍ／Ｎ）回カウントされることを示している。ここで、整数Ｋ、Ｍ、Ｎについて、ＮはＫと互いに素となる整数、ＭはＮと互いに素となる整数、を選択する。すると、（Ｋ・Ｍ／Ｎ）は、整数にならないことは明らかである。したがって、Ｔを式（５）のとおり表すことができる。

式（５）において、（Ｔｍ・Ｙ／Ｎ）は、単位時間Ｔ毎にクロックＣＬＫｍのクロックエッジが、クロックＣＬＫｒのＫ分周のクロックエッジに対してずれる時間を表している。したがって、任意の単位時間Ｔの時間区間において、クロックＣＬＫｍのクロックエッジがクロックＣＬＫｒのＫ分周のクロックエッジに対してずれる時間をΔＴｍｉと表すと、ΔＴｍｉは式（６）のとおり表すことができる。

式（６）において、ΔＴｍｉ＋Ｎ＝ΔＴｍｉであるため、ΔＴｍｉの取り得る値はｉは０〜（Ｎ−１）の整数の場合について考慮すればよい。
次に、ΔＴｍｉが取り得る値について、Ｎが素数の場合と素数以外の場合にそれぞれ分けて説明する。
Ｎが素数の場合、（（ｉ・Ｙ）modulo Ｎ）／Ｎは、Ｙは１〜（Ｎ−１）のある整数であることから、０、１／Ｎ、２／Ｎ、…、（Ｎ−１）／Ｎの異なる値を有する。理由を以下に述べる。もし、ｉが０〜（Ｎ−１）の整数で異なるｉ、例えばｉ１、ｉ２で同じ値となるならば、式（７）が成立するはずである。

式（７）を変形すれば、式（８）が成立する。

しかし、（ｉ１−ｉ２）は−（Ｎ−１）〜（Ｎ−１）の整数であり、Ｙは１〜（Ｎ−１）のある整数であることから、式（８）が成立するのは、ｉ１＝ｉ２のときだけであり、言い換えれば、ｉが異なる場合には（（ｉ・Ｙ）modulo Ｎ）／Ｎは異なる値になる。したがって、Ｎが素数の場合、ｉが０〜（Ｎ−１）のＮ個の異なる整数をとるならば、ΔＴｍｉはＮ個の異なる値、すなわち、
０、Ｔｍ・１／Ｎ、Ｔｍ・２／Ｎ、…、Ｔｍ・（Ｎ−１）／Ｎ
のＮ個の異なる値を有する。
次に、Ｎが素数ではない場合について説明する。Ｎが素数ではない場合、（（ｉ・Ｙ）ｍｏｄｕｌｏ Ｎ）／Ｎは、必ずしもＮ個の異なる値を有するとは限らない。しかし、例えばＮ＝９、Ｙ＝１の場合には、
０、１／９、２／９、…、８／９
の９個の異なる値を有する。したがって、Ｎが素数ではない場合でも、整数ＮおよびＭを適切な値に選択することができれば、ΔＴｍｉは、
０、Ｔｍ・１／Ｎ、Ｔｍ・２／Ｎ、…、Ｔｍ・（Ｎ−１）／Ｎ
のＮ個の異なる値を有する場合がある。

上述の説明により、クロックＣＬＫｍのクロックエッジが、クロックＣＬＫｒのＫ分周のクロックエッジに対してずれる時間ΔＴｍｉは、整数Ｍ、Ｎについて、ＮはＫと互いに素であり、しかも適切な（何でもよいわけではない）整数、ＭはＮと互いに素となる適当な（何でもよい）整数を選択すると、ｉが０〜（Ｎ−１）の異なるＮ個の整数をとれば、
０、Ｔｍ・１／Ｎ、Ｔｍ・２／Ｎ、…、Ｔｍ・（Ｎ−１）／Ｎ
のＮ個の異なる値を有することが分かる。また、Ｎ個の異なる値の時間間隔は、式（９）で表されるΔＴに等しい。

次に、図３による構成例において、ＣＬＫｉの位相情報をΔＴの検出精度で検出できることを説明する。
ある単位時間Ｔの時間区間をＴ（０）、Ｔ（０）の次の単位時間Ｔの時間区間をＴ（１）とし、任意の単位時間Ｔの時間区間をＴ（ｉ）と表す。Ｔ（ｉ）からＴ（ｉ＋Ｎ−１）までのＮ個の連続する時間区間では、クロックＣＬＫｍのクロックエッジがクロックＣＬＫｒのＫ分周のクロックエッジに対してずれる時間はΔＴｍｉに等しいため、整数Ｍ、Ｎについて、ＮはＫと互いに素となる適切な整数、ＭはＮと互いに素となる適当な整数、を選択すると、ΔＴの時間間隔をもつＮ個の異なる値を有する。すなわち、Ｎ個の連続する時間区間では、クロックＣＬＫｒのＫ分周のクロックエッジに対して等価的にΔＴずつずれるクロックＣＬＫｍが生成される。

上述の説明に従えば、Ｆ／Ｆ７０２が、クロックＣＬＫｍによってクロックＣＬＫｉをラッチすることにより、ディジタル位相検出器５００Ａは、等価的にΔＴの検出精度でサンプリングことができる。

カウンタ２０２は、１〜（Ｋ・Ｍ）の範囲で巡回し、クロックＣＬＫｍのクロックエッジ毎にインクリメント動作を行う。論理回路２０３は、Ｆ／Ｆ７０２の出力とカウンタ２０２の出力とを入力し、カウンタ２０２の出力を参照してＮ個の連続する時間区間中に等価的にサンプリングされたＦ／Ｆ７０２の出力の中で所望の出力をラッチして保持する。論理回路２０３は、その順序を並び替えることで、クロックＣＬＫｒに対するクロックＣＬＫｉの位相差の情報を、ΔＴで量子化されたディジタル値で出力する。論理回路２０３の構成については、図５を参照して後述する。

次に、式（１）で示した、クロックＣＬＫｉに許容される、クロックＣＬＫｒをＫ分周したクロックの周波数からの偏差αの範囲について説明する。

ＣＬＫｉの位相情報を等価的にΔＴの検出精度で検出するためには、上述のとおり、単位時間Ｔの時間区間を連続してＮ回分、すなわちＮ・Ｔｒ・Ｋの時間を要する。したがって、Ｎ・Ｔｒ・Ｋの時間内では、クロックＣＬＫｉの位相はΔＴより十分小さい値しかずれないことが条件となる。このため、クロックＣＬＫｉに許容される周波数偏差αは、式（１０）のとおり表すことができる。

なお、式（１０）を満たすαの範囲を本明細書では、整数比Ｋに近い周波数と呼ぶ。
次に、図３によるディジタル位相検出器の構成について、具体的な数値を使ってより詳細に説明する。

図４は、ディジタル位相検出器５００Ａにおいて、整数Ｋ、Ｍ、Ｎとして、それぞれＫ＝２４、Ｎ＝５、Ｍ＝６を選択した場合のタイムチャートである。図４では、横軸は時間であり、縦軸は上から順に、（ａ）ＣＬＫｒ、（ｂ）ＣＬＫｍ、（ｃ）ＣＬＫｍ（０）、（ｄ）ＣＬＫｍ（１）、（ｅ）ＣＬＫｍ（２）、（ｆ）ＣＬＫｍ（３）、（ｇ）ＣＬＫｍ（４）、（ｈ）等価的なサンプルクロック、（ｉ）ＣＬＫｉである。なお、（ｃ）〜（ｉ)は、（ｂ）と（ｃ）との関係から分かるように、ＣＬＫｉの立ち上がり前後のＣＬＫｍ２サイクルの拡大図である。

図４（ａ）に示すように、単位時間Ｔは、Ｔｒ・２４である。単位時間Ｔは、逓倍器２０１の出力クロックＣＬＫｍの周期Ｔｍに換算すると、（ｂ）に示すようにＴｍ・２８.８である。また図４では、単位時間Ｔのある時間区間Ｔ（０）の開始時点でクロックＣＬＫｒと逓倍器２０１の出力クロックＣＬＫｍの立ち上がりエッジがそろっている、すなわちΔＴｍ０＝０として図示している。このとき、ΔＴｍｉは式（６）により、式（１１）のように表される。

図４（ｃ）〜（ｇ）によれば、連続する５個の時間区間において、単位時間Ｔ毎にΔＴ＝Ｔｍ／５ずつずれたクロックＣＬＫｍが生成されていることが分かる。したがって、時間区間Ｔ（０）からＴ（４）までの連続する５個の時間区間において、クロックＣＬＫｉをクロックＣＬＫｍによりサンプリングすれば、等価的にΔＴの検出精度で位相差を検出することができる。

図５を参照して、上述したＫ＝２４、Ｎ＝５、Ｍ＝６を選択した場合の、ディジタル位相検出器の論理回路の構成を説明する。図５において、論理回路２０３は、Ｆ／Ｆ７０２とカウンタ２０２との出力を入力とし、８ビットのパラレル信号を出力する。論理回路２０３は、８台のラッチ回路４０２と、８台の比較器４０１とで構成される。比較器４０１は、カウンタ２０２の出力と固定値を比較して一致しているかどうかを判定する。ラッチ回路４０２は、比較器４０１の出力とＦ／Ｆ７０２の出力を入力とし、比較器４０１が一致を検出した場合にＦ／Ｆ７０２の出力をラッチする。論理回路２０３は、異なる固定値についてそれぞれ一致した場合にＦ／Ｆ７０２の出力をラッチするために、比較器４０１とラッチ回路４０２とを並列に８式備えている。

論理回路２０３は、Ｋ・Ｍ＝１４４であることから、カウンタ２０２は１〜１４４の範囲で巡回しクロックＣＬＫｍのクロックエッジ毎にインクリメント動作を行う。一方、カウンタ２０２の出力が８つの固定値、「８８、５９、３０、１、１１６、８７、５８、２９」に一致したかどうかを比較器４０１−０〜４０１−７にてそれぞれ判定し、一致した場合、Ｆ／Ｆ７０２の出力をラッチ回路（Ｆ／Ｆ）４０２にてラッチして出力する。なお、８つの固定値の根拠は、図６にて説明する。

図６を参照して、論理回路の動作のタイムチャートを説明する。図６では、横軸は時間であり、縦軸は上から順に、（ａ）ＣＬＫｉ、（ｂ）ＣＬＫｍ（０）とカウンタ、（ｃ）ＣＬＫｍ（１）とカウンタ、（ｄ）ＣＬＫｍ（２）とカウンタ、（ｅ）ＣＬＫｍ（３）とカウンタ、（ｆ）ＣＬＫｍ（４）とカウンタ、（ｇ）Ｑ（０）〜Ｑ（７）、（ｈ）Ｑ（０：７）である。図６において、上述した８つの固定値は、等価的にΔＴの時間間隔をもつサンプリングクロックにおいて、ΔＴの時間間隔で連続する８つのクロックエッジに対応するようにカウンタの値を選択している。したがって、カウンタ２０２の出力が上述の固定値と一致した場合に、該当するＦ／Ｆ７０２の出力をラッチして、Ｑ（０：７）を出力している。図６のタイムチャートでは、Ｑ（０：７）＝“１１１１１０００”を得ているが、このようにして得られるＱ（０：７）は、クロックＣＬＫｒに対してクロックＣＬＫｉがどの位相にいるかによって得られる値が変わるため、クロックＣＬＫｒとクロックＣＬＫｉの位相差を示すディジタル値を表している。したがって、図３の構成によれば、クロックＣＬＫｒとクロックＣＬＫｉの位相差をΔＴの単位時間で量子化してディジタル値に変換することができる。

図７ないし図９を参照して、実施例２を説明する。ここで、図７はディジタル位相検出器の他のブロック図である。図８はディジタル位相検出器の動作を説明するタイムチャートである。図９はディジタル位相検出器の効果を説明するグラフである。

図７において、ディジタル位相検出器５００Ｂ１は、第１のクロックＣＬＫｒを入力とし、Ｋと互いに素となる適切な整数Ｎ、およびＮと互いに素となる適当な整数Ｍ、によりＭ／Ｎ逓倍する逓倍器２０１と、逓倍器２０１の出力クロックＣＬＫｍおよび第２のクロックＣＬＫｉを入力としクロックＣＬＫｉ１周期あたりのパルス数をカウントするパルス数カウント部１０６と、パルス数カウント部１０６の出力と固定値との差を出力する加算器１０７と、加算器１０７の出力を第２のクロックＣＬＫｉ１周期毎に順次積算する積算器１０８と、を備える。

また、パルス数カウント部１０６は、逓倍器２０１の出力クロックＣＬＫｍを用いて第２のクロックＣＬＫｉをラッチするＦ／Ｆ７０２と、Ｆ／Ｆ７０２の出力を微分する微分回路１０１と、微分回路１０１の出力で初期化され、逓倍器２０１の出力クロックＣＬＫｍによりカウント動作を行うカウンタ１０２と、微分回路１０１の出力でカウンタ１０２の出力をラッチするラッチ回路１０３-１と、微分回路１０１の出力でラッチ回路１０３-１の出力を順次保持する（Ｎ−１）個のラッチ回路１０３−２〜１０３−Ｎと、ラッチ回路１０３の計Ｎ個の出力を加算する加算器１０５と、を備える。

ディジタル位相検出器５００Ｂ１は、パルス数カウント部１０６では、上述の実施例１のとおり、Ｎ個の連続する時間区間では等価的にΔＴずつずれるクロックＣＬＫｍが生成されることを利用して、クロックＣＬＫｉの周期Ｔｉを、逓倍器２０１の出力クロックＣＬＫｍによりカウントし、Ｎ個の連続する時間区間でのカウント結果をそれぞれ加算する動作を行う。

図８を参照して、パルス数カウント部の動作を説明する。図８において、横軸は時間軸であり、縦軸は上から順に（ａ）ＣＬＫｉ、（ｂ）ＣＬＫｍ、（ｃ）微分回路１０１出力、（ｄ）カウンタ出力、（ｅ）ラッチ１０３−１出力、（ｆ）ラッチ１０３−２出力、（ｇ）ラッチ１０３−Ｎ−１出力、（ｈ）ラッチ１０３−Ｎ出力、（ｉ）パルス数カウント部１０６出力である。

図８において、ディジタル位相検出器５００Ｂ１は、Ｍ／Ｎ逓倍器２０１の出力クロックＣＬＫｍによりクロックＣＬＫｉをＦ／Ｆ７０２にてラッチする。ディジタル位相検出器５００Ｂ１は、Ｆ／Ｆ７０２の出力を微分回路１０１にて微分することでクロックＣＬＫｉの立ち上がりエッジを検出し、立ち上がりエッジでカウンタ１０２を初期化する。カウンタ１０２は、クロックＣＬＫｉの次の立ち上がりエッジまでの間、すなわちクロックＣＬＫｉ１周期の間、Ｍ／Ｎ逓倍器２０１の出力クロックＣＬＫｍを使ってパルス数をカウントする。カウンタ１０２は、クロックＣＬＫｉの次の立ち上がりエッジのタイミングで、カウント値をラッチ回路１０３にてラッチする。Ｎ個のラッチ回路１０３は、クロックＣＬＫｉ１周期あたりのパルス数を、過去Ｎ周期前までそれぞれ保持する。加算器１０５は、ラッチ回路１０３出力を合計することにより、クロックＣＬＫｉの過去Ｎ周期分のパルス数を加算して出力する。

上述の動作により、パルス数カウント部１０６は、クロックＣＬＫｉの周期を等価的にΔＴの時間間隔でサンプリングしそのパルス数をカウントしているとみなすことができる。このため、パルス数カウント部１０６の出力は、クロックＣＬＫｉの周期を、ΔＴを時間単位として量子化したディジタル値として示している。

次に、パルス数カウント部１０６の出力を使用することにより、クロックＣＬＫｉとクロックＣＬＫｒの位相差の情報が得られることを説明する。
パルス数カウント部１０６の出力をＣ１とする。パルス数カウント部１０６の出力は、ΔＴを時間単位として量子化したクロックＣＬＫｉの周期を表しているため、量子化されたクロックＣＬＫｉの周期Ｔｉｄは、式（１２）のように表される。

一方、クロックＣＬＫｉがクロックＣＬＫｒのＫ分周のクロックと周波数が等しい場合、クロックＣＬＫｉの周期はＴｒ・Ｋであり、クロックＣＬＫｒのＫ分周のクロックと周波数が等しい場合を基準とすると、クロックＣＬＫｉの位相のずれは、クロックＣＬＫｉ１周期あたり、（Ｔｒ・Ｋ−Ｔｉｄ）で表すことができる。このため、クロックＣＬＫｉの位相のずれｔは、クロックＣＬＫｉ１周期毎に（Ｔｒ・Ｋ−Ｔｉｄ）を積算した値であり、式（１３）のように表される。

ディジタル位相検出器の出力Ｑを、ΔＴを単位時間としたディジタル値で出力するとすれば、Ｑは式（１３）を使って、式（１４）のとおり表される。

実施例２によるディジタル位相検出器５００Ｂ１は、式（１４）を使って構成している。すなわち、加算器１０７は、固定値Ｋ・Ｍとパルス数カウント部１０６の出力の差を算出する。積算器１０８は、加算器１０７の出力をクロックＣＬＫｉ１周期毎に積算する。この結果、クロックＣＬＫｉの位相のずれを、ΔＴを単位時間としたディジタル値として出力する。

なお、ディジタル位相検出器５００Ｂ１は、積算器１０８を用いてクロックＣＬＫｉの位相のずれを算出している。このため、積算器１０８の初期値が０の場合、クロックＣＬＫｒとクロックＣＬＫｉの位相差が０ならば、ディジタル位相検出器５００Ｂ１の出力は、クロックＣＬＫｒのクロックエッジとクロックＣＬＫｉの位相差を表している。しかし、積算器１０８の初期値が０の場合、クロックＣＬＫｒとクロックＣＬＫｉの位相がずれているならば、ディジタル位相検出器５００Ｂ１の出力は、クロックＣＬＫｒのクロックエッジとクロックＣＬＫｉの位相差に対して上述の積算器１０８の初期値が０の場合の位相差に相当する固定値をオフセット値としてもつ。したがって、クロックＣＬＫｒとクロックＣＬＫｉの位相差について、クロックＣＬＫｒの位相を基準としてクロックＣＬＫｉの相対的な位相変動について着目する場合、ディジタル位相検出器５００Ｂ１の出力をそのまま使用できる。しかし、クロックＣＬＫｒとクロックＣＬＫｉの位相差の絶対値について着目する場合には、ディジタル位相検出器５００Ｂ１の出力から上述のオフセット値を差し引く必要がある。

図９を参照して、実施例２によるディジタル位相検出器５００Ｂ１の効果を説明する。図９において、横軸は時間（μｓ）、縦軸は理想位相からの位相差（ｎｓ）である。図９では、クロックＣＬＫｒの周波数を１５５.５２ＭＨｚ、Ｋ＝２４、Ｎ＝５、Ｍ＝６とし、クロックＣＬＫｉの周波数を６.４８ＭＨｚ（＝１５５.５２ＭＨｚ／２４）に対して−２０ｐｐｍの周波数の偏差を有する場合について、出力Ｑの時間経過にΔＴの単位時間を乗じてクロックＣＬＫｒとクロックＣＬＫｉの位相差として表したものである。また、比較のために、クロックＣＬＫｉの周波数が６.４８ＭＨｚとした場合を基準として、クロックＣＬＫｉの理想位相からの位相差についても示している。

上述の条件では、式（３）より位相差の検出精度ΔＴは、１.０８ｎｓとなる。図９より、実施例２によるディジタル位相検出器５００Ｂ１は、検出精度ΔＴ以内で位相のずれを正しく検出できていることが分かる。

実施例３を図１０を参照して説明する。ここで、図１０はディジタル位相検出器の他のブロック図である。図１０において、ディジタル位相検出器５００Ｂ２は、Ｍ／Ｎ逓倍器２０１Ａと、２台のパルス数カウント部１０６と、２台の加算器１０５Ａ、１０７と、積算器１０８とで構成される。Ｍ／Ｎ逓倍器２０１Ａは、第１のクロックＣＬＫｒを入力とし、Ｋと互いに素となる適切な奇数Ｎ、およびＮと互いに素となる適当な整数Ｍ、によりＭ／Ｎ逓倍し、且つ互いに１８０°ずれた２つのクロックを出力する。２台のパルス数カウント部１０６は、逓倍器２０１Ａの位相が１８０°ずれた２つのクロックをそれぞれ入力とし、第２のクロックＣＬＫｉ１周期あたりのパルス数をカウントする。加算器１０５Ａは、２つのパルス数カウント部１０６の出力を加算する。加算器１０７は、加算器１０５Ａの出力と固定値（２・Ｋ・Ｍ）との差を出力する。積算器１０８は、加算器１０７の出力を第２のクロックＣＬＫｉ１周期毎に順次積算する。

以下、図１０の本実施例によるディジタル位相検出器について説明する。

逓倍器２０１Ａの出力のクロックＣＬＫｍに対して１８０°ずれたクロックをＣＬＫｗとする。クロックＣＬＫｗは、クロックＣＬＫｍと比較してＴｍ／２だけ位相がずれている。また上述において、単位時間Ｔの任意の時間区間Ｔ（ｉ）で、クロックＣＬＫｍのクロックエッジがクロックＣＬＫｒのＫ分周のクロックエッジに対してずれる時間ΔＴｍｉは、整数Ｍ、Ｎについて、ＮはＫと互いに素となる適切な整数、ＭはＮと互いに素となる適当な整数、を選択すると、ｉが０〜（Ｎ−１）の異なるＮ個の整数をとれば、
０、Ｔｍ・１／Ｎ、Ｔｍ・２／Ｎ、…、Ｔｍ・（Ｎ−１）／Ｎ
のＮ個の異なる値をとることを示した。

したがって、単位時間Ｔの任意の時間区間Ｔ（ｉ）で、クロックＣＬＫｗのクロックエッジがクロックＣＬＫｒのＫ分周のクロックエッジに対してずれる時間ΔＴｗｉは、式（１５）のように表される。

ここで、Ｎを奇数とし、整数ｍを使ってＮ＝（２・ｍ＋１）と表すと、ΔＴｗｉは式（１６）のとおり表すことができる。

ｉが０〜（Ｎ−１）のＮ個の異なる整数をとるならば、（（ｉ＋ｍ）modulo Ｎ）／Ｎは任意の整数ｍに対して、
０、１／Ｎ、２／Ｎ、…、（Ｎ−１）／Ｎ
のＮ個の異なる値を有することは明らかである。したがって、ΔＴｗｉは、整数Ｍ、Ｎについて、ＮはＫと互いに素となる適切な奇数、ＭはＮと互いに素となる適切な整数、を選択すると、ｉが０〜（Ｎ−１）の異なるＮ個の整数をとれば、
Ｔｍ／（２・Ｎ）、
Ｔｍ・１／Ｎ＋Ｔｍ／（２・Ｎ）、
…
Ｔｍ・（Ｎ−１）／Ｎ＋Ｔｍ／（２・Ｎ）
のＮ個の異なる値を有し、その時間間隔はΔＴに等しい。また、ΔＴｗｉがとるＮ個の異なる値は、ΔＴｍｉがとるＮ個の異なる値に対してＴｍ／（２・Ｎ）、すなわちΔＴ／２だけずれた値となる。

このため、Ｎ個の連続する時間区間では、クロックＣＬＫｍおよびクロックＣＬＫｗの２つのクロックを使用した場合、それらのクロックエッジが、クロックＣＬＫｒのＫ分周のクロックエッジに対してずれる時間は、整数Ｍ、Ｎについて、ＮはＫと互いに素となる適切な奇数、ＭはＮと互いに素となる適切な整数、を選択すると、ΔＴ／２の時間間隔をもつ２・Ｎ個の異なる値となる。すなわち、Ｎ個の連続する時間区間では、等価的にΔＴ／２ずつずれるクロックが生成される。

図１０において、逓倍器２０１Ａの出力クロックＣＬＫｍおよびＣＬＫｗの２つのクロックにより、クロックＣＬＫｉの周期ＴｉをカウントしＮ個の連続する時間区間でのカウント結果をそれぞれ加算するパルス数カウント部１０６をそれぞれ設ける。また、２つのパルス数カウント部１０６の出力を加算器１０５Ａにて加算して出力する。上述の動作により、クロックＣＬＫｉの周期を等価的にΔＴ／２の時間間隔でサンプリングしカウントしているとみなすことができる。このため、加算器１０５Ａの出力は、クロックＣＬＫｉの周期を、ΔＴ／２を時間単位として量子化したディジタル値を示している。

次に、加算器１０５Ａの出力を使用することにより、クロックＣＬＫｉとクロックＣＬＫｒの位相差の情報が得られることを説明する。
加算器１０５Ａの出力をＣ２とする。加算器１０５Ａの出力は、ΔＴ／２を時間単位として量子化したクロックＣＬＫｉの周期を表しているため、量子化されたクロックＣＬＫｉの周期Ｔｉｄは、式（１７）のように表される。

一方、クロックＣＬＫｉがクロックＣＬＫｒのＫ分周のクロックと周波数が等しい場合、クロックＣＬＫｉの周期は、Ｔｒ・Ｋである。クロックＣＬＫｒのＫ分周のクロックと周波数が等しい場合を基準とすると、クロックＣＬＫｉの位相のずれは、クロックＣＬＫｉ１周期あたり、（Ｔｒ・Ｋ−Ｔｉｄ）で表すことができる。このため、クロックＣＬＫｉの位相のずれｔは、クロックＣＬＫｉ１周期毎に（Ｔｒ・Ｋ−Ｔｉｄ）を積算した値であるため、式（１８）のように表される。

ディジタル位相検出器の出力Ｑを、ΔＴ／２を単位時間としたディジタル値で出力するとすれば、Ｑは式（１８）を使って、式（１９）のとおり表される。

ディジタル位相検出器５００Ｂ２は、式（１９）を使って構成している。すなわち、加算器１０７は、固定値２・Ｋ・Ｍと加算器１０５Ａの出力の差を算出する。積算器１０８は、加算器１０７の出力をクロックＣＬＫｉ１周期毎に積算する。この結果、ディジタル位相検出器５００Ｂ２は、クロックＣＬＫｉの位相のずれをΔＴ／２を単位時間としたディジタル値として出力する。

実施例４を図１１を参照して説明する。ここで、図１１はディジタル位相検出器の他のブロック図である。図１１において、ディジタル位相検出器５００Ｂ３は、Ｍ／Ｎ逓倍器２０１Ｂと、４台のパルス数カウント部１０６と、２台の加算器１０５Ｂ、１０７と、積算器１０８とで構成される。Ｍ／Ｎ逓倍器２０１Ｂは、第１のクロックＣＬＫｒを入力とし、Ｋと互いに素となる適切な奇数Ｎ、およびＮと互いに素となる適切な整数Ｍ、によりＭ／Ｎ逓倍し、且つ互いに９０°ずれた４つのクロックを出力する。４台のパルス数カウント部１０６は、逓倍器２０１Ｂの位相が９０°ずれた４つのクロックをそれぞれ入力とし、第２のクロックＣＬＫｉ１周期あたりのパルス数をカウントする。加算器１０５Ｂは、４台のパルス数カウント部１０６の出力を加算する。加算器１０７は、加算器１０５Ｂの出力と固定値（４・Ｋ・Ｍ）との差を出力する。積算器１０８は、加算器１０７の出力を第２のクロックＣＬＫｉ１周期毎に順次積算する。

図１１において、逓倍器２０１ＢのクロックＣＬＫｍに対して９０°および２７０°ずれたクロックをそれぞれＣＬＫｑ１、ＣＬＫｑ２とする。クロックＣＬＫｑ１は、クロックＣＬＫｍと比較してＴｍ・１／４だけ位相がずれており、クロックＣＬＫｑ２は、クロックＣＬＫｍと比較してＴｍ・３／４だけ位相がずれている。また、単位時間Ｔの任意の時間区間Ｔ（ｉ）で、クロックＣＬＫｍのクロックエッジがクロックＣＬＫｒのＫ分周のクロックエッジに対してずれる時間ΔＴｍｉは、整数Ｍ、Ｎについて、ＮはＫと互いに素となる適切な整数、ＭはＮと互いに素となる適切な整数、を選択すると、ｉが０〜（Ｎ−１）の異なるＮ個の整数をとれば、
０、Ｔｍ・１／Ｎ、Ｔｍ・２／Ｎ、…、Ｔｍ・（Ｎ−１）／Ｎ
のＮ個の異なる値をとることが示された。

したがって、単位時間Ｔの任意の時間区間Ｔ（ｉ）で、クロックＣＬＫｑ１のクロックエッジがクロックＣＬＫｒのＫ分周のクロックエッジに対してずれる時間ΔＴｑ１ｉ、およびクロックＣＬＫｑ２のクロックエッジがクロックＣＬＫｒのＫ分周のクロックエッジに対してずれる時間ΔＴｑ２ｉは、式（２０）および式（２１）のように表される。

ここで、Ｎを奇数とし、整数ｍを使って表すと、Ｎ＝（４・ｍ＋１）もしくはＮ＝（４・ｍ＋３）のいずれかで表すことができる。したがって、ΔＴｑ１ｉ、ΔＴｑ２ｉは、式（２２）および式（２３）のとおり表すことができる。

ｉが０〜（Ｎ−１）のＮ個の異なる整数をとるならば、（（ｉ＋ｍ）modulo Ｎ）／Ｎは任意の整数ｍに対して、
０、１／Ｎ、２／Ｎ、…、（Ｎ−１）／Ｎ
のＮ個の異なる値を有することは明らかである。したがって、ΔＴｑ１ｉおよびΔＴｑ２ｉは、整数Ｍ、Ｎについて、ＮはＫと互いに素となる適切な奇数、ＭはＮと互いに素となる適切な整数、を選択すると、ｉが０〜（Ｎ−１）の異なるＮ個の整数をとれば、いずれか一方は、
Ｔｍ／（４・Ｎ）、
Ｔｍ・１／Ｎ＋Ｔｍ／（４・Ｎ）、
…
Ｔｍ・（Ｎ−１）／Ｎ＋Ｔｍ／（４・Ｎ）
のＮ個の異なる値を有し、他方は、
Ｔｍ・３／（４・Ｎ）、
Ｔｍ・１／Ｎ＋Ｔｍ・３／（４・Ｎ）、
…
Ｔｍ・（Ｎ−１）／Ｎ＋Ｔｍ・３／（４・Ｎ）
のＮ個の異なる値を有している。また、ΔＴｑ１ｉおよびΔＴｑ２ｉがとるＮ個の異なる値は、ΔＴｍｉがとるＮ個の異なる値に対して、いずれが一方はＴｍ／（４・Ｎ）、他方は３・Ｔｍ／（４・Ｎ）だけずれた値となる。

このため、Ｎ個の連続する時間区間では、クロックＣＬＫｍおよびクロックＣＬＫｗに加えて、クロックＣＬＫｑ１およびクロックＣＬＫｑ２の、４つのクロックを使用した場合、それらのクロックエッジが、クロックＣＬＫｒのＫ分周のクロックエッジに対してずれる時間は、整数Ｍ、Ｎについて、ＮはＫと互いに素となる適切な奇数、ＭはＮと互いに素となる適切な整数、を選択すると、ΔＴ／４の時間間隔をもつ４・Ｎ個の異なる値となる。すなわち、Ｎ個の連続する時間区間では、等価的にΔＴ／４ずつずれるクロックが生成される。

ディジタル位相検出器５００Ｂ３は、Ｎ個の連続する時間区間では等価的にΔＴ／４ずつずれるクロックが生成されることを利用する。ディジタル位相検出器５００Ｂ３は、逓倍器２０１Ｂの出力クロックＣＬＫｍ、ＣＬＫｗ、ＣＬＫｑ１、ＣＬＫｑ２の各々のクロックにより、クロックＣＬＫｉの周期Ｔｉをカウントする。ディジタル位相検出器５００Ｂ３は、Ｎ個の連続する時間区間でのカウント結果をそれぞれ加算するパルス数カウント部１０６をそれぞれ設ける。ディジタル位相検出器５００Ｂ３は、４つのパルス数カウント部１０６の出力を加算器１０５Ｂにて加算して出力する。ディジタル位相検出器５００Ｂ３は、クロックＣＬＫｉの周期を等価的にΔＴ／４の時間間隔でサンプリングしカウントしているとみなすことができる。このため、加算器１０５Ｂの出力は、クロックＣＬＫｉの周期を、ΔＴ／４を時間単位として量子化したディジタル値を示している。

次に、加算器１０５Ｂの出力を使用することにより、クロックＣＬＫｉとクロックＣＬＫｒの位相差の情報が得られることを説明する。
加算器１０５Ｂの出力をＣ４とする。加算器１０５Ｂの出力は、ΔＴ／４を時間単位として量子化したクロックＣＬＫｉの周期を表している。このため、量子化されたクロックＣＬＫｉの周期Ｔｉｄは、式（２４）のように表される。

一方、クロックＣＬＫｉがクロックＣＬＫｒのＫ分周のクロックと周波数が等しい場合、クロックＣＬＫｉの周期はＴｒ・Ｋである。クロックＣＬＫｒのＫ分周のクロックと周波数が等しい場合を基準とすると、クロックＣＬＫｉの位相のずれは、クロックＣＬＫｉ１周期あたり、（Ｔｒ・Ｋ−Ｔｉｄ）で表すことができる。このため、クロックＣＬＫｉの位相のずれｔは、クロックＣＬＫｉ１周期毎に（Ｔｒ・Ｋ−Ｔｉｄ）を積算した値であるため、式（２５）のように表される。

ディジタル位相検出器の出力Ｑを、ΔＴ／４を単位時間としたディジタル値で出力するとすれば、Ｑは式（２６）のとおり表される。

ディジタル位相検出器５００Ｂ３は、式（２６）を使って構成している。すなわち、加算器１０７では固定値４・Ｋ・Ｍと加算器１０５Ｂの出力の差を算出する。積算器１０８は、加算器１０７の出力をクロックＣＬＫｉ１周期毎に積算する。この結果、ディジタル位相検出器５００Ｂ３は、クロックＣＬＫｉの位相のずれをΔＴ／４を単位時間としたディジタル値として出力する。

また、上述の実施例３および実施例４の説明と同様に、逓倍器の出力としてさらに多くの多相のクロックを設けることができれば、実施例４によるディジタル位相検出器の位相検出の精度を向上させることができる。

実施例１ないし実施例４に係るディジタル位相検出器は、インバータの遅延時間を使用していないためにゲート・アレイやＦＰＧＡ等のＣＭＯＳデバイスに容易にインプリメントすることができる。このため、ディジタルＰＬＬ回路を始めとして、ＰＬＬのロック判定回路やメモリのリードおよびライトアクセスの位相検出回路、伝送路クロックの監視回路等の様々な回路に対して幅広く適用することができる。

図１２ないし図１４を参照して実施例５を説明する。ここで、図１２は光伝送システムのブロック図である。図１３は多重送信装置のブロック図である。図１４はＰＬＬのブロック図である。

図１２において、光伝送システム１０００は、２台の光多重伝送装置６００と、２台の中継器８００と、それらを接続する光ファイバ９２０とから構成される。なお、光多重伝送装置６００は、図示しないクライアント装置と接続する光ファイバ９１０も接続される。光多重伝送装置６００は、多重送信装置６１０と、分離受信装置６６０とから構成される。多重送信装置６１０は、複数（図示では４本）のクライアント信号を多重して、多重光信号を高次フレーム区間に送出する。分離受信装置６６０は、高次伝送フレーム区間からの多重光信号を分離して、複数（図示では４本）のクライアント信号を送信する。中継器８００は、光アンプ８１０を双方向用に２台備え、多重光信号を光増幅する。

図１３において、多重送信装置６１０は、クライアント信号ごとのＯ／Ｅ変換部６１１とクロック・データ再生部（ＣＤＲ：Clock Data Recovery）６１２とＳ／Ｐ変換部６１３とフレーム終端部６１４と、ＦＩＦＯ（First In First Out）メモリ６１５、高次フレーム生成部６１６と、Ｐ／Ｓ変換部６１７と、Ｅ／Ｏ変換部６１８と、クロック選択部６１９と、ＰＬＬ６２０とから構成される。

Ｏ／Ｅ６１１は、クライアント信号を光−電気変換する。ＣＤＲ６１２は、電気信号からクロックを抽出しデータを再生する。ＣＤＲ６１２は、フレーム終端部６１４、ＦＩＦＯメモリ６１５、クロック選択部６１９に抽出したクロックを供給する。Ｓ／Ｐ６１３は、再生された直列電気信号を並列電気信号に変換する。フレーム終端部６１４は、クライアント信号のフレームを終端する。ＦＩＦＯメモリ６１５は、フレーム終端部６１４からのデータをクライアント信号ごとのクロックで書き込み、ＰＬＬからのクロックで高次フレーム生成部６１６に読み出す。高次フレーム生成部６１６は、高次フレームを生成する。Ｐ／Ｓ６１７は、高次フレームをＰ／Ｓ変換する。Ｅ／Ｏ６１８は、シリアル電気信号を光信号に変換する。

クライアント信号は、ＳＴＭ−１６（２.４Ｇｂｉｔ／ｓ）であり、高次フレーム信号は、ＳＴＭ−６４（１０Ｇｂｉｔ／ｓ）である。クロック選択部６１９は、各クライアント信号から抽出された４クロックと、装置内基準クロックとを入力として、高次フレーム信号のクロック源をどのクロックにするか選択する。クライアント信号のいずれかのクロックを選択したとき、その回線の抽出クロックと従属同期する。ＰＬＬ６２０は、１０Ｇｂｉｔ／ｓの生成するための基準クロック（６２２.０８ＭＨｚまたは１５５.５２ＭＨｚ）を生成する。ＰＬＬ６２０は、またジッタを抑圧するＬＰＦ（Low Pass Filter）としても、機能する。ＰＬＬ６２０は、基準クロックを高次フレーム生成部６１６とＰ／Ｓ６１７とＦＩＦＯメモリ６１５に供給する。

図１４において、ＰＬＬ６２０は、ディジタル位相検出器５００と、ディジタルフィルタ６２２と、ＤＡＣ（Data Analog Converter）６２３と、電圧制御水晶発振器（ＶＣＸＯ：Voltage Controlled CRYSTal Oscillator）６２４と、分周器６２５とから構成される。

ＶＣＸＯ６２４は、印加する電圧（アナログ値）を変えることで、発振周波数を変える電圧制御型水晶発振器である。ＶＣＸＯ６２４は、１.６５Ｖを印加することで１５５.５２ＭＨｚを出力する。一方、ＶＣＸＯ６２４は、０Ｖを印加すると１５５.５２ＭＨｚ−２００ｐｐｍ、３.３Ｖを印加すると１５５.５２ＭＨｚ＋２００ｐｐｍを出力する。ＶＣＸＯ６２４は、上述したように印加電圧（アナログ値）にほぼ比例して発振周波数を変化させる。なお、ＶＯＸＯ６２４の発振周波数は、６２２.０８ＭＨｚ±１５０ｐｐｍ等でもよい。

ＤＡＣ６２３は、ディジタルフィルタ６２２の演算結果（ディジタルデータ）を、ＶＣＸＯ６２４に印加するアナログ値に変換する。ディジタルフィルタ６２２は、ディジタル位相検出器５００の出力結果を入力とし、ＰＬＬ６２０に所望のＰＬＬ特性を実現するために、その特性を制御する。ディジタルフィルタ６２２は、ＰＬＬ６２０のジッタを抑圧するためにローパスフィルタ（ＬＰＦ）の役目を果たす。ディジタルフィルタ６２２は、そのＬＰＦのカットオフ周波数や抑圧特性等の伝達特性を決める。しかし、必要以上にカットオフ周波数を下げると、ジッタは抑圧されるが、入力の変動になかなか追従しない遅いＰＬＬになる。この結果、ＶＣＸＯ６２４のジッタ特性が要求されたり、引き込み時間が遅くなったりする弊害がある。したがって、装置仕様に応じてディジタルフィルタ６２２の特性を調整する。分周器６２５は、ＶＣＸＯ６２４の出力クロックを分周して、ディジタル位相検出器５００にフィードバックする。

ＰＬＬ６２０は、基準クロックとＶＣＸＯ出力クロックの位相がずれないように、フィードバック・ループで制御する。具体的には、入力クロックと分周されたＶＣＸＯ出力クロックの位相差をディジタル位相検出器５００で検出する。ディジタル位相検出器５００の検出結果を、ディジタルフィルタ６２２と、ＤＡＣ６２３とにより、電圧に変換する。この電圧を、ＶＣＸＯ６２４に印加して、ＶＣＸＯ６２４の発振周波数を調整する。この結果、ＶＣＸＯ出力クロックの位相が調整される。

ＤＡＣ６２３については、容易にＦＰＧＡやＬＳＩにインプリメントできる回路が既に実現されている。また発振器もディジタル制御型のオンチップＶＣＯがある。したがって、位相比較器をディジタル化することにより、発振器も含めた完全なディジタルＰＬＬを提供できる。

上述した実施例５に拠れば、ゲート・アレイ、ＦＰＧＡ等にも容易にインプリメントすることができるディジタルＰＬＬを提供することができる。

ディジタル位相検出器のブロック図である。 ディジタ位相検出器のタイムチャートである。 ディジタル位相検出器のブロック図である。 ディジタ位相検出器のタイムチャートである。 論理回路のブロック図である。 論理回路の動作を説明するタイムチャートである。 ディジタル位相検出器の他のブロック図である。 ディジタル位相検出器の動作を説明するタイムチャートである。 ディジタル位相検出器の効果を説明するグラフである。 ディジタル位相検出器の他のブロック図である。 ディジタル位相検出器の他のブロック図である。 光伝送システムのブロック図である。 多重送信装置のブロック図である。 ＰＬＬのブロック図である。

符号の説明

１０１…微分回路、１０２…カウンタ、１０３…ラッチ回路、１０５…加算器、１０６…パルス数カウント部、１０７…加算器、１０８…積算器、２０１…逓倍器、２０２…カウンタ、２０３…論理回路部、４０１…比較器、４０２…ラッチ回路、５００…ディジタル位相検出器、６００…光多重伝送装置、６１０…多重送信装置、６１１…Ｏ／Ｅ変換部、６１２…クロック・データ再生部（ＣＤＲ）、６１３…Ｓ／Ｐ変換部、６１４…フレーム終端部、６１５…ＦＩＦＯメモリ、６１６…高次フレーム生成部、６１７…Ｐ／Ｓ変換部、６１８…Ｅ／Ｏ変換部、６１９…クロック選択部、６２０…ＰＬＬ、６２２…ディジタルフィルタ、６２３…Ｄ／Ａ変換部（ＤＡＣ）、６２４…ＶＣＸＯ、６２５…分周器、６６０…分離受信装置、７００…ディジタル位相検出器、７０１…インバータ、７０２…Ｆ／Ｆ、８００…中継器、８１０…光増幅器、９１０…光ファイバ、９２０…光ファイバ、１０００…光伝送システム。

Claims (5)

1. 第１のクロックの周波数と第２のクロックの周波数との比が整数Ｋに近く、整数Ｋと互いに素の整数をＮ、整数Ｎと互いに素の整数をＭとして、前記第１のクロックを入力してＭ／Ｎ逓倍する逓倍器と、前記逓倍器の出力クロックにより前記第２のクロックをラッチする第１のフリップフロップと、前記逓倍器の出力クロックにより動作するカウンタと、前記カウンタの出力に応じて前記第１のフリップフロップの出力をラッチする複数の第２のフリップフロップを含む論理回路と、を備えることを特徴とするディジタル位相検出器。
2. 第１のクロックの周波数と第２のクロックの周波数との比が整数Ｋに近く、整数Ｋと互いに素の整数をＮ、整数Ｎと互いに素の整数をＭとして、前記第１のクロックを入力してＭ／Ｎ逓倍する逓倍器と、前記逓倍器の出力クロックと前記第２のクロックとを入力して前記第２のクロックの１周期あたりのパルス数をカウントするパルス数カウント部と、該パルス数カウント部の出力と固定値との差を出力する第１の加算器と、該第１の加算器の出力を前記第２のクロック１周期毎に順次積算する積算器と、を備えるディジタル位相検出器であって、
   前記パルス数カウント部は、前記逓倍器の出力クロックを用いて前記第２のクロックをラッチするフリップフロップと、前記フリップフロップの出力を微分する微分回路と、前記微分回路の出力で初期化されカウント動作を行うカウンタと、前記微分回路の出力で前記カウンタの出力をラッチする第１のラッチ回路と、前記微分回路の出力で前記第１のラッチ回路または第２のラッチ回路の出力を順次ラッチする（Ｎ−１）個の前記第２のラッチ回路と、前記第１のラッチ回路の出力と前記第２のラッチ回路の出力とを加算する第２の加算器とを備えることを特徴とするディジタル位相検出器。
3. 第１のクロックの周波数と第２のクロックの周波数との比が整数Ｋに近く、整数Ｋと互いに素の整数をＮ、整数Ｎと互いに素の整数をＭとして、前記第１のクロックを入力してＭ／Ｎ逓倍し、かつ互いに位相が１８０°異なる第３のクロックと第４のクロックを出力する逓倍器と、請求項２に記載の第１のパルス数カウント部と第２のパルス数カウント部と、前記第１のパルス数カウント部と前記第２のパルス数カウント部とを加算する第３の加算器と、を備えることを特徴とするディジタル位相検出器。
4. 第１のクロックの周波数と第２のクロックの周波数との比が整数Ｋに近く、整数Ｋと互いに素の整数をＮ、整数Ｎと互いに素の整数をＭとして、前記第１のクロックを入力してＭ／Ｎ逓倍する逓倍器と、前記逓倍器の出力クロックと前記第２のクロックとを入力して前記第２のクロックの１周期あたりのパルス数をカウントするパルス数カウント部と、該パルス数カウント部の出力と固定値との差を出力する第１の加算器と、該第１の加算器の出力を前記第２のクロック１周期毎に順次積算する積算器と、を備えるディジタル位相検出器であって、
   前記逓倍器の出力クロックは、位相が等間隔で異なるＬ個（Ｌ：２以上の正整数）のサブクロックで構成され、
   前記パルス数カウント部は、前記サブクロックを用いて前記第２のクロックをラッチするＬ個のフリップフロップと、前記フリップフロップの出力を微分するＬ個の微分回路と、前記微分回路の出力で初期化されカウント動作を行うＬ個のカウンタと、前記微分回路の出力で前記カウンタの出力をラッチするＬ個の第１のラッチ回路と、前記微分回路の出力で前記第１のラッチ回路または第２のラッチ回路の出力を順次ラッチするＬ・（Ｎ−１）個の前記第２のラッチ回路と、前記Ｌ個の第１のラッチ回路の出力と前記Ｌ・（Ｎ−１）個の第２のラッチ回路の出力とを加算する第２の加算器とを備えることを特徴とするディジタル位相検出器。
5. 直列に接続されたディジタル位相検出器とディジタルフィルタとＤＡコンバータと電圧制御型水晶発振器と、前記電圧制御型水晶発振器の出力を分周して前記ディジタル位相検出器の前記第１のクロックとする分周器とから構成され、前記ディジタル位相検出器は、請求項１ないし請求項５のいずれか一つに記載されたことを特徴とするＰＬＬ。

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