JP2009284053A5 - - Google Patents

Claims (5)

1. 第１のクロックの周波数と第２のクロックの周波数との比が整数Ｋに近く、整数Ｋと互いに素の整数をＮ、整数Ｎと互いに素の整数をＭとして、前記第１のクロックを入力してＭ／Ｎ逓倍する逓倍器と、前記逓倍器の出力クロックにより前記第２のクロックをラッチする第１のフリップフロップと、前記逓倍器の出力クロックにより動作するカウンタと、前記カウンタの出力に応じて前記第１のフリップフロップの出力をラッチする複数の第２のフリップフロップを含む論理回路と、を備えることを特徴とするディジタル位相検出器。
2. 第１のクロックの周波数と第２のクロックの周波数との比が整数Ｋに近く、整数Ｋと互いに素の整数をＮ、整数Ｎと互いに素の整数をＭとして、前記第１のクロックを入力してＭ／Ｎ逓倍する逓倍器と、前記逓倍器の出力クロックと前記第２のクロックとを入力して前記第２のクロックの１周期あたりのパルス数をカウントするパルス数カウント部と、該パルス数カウント部の出力と固定値との差を出力する第１の加算器と、該第１の加算器の出力を前記第２のクロック１周期毎に順次積算する積算器と、を備えるディジタル位相検出器であって、
   前記パルス数カウント部は、前記逓倍器の出力クロックを用いて前記第２のクロックをラッチするフリップフロップと、前記フリップフロップの出力を微分する微分回路と、前記微分回路の出力で初期化されカウント動作を行うカウンタと、前記微分回路の出力で前記カウンタの出力をラッチする第１のラッチ回路と、前記微分回路の出力で前記第１のラッチ回路または第２のラッチ回路の出力を順次ラッチする（Ｎ−１）個の前記第２のラッチ回路と、前記第１のラッチ回路の出力と前記第２のラッチ回路の出力とを加算する第２の加算器とを備えることを特徴とするディジタル位相検出器。
3. 第１のクロックの周波数と第２のクロックの周波数との比が整数Ｋに近く、整数Ｋと互いに素の整数をＮ、整数Ｎと互いに素の整数をＭとして、前記第１のクロックを入力してＭ／Ｎ逓倍し、かつ互いに位相が１８０°異なる第３のクロックと第４のクロックを出力する逓倍器と、前記第３のクロックと前記第２のクロックとを入力として前記第２のクロックの１周期あたりのパルス数をカウントする第１のパルス数カウント部と、前記第４のクロックと前記第２のクロックとを入力として前記第２のクロックの１周期あたりのパルス数をカウントする第２のパルス数カウント部と、前記第１のパルス数カウント部と前記第２のパルス数カウント部とを加算する加算器と、を備えることを特徴とするディジタル位相検出器。
4. 第１のクロックの周波数と第２のクロックの周波数との比が整数Ｋに近く、整数Ｋと互いに素の整数をＮ、整数Ｎと互いに素の整数をＭとして、前記第１のクロックを入力してＭ／Ｎ逓倍する逓倍器と、前記逓倍器の出力クロックと前記第２のクロックとを入力して前記第２のクロックの１周期あたりのパルス数をカウントするパルス数カウント部と、該パルス数カウント部の出力と固定値との差を出力する第１の加算器と、該第１の加算器の出力を前記第２のクロック１周期毎に順次積算する積算器と、を備えるディジタル位相検出器であって、
   前記逓倍器の出力クロックは、位相が等間隔で異なるＬ個（Ｌ：２以上の正整数）のサブクロックで構成され、
   前記パルス数カウント部は、前記サブクロックを用いて前記第２のクロックをラッチするＬ個のフリップフロップと、前記フリップフロップの出力を微分するＬ個の微分回路と、前記微分回路の出力で初期化されカウント動作を行うＬ個のカウンタと、前記微分回路の出力で前記カウンタの出力をラッチするＬ個の第１のラッチ回路と、前記微分回路の出力で前記第１のラッチ回路または第２のラッチ回路の出力を順次ラッチするＬ・（Ｎ−１）個の前記第２のラッチ回路と、前記Ｌ個の第１のラッチ回路の出力と前記Ｌ・（Ｎ−１）個の第２のラッチ回路の出力とを加算する第２の加算器とを備えることを特徴とするディジタル位相検出器。
5. 直列に接続されたディジタル位相検出器とディジタルフィルタとＤＡコンバータと電圧制御型水晶発振器と、前記電圧制御型水晶発振器の出力を分周して前記ディジタル位相検出器の前記第１のクロックとする分周器とから構成され、前記ディジタル位相検出器は、請求項１ないし請求項４のいずれか一つに記載されたことを特徴とするＰＬＬ。