CN114826220B - 一种芯片、时钟生成电路及时钟控制电路 - Google Patents

Abstract

本发明提供了一种芯片、时钟生成电路及时钟控制电路，该时钟控制电路包括控制信号生成单元、分频单元、同步D触发器、或门以及输出时钟开关。时钟源开启或关闭过程中产生的时钟毛刺不能从输出时钟开关输出，即减少或避免最终时钟中含有由时钟源开启而带来的时钟毛刺，从而提高产品稳定性，提升用户体验。

Description

一种芯片、时钟生成电路及时钟控制电路

技术领域

本发明涉及电路领域，具体涉及一种芯片、时钟生成电路及时钟控制电路。

背景技术

随着物联网技术的发展，智能化和无线化产品愈来愈深入人们的日常生活。芯片作为智能产品的核心，随着技术的发展其集成度越来越高，这使得芯片的外部电路所需要的电子元件越来越少，其中就包括为芯片提供时钟并使芯片运行起来的时钟源，例如RC振荡电路，RC振荡电路产生的振荡时钟可以为芯片提供稳定的时钟驱动，使得芯片可以正常地启动运行。一个良好可靠的开关电路是保证时钟源稳定的前提。

现有技术中有些芯片一旦上电，时钟源的开关就一直保持打开的状态，期间不会关闭，时钟源一直处于工作状态，采用这种技术的芯片功耗较大；为了解决这些芯片功耗较大的问题，一些芯片在不需要时钟时可以直接控制时钟源的开关(例如时钟源的供电开关)关闭，在需要时钟时直接控制时钟源的开关打开，采用这种技术的芯片虽然功耗较低，但在开启和关闭时钟源的开关过程中会产生时钟毛刺，时钟毛刺可能使接收时钟的后级电路产生异常状况；为了减少时钟毛刺，一些芯片会在时钟源的输出端增加滤波电路，但滤波电路可能无法完全消除时钟毛刺，还可能影响时钟的瞬态响应。

发明内容

基于上述现状，本发明的主要目的在于提供一种芯片、时钟生成电路及时钟控制电路，以减少或避免最终时钟中含有由时钟源开启或关闭而带来的时钟毛刺。

为实现上述目的，本发明采用的技术方案如下：

一种时钟控制电路，包括：控制信号生成单元、分频单元、同步D触发器、或门以及输出时钟开关；所述控制信号生成单元接收使能信号端的使能信号和所述同步D触发器的输出端输出的现态输出信号并输出有效的控制信号；所述或门接收所述有效的控制信号和所述现态输出信号生成有效的时钟源开关信号以控制时钟源开启而输出初始时钟；所述分频单元接收所述初始时钟，在所述有效的时钟源开关信号的控制下输出有效沿比所述初始时钟有效沿延后的分频后时钟；在所述分频后时钟的有效沿来到之前，所述同步D触发器的输出端维持输出所述现态输出信号；所述输出时钟开关在所述现态输出信号控制下关闭而不输出最终时钟；在所述分频后时钟的有效沿来到时，所述同步D触发器的输出端输出与所述有效的控制信号相同的次态输出信号；所述控制信号生成单元接收所述使能信号和所述次态输出信号并维持输出所述有效的控制信号，所述或门接收所述有效的控制信号和所述次态输出信号生成所述有效的时钟源开关信号以控制所述时钟源维持开启而输出所述初始时钟；所述分频单元接收所述初始时钟，在所述有效的时钟源开关信号的控制下维持输出所述分频后时钟；所述输出时钟开关在所述次态输出信号控制下开启，所述输出时钟开关接收所述初始时钟并输出所述最终时钟。

优选地，所述分频单元包括与非门和分频D触发器；所述与非门的第一输入端和第二输入端分别接收所述有效的时钟源开关信号和所述初始时钟，所述与非门的输出端连接所述分频D触发器的时钟端，所述分频D触发器的反相输出端连接所述分频D触发器的数据输入端，所述分频D触发器的输出端输出所述分频后时钟。

优选地，所述分频后时钟包括第一分频后时钟和第二分频后时钟；所述同步D触发器包括第一同步D触发器和第二同步D触发器，所述分频单元包括与非门、第一分频D触发器和第二分频D触发器；所述与非门的第一输入端和第二输入端分别接收所述有效的时钟源开关信号和所述初始时钟，所述与非门的输出端连接所述第一分频D触发器的时钟端，所述第一分频D触发器的反相输出端分别连接所述第一分频D触发器的数据输入端和所述第二分频D触发器的时钟端，所述第一分频D触发器的输出端输出所述第一分频后时钟，所述第二分频D触发器的反相输出端连接所述第二分频D触发器的数据输入端且输出所述第二分频后时钟；所述第一同步D触发器的数据输入端和时钟端分别接收所述有效的控制信号和第一分频后时钟，所述第一同步D触发器的输出端连接所述第二同步D触发器的数据输入端，所述第二同步D触发器的输出端输出所述现态输出信号或次态输出信号至所述控制信号生成单元和所述输出时钟开关。

优选地，所述控制信号生成单元包括：第一反相器、第二反相器和RS触发器；所述第一反相器的输入端输入所述使能信号，所述第二反相器的输入端输入所述同步D触发器的现态输出信号或次态输出信号；所述第一反相器的输出端和所述第二反相器的输出端分别连接所述RS触发器的置位端和复位端，所述RS触发器的输出端输出所述有效的控制信号。

优选地，所述的时钟控制电路，其特征在于，还包括第一延时单元，所述第一延时单元的输入端接收所述有效的时钟源开关信号，所述第一延时单元的输出端连接所述时钟源的控制端。

优选地，所述时钟生成电路还包括上电复位端，所述第一分频D触发器和所述第二分频D触发器均具有清零端，所述第一同步D触发器和所述第二同步D触发器均具有复位端，所述第一分频D触发器和第二分频D触发器的清零端、以及所述第一同步D触发器和第二同步D触发器的复位端均连接所述上电复位端；所述时钟生成电路上电时，上电复位信号对所述第一分频D触发器和所述第二分频D触发器的输出端置为低电平、反相输出端置为高电平，对所述第一同步D触发器和所述第二同步D触发器的输出端置为高电平。

优选地，所述输出时钟开关为与门或与非门。

优选地，所述的时钟控制电路还包括第二延时单元，所述第二延时单元接收所述同步D触发器的输出信进行延时，所述控制信号生成单元和输出时钟开关接收延时后的所述现态输出信号或次态输出信号。

优选地，所述的时钟控制电路还包括缓冲单元，所述缓冲单元接收所述初始时钟进行缓冲，所述分频单元和所述输出时钟开关接收缓冲后的所述初始时钟。

本发明还提供了一种时钟控制电路，包括：控制信号生成单元、分频单元、同步D触发器、或门以及输出时钟开关；所述控制信号生成单元接收使能信号端的使能信号和所述同步D触发器的输出端输出的现态输出信号并输出无效的控制信号；所述或门接收所述无效的控制信号和所述现态输出信号生成有效的时钟源开关信号以维持时钟源开启而输出初始时钟；所述分频单元接收所述初始时钟，在所述有效的时钟源开关信号的控制下输出有效沿比所述初始时钟有效沿延后的分频后时钟；在所述分频后时钟的有效沿来到之前，所述同步D触发器的输出端维持输出所述现态输出信号；所述输出时钟开关在所述现态输出信号控制下维持开启，所述输出时钟开关接收所述初始时钟并输出最终时钟；在所述分频后时钟的有效沿来到时，所述同步D触发器的输出端输出与所述无效的控制信号相同的次态输出信号；所述控制信号生成单元接收所述使能信号和所述次态输出信号并维持输出所述无效的控制信号，所述或门接收所述无效的控制信号和所述次态输出信号生成无效的时钟源开关信号以控制所述时钟源关闭而停止输出初始时钟；所述分频单元停止输出所述分频后时钟；所述输出时钟开关在所述次态输出信号控制下关闭，所述输出时钟开关停止输出所述最终时钟。

优选地，所述分频单元包括与非门和分频D触发器；所述与非门的第一输入端接收所述有效的时钟源开关信号或无效的时钟源开关信号、第二输入端接收所述初始时钟，所述与非门的输出端连接所述分频D触发器的时钟端，所述分频D触发器的反相输出端连接所述分频D触发器的数据输入端，所述分频D触发器的输出端输出所述分频后时钟。

优选地，所述分频后时钟包括第一分频后时钟和第二分频后时钟；所述同步D触发器包括第一同步D触发器和第二同步D触发器，所述分频单元包括与非门、第一分频D触发器和第二分频D触发器；所述与非门的第一输入端接收所述有效的时钟源开关信号或所述无效的时钟源开关信号、第二输入端接收所述初始时钟，所述与非门的输出端连接所述第一分频D触发器的时钟端，所述第一分频D触发器的反相输出端分别连接所述第一分频D触发器的数据输入端和所述第二分频D触发器的时钟端，所述第一分频D触发器的输出端输出所述第一分频后时钟，所述第二分频D触发器的反相输出端连接所述第二分频D触发器的数据输入端且输出所述第二分频后时钟；所述第一同步D触发器的数据输入端和时钟端分别用于接收所述无效的控制信号和第一分频后时钟，所述第一同步D触发器的输出端连接所述第二同步D触发器的数据输入端，所述第二同步D触发器的输出端用于输出所述现态输出信号或次态输出信号至所述控制信号生成单元和所述输出时钟开关。

优选地，所述控制信号生成单元包括：第一反相器、第二反相器和RS触发器；所述第一反相器的输入端输入所述使能信号，所述第二反相器的输入端输入所述同步D触发器的现态输出信号或次态输出信号；所述第一反相器的输出端和所述第二反相器的输出端分别连接所述RS触发器的置位端和复位端，所述RS触发器的输出端输出所述无效的控制信号。

优选地，所述的时钟控制电路还包括第一延时单元，所述第一延时单元的输入端接收所述有效的时钟源开关信号或无效的时钟源开关信号，所述第一延时单元的输出端连接所述时钟源的控制端。

优选地，所述时钟生成电路还包括上电复位端，所述第一分频D触发器和所述第二分频D触发器均具有清零端，所述第一同步D触发器和所述第二同步D触发器均具有复位端，所述第一分频D触发器和第二分频D触发器的清零端、以及所述第一同步D触发器和第二同步D触发器的复位端均连接所述上电复位端；所述时钟生成电路上电时，上电复位信号对所述第一分频D触发器和所述第二分频D触发器的输出端置为低电平、反相输出端置为高电平，对所述第一同步D触发器和所述第二同步D触发器的输出端置为高电平。

优选地，所述输出时钟开关为与门或与非门。

优选地，所述的时钟控制电路还包括第二延时单元，所述第二延时单元接收所述同步D触发器的输出信进行延时，所述控制信号生成单元和输出时钟开关接收延时后的所述现态输出信号或次态输出信号。

优选地，所述的时钟控制电路还包括缓冲单元，所述缓冲单元接收所述初始时钟进行缓冲，所述分频单元和所述输出时钟开关接收缓冲后的所述初始时钟。

本发明还提供了一种时钟生成电路，包括时钟源，还包括任一所述的时钟控制电路。

本发明还提供了一种芯片，包括所述的时钟生成电路。

【有益效果】

本时钟控制电路可以控制时钟源开启和关闭，从而支持包含本时钟控制电路的系统例如芯片进入睡眠等低功耗模式，能够有效降低功耗。

在利用使能信号使时钟生成电路输出最终时钟过程中，控制信号生成单元根据使能信号和现态输出信号输出有效的控制信号，或门根据有效的控制信号和现态输出信号输出有效的时钟源开关信号，有效的时钟源开关信号使时钟源开启，而有效的时钟源开关信号还控制分频单元输出有效沿比初始时钟延后的分频后时钟，由于分频后时钟比初始时钟延后，在时钟源开启时分频后时钟的有效沿到来之前，同步D触发器仍然保持现态输出信号而不是转换到次态输出信号，因此，虽然时钟源输出了初始时钟，但是现态输出信号控制输出时钟开关不输出时钟信号，即时钟生成电路不输出最终时钟；在分频后时钟的有效沿来到时，同步D触发器的输出端输出与有效的控制信号相同的次态输出信号，次态输出信号控制输出时钟开关开启，输出时钟开关接收初始时钟并输出最终时钟。因而，在这个时间段内(时钟源开启时刻至输出时钟开关输出最终时钟之间的时间段)时钟源开启过程中产生的时钟毛刺不能从输出时钟开关输出，即减少或避免最终时钟中含有由时钟源开启而带来的时钟毛刺，从而提高产品稳定性，提升用户体验。

在利用使能信号使时钟生成电路停止输出最终时钟过程中：控制信号生成单元根据使能信号和现态输出信号输出无效的控制信号，或门根据无效的控制信号和现态输出信号输出有效的时钟源开关信号，有效的时钟源开关信号使时钟源维持开启，而有效的时钟源开关信号还控制分频单元继续输出有效沿比初始时钟延后的分频后时钟，由于分频后时钟比初始时钟延后，在时钟源开启时分频后时钟的有效沿到来之前，同步D触发器仍然保持现态输出信号而不是转换到次态输出信号，因此，虽然使能信号已经无效，但是时钟生成电路仍然维持输出最终时钟；在分频后时钟的有效沿来到时，同步D触发器的输出端输出与无效的控制信号相同的次态输出信号，控制信号生成单元接收使能信号和次态输出信号并维持输出无效的控制信号，或门接收无效的控制信号和次态输出信号生成无效的时钟源开关信号以控制时钟源关闭而停止输出初始时钟，另外，次态输出信号控制输出时钟开关关断。因而，在这个时间段内(使能信号变为无效的时刻至输出时钟开关输出最终时钟之间的时间段)最终时钟可以持续输出，可以给后级电路更多个反应时间，另外，时钟源关闭过程中产生的时钟毛刺不能从输出时钟开关输出，即减少或避免最终时钟中含有由时钟源开启而带来的时钟毛刺，从而提高产品稳定性，提升用户体验。

优选地，分频单元包括与非门对初始时钟进行反相后供分频D触发器进行分频，因而分频后时钟的有效沿刚好在初始时钟的低电平期间，此时同步触发器输出的无效次态信号控制输出时钟开关关闭而无法输出最终时钟，避免了在初始时钟的高电平期间控制关闭时钟开关、进而造成最终时钟包含不完整高电平的时钟毛刺(即包含不完整的时钟波形)的问题。换言之，本实施例可以用异步的使能信号在任意时刻对本时钟生成电路进行异步控制开启或关闭，无需在外部对使能信号与时钟源的初始时钟做同步处理，有效适应芯片在不同工况下开关时钟源，避免了繁杂的外部同步处理控制，外部逻辑电路可以设计得更加简单。

本时钟控制电路可以采用基本数字逻辑单元(即纯数字电路)，省去繁杂且庞大的模拟电路，不仅从面积上更有优势，而且实际效果佳；

本发明的其他有益效果，将在具体实施方式中通过具体技术特征和技术方案的介绍来阐述，本领域技术人员通过这些技术特征和技术方案的介绍，应能理解所述技术特征和技术方案带来的有益技术效果。

附图说明

以下将参照附图对根据本发明的时钟生成电路的优选实施方式进行描述。图中：

图1为根据本发明的一种优选实施方式的时钟生成电路的电路框图；

图2为根据本发明的一种优选实施方式的时钟生成电路的电路图；

图3为图2时钟生成电路被使能信号开启而输出最终时钟的过程的时序图；

图4为图2时钟生成电路被使能信号关闭而关闭输出最终时钟的过程的时序图；

图5为图2时钟生成电路上电复位过程的时序图。

具体实施方式

图1为本发明时钟生成电路的一种实施方式的示意图，该时钟生成电路包括：时钟源500和时钟控制电路，该时钟控制电路包括：控制信号生成单元100、分频单元200、同步D触发器300、或门400以及输出时钟开关600。控制信号生成单元100的第一输入端和第二输入端分别连接使能信号端和同步D触发器300的输出端，控制信号生成单元100的输出端连接同步D触发器300的数据输入端和或门400的第一输入端，或门400的第二输入端连接同步D触发器300的输出端，或门400的输出端连接分频单元200的控制端和时钟源的控制端，分频单元200的时钟输入端和输出端分别连接时钟源的时钟输出端和同步D触发器300的时钟端，同步D触发器300的输出端连接输出时钟开关600的控制端，输出时钟开关600的输入端连接时钟源的时钟输出端。时钟源可以是RC振荡电路。本时钟生成电路可以被集成于芯片中。

在利用使能信号使时钟生成电路输出最终时钟过程中：控制信号生成单元100接收使能信号端的使能信号和同步D触发器300的输出端输出的现态输出信号并输出有效的控制信号；或门400接收有效的控制信号和现态输出信号生成有效的时钟源开关信号以控制时钟源500开启而输出初始时钟；分频单元200接收初始时钟，在有效的时钟源开关信号的控制下输出有效沿比初始时钟有效沿延后的分频后时钟(有效沿或无效沿是对于同步D触发器300而言)；在分频后时钟的有效沿来到之前，同步D触发器300的输出端维持输出现态输出信号；输出时钟开关600在现态输出信号控制下关闭而不输出最终时钟；在分频后时钟的有效沿来到时，同步D触发器300的输出端输出与有效的控制信号相同的次态输出信号；控制信号生成单元100接收使能信号和次态输出信号并维持输出有效的控制信号，或门400接收有效的控制信号和次态输出信号生成有效的时钟源开关信号以控制时钟源500维持开启而输出初始时钟；分频单元200接收初始时钟，在时钟源开关信号的控制下维持输出分频后时钟；输出时钟开关600在次态输出信号控制下开启，输出时钟开关600接收初始时钟并输出最终时钟。

通过上述方案，时钟源开启并输出初始时钟时的一段时间内控制时钟生成电路不输出最终时钟，从而减少或避免最终时钟中含有由时钟源开启而带来的时钟毛刺。

在利用使能信号使时钟生成电路停止输出最终时钟过程中：控制信号生成单元100接收使能信号端的使能信号和同D触发器300的输出端输出的现态输出信号并输出无效的控制信号；或门400接收无效的控制信号和现态输出信号生成有效的时钟源开关信号以维持时钟源500开启而输出初始时钟；分频单元200接收初始时钟，在有效的时钟源开关信号的控制下输出有效沿比初始时钟有效沿延后的分频后时钟；在分频后时钟的有效沿来到之前，同步D触发器300的输出端维持输出现态输出信号；输出时钟开关600在现态输出信号控制下维持开启，输出时钟开关600接收初始时钟并输出最终时钟；在分频后时钟的有效沿来到时，同步D触发器300的输出端输出与无效的控制信号相同的次态输出信号；控制信号生成单元100接收使能信号和次态输出信号并维持输出无效的控制信号，或门400接收无效的控制信号和次态输出信号生成无效的时钟源开关信号以控制时钟源500关闭而停止输出初始时钟；分频单元200停止输出分频后时钟；输出时钟开关600在次态输出信号控制下关闭，输出时钟开关600停止输出最终时钟。

这样，在这个时间段内(使能信号变为无效的时刻至输出时钟开关输出最终时钟之间的时间段)最终时钟可以持续输出，可以给后级电路更多个反应时间，另外，时钟源关闭过程中产生的时钟毛刺不能从输出时钟开关输出，即减少或避免最终时钟中含有由时钟源开启而带来的时钟毛刺，从而提高产品稳定性，提升用户体验。

在初始状态，使能信号、同步D触发器300的输出端输出的输出信号、以及控制信号生成单元100输出的控制信号均为无效信号(例如低电平)。或门400根据无效的控制信号和无效的输出信号输出无效的时钟源开关信号，无效的时钟源开关信号使时钟源关闭。另外，无效的输出信号控制输出时钟开关600不输出时钟信号，即时钟生成电路不输出时钟信号。

在某一个时刻t1，使能信号被设置为有效，此时同步D触发器300的输出端输出的输出信号仍为无效信号。控制信号生成单元100根据有效的使能信号和无效的输出信号输出有效的控制信号，或门400根据有效的控制信号和无效的输出信号输出有效的时钟源开关信号，有效的时钟源开关信号使时钟源开启(例如作为时钟源的RC时钟源开始起振)，另外，有效的时钟源开关信号还控制分频单元200输出比初始时钟延后的分频后时钟，由于分频后时钟比初始时钟延后，在时钟源开启时分频后时钟的有效沿尚未到来，同步D触发器300仍然保持无效的输出信号而不是转换到次态的输出信号，因此，虽然时钟源输出了初始时钟，但是无效的输出信号控制输出时钟开关600不输出时钟信号，即时钟生成电路不输出最终时钟。因而，在这个时间段内(时钟源开启时刻至输出时钟开关600输出最终时钟之间的时间段)时钟源开启过程中产生的时钟毛刺不能从输出时钟开关600输出。

在时刻t1的下一个时刻t2，使能信号仍然保持为有效，控制信号生成单元100输出有效的控制信号。当分频后时钟的有效沿到来，同步D触发器300在分频后时钟的作用下，输出与有效的控制信号相同的输出信号(次态)，即输出信号(次态)变为有效信号(也可称为同步D触发器300对有效的控制信号的同步)。控制信号生成单元100根据有效的使能信号和有效的输出信号(次态)输出有效的控制信号，或门400根据有效的控制信号和有效的输出信号(次态)输出有效的时钟源开关信号，有效的时钟源开关信号使时钟源保持开启，在有效的输出信号(次态)的控制下，初始时钟从输出时钟开关600输出形成最终时钟。由于时钟源已经开启一段时间，此时初始时钟上的时钟毛刺(该毛刺由于开启而产生)已经减少或消失，根据初始时钟得到的最终时钟上也就很少或没有时钟毛刺，简而言之，减少或消除了最终时钟的时钟毛刺。

在某个时刻t3，使能信号从有效被设置为无效，此时同步D触发器300的输出端输出的输出信号仍为有效信号。控制信号生成单元100根据无效的使能信号和有效的输出信号输出无效的控制信号，或门400根据无效的控制信号和有效的输出信号输出有效的时钟源开关信号，有效的时钟源开关信号使时钟源保持开启，另外，有效的时钟源开关信号还控制分频单元200输出比初始时钟延后的分频后时钟，由于分频后时钟比初始时钟延后，在使能信号被设置为无效时分频后时钟的有效沿尚未到来，同步D触发器300仍然保持有效的输出信号而不是转换到次态的输出信号，在有效的输出信号的控制下，初始时钟继续从输出时钟开关600输出形成最终时钟。

在时刻t3的下一个时刻t4，使能信号仍然保持为无效，此时同步D触发器300的输出端输出的输出信号仍为有效信号。控制信号生成单元100根据无效的使能信号和有效的输出信号输出无效的控制信号。当分频后时钟的有效沿到来，同步D触发器300在分频后时钟的作用下，输出与无效的控制信号相同的输出信号(次态)，即输出信号(次态)变为无效信号。或门400根据无效的控制信号和无效的输出信号(次态)输出无效的时钟源开关信号，无效的时钟源开关信号使时钟源关闭，在无效的输出信号(次态)的控制下，输出时钟开关600也不会输出钟信号。一方面，由于此时至使能信号设置为无效已经有一段时间，这段时间(使能信号被设置为无效的时刻至输出时钟开关600停止输出最终时钟时刻之间的时间内段)输出时钟开关600仍能输出最终时钟，能给后级电路留下更多的反应时间；另一方面，输出时钟开关600在时钟源关闭的同时关闭，因此时钟源关闭过程中产生的时钟抖动不会输入后级电路而影响后级电路。

分频单元200对初始时钟进行2n倍分频(n大于等于1)，例如2分频、4分频、8分频等。分频倍数越大，在使能信号从无效变为有效情况下，时钟源开启时刻至时钟生成电路输出最终时钟之间的时间间隔越大，减少或消除了最终时钟的时钟毛刺的效果越好；在使能信号从有效变为无效的情况下，使能信号变为无效的时刻至时钟生成电路停止输出最终时钟的时刻之间的时间越长，能够为后级电路留下的反应时间就更长。

如图2所示，在一些实施例中，时钟生成电路包括一个同步D触发器300，分频单元200包括与非门nand和一个分频D触发器，与非门nand的第一输入端、第二输入端和输出端分别连接或门400的输出端、时钟源的输出端和分频D触发器的时钟端，分频D触发器的反相输出端连接分频D触发器的数据输入端，分频D触发器的输出端连接同步D触发器300的时钟端，同样可以实现上述减少或消除最终时钟rc_ck_o时钟毛刺和为后级电路留下反应时长的目的。可以理解，分频D触发器实现了对初始时钟的二分频而得到分频后时钟，同步D触发器300实现了对控制信号和初始时钟的一级同步。在时钟源开关信号rc_en_o有效的情况下(在本实施例中，时钟源开关信号rc_en_o有效是指，时钟源开关信号rc_en_o为高电平)，与非门nand输出与初始时钟反相的初始反相时钟供分频D触发器进行分频，这样至少具有以下几个方面的好处：1.使得分频D触发器输出的分频后时钟的有效沿比初始时钟的有效沿延后，从而可以实现上述减少或消除最终时钟rc_ck_o时钟毛刺和为后级电路留下反应时长的目的；2.就使能信号rc_en_i开启时钟生成电路而言：由于分频后时钟的有效沿刚好在初始时钟的低电平期间，此时同步触发器输出的有效的输出信号控制输出时钟开关600开启，初始时钟经过该输出时钟输出，即最终时钟rc_ck_o，避免了在初始时钟的高电平期间控制输出时钟开关600开启、进而造成最终时钟rc_ck_o包含不完整高电平的时钟毛刺(即包含不完整的时钟波形)的问题；3.就使能信号rc_en_i关闭时钟生成电路而言：由于分频后时钟的有效沿刚好在初始时钟的低电平期间，此时同步触发器输出的无效的输出信号控制输出时钟开关600关闭而无法输出最终时钟rc_ck_o，避免了在初始时钟的高电平期间控制关闭时钟开关、进而造成最终时钟rc_ck_o包含不完整高电平的时钟毛刺(即包含不完整的时钟波形)的问题。换言之，本实施例可以用异步的使能信号rc_en_i在任意时刻对本时钟生成电路进行异步控制开启或关闭，无需在外部对使能信号rc_en_i与时钟源的初始时钟做同步处理，有效适应芯片在不同工况下开关时钟源，避免了繁杂的外部同步处理控制。

如图2所示，在一些更优的实施例中，时钟生成电路包括两个同步D触发器300：第一同步D触发器dff2和第二同步D触发器dff3，分频单元200包括与非门nand、以及两个分频D触发器：第一分频D触发器dff0和第二分频D触发器dff1。与非门nand的第一输入端、第二输入端和输出端分别连接或门400的输出端、时钟源的输出端和第一分频D触发器dff0的时钟端，第一分频D触发器dff0的反相输出端分别连接第一分频D触发器dff0的数据输入端和第二分频D触发器dff1的时钟端，第一分频D触发器dff0的输出端连接第一同步D触发器dff2的时钟端，第二分频D触发器dff1的反相输出端分别连接第二分频D触发器dff1的数据输入端和第二同步D触发器dff3的时钟端，第一同步D触发器dff2的数据输入端和输出端分别连接控制信号生成单元100的输出端和第二同步D触发器dff3的数据输入端，第二同步D触发器dff3的输出端连接控制信号生成单元100的第二输入端和输出时钟开关600的控制端。本实施例的方案同样可以实现上述减少或消除最终时钟rc_ck_o时钟毛刺和为后级电路留下反应时长的目的。可以理解，第一分频D触发器dff0和第二分频D触发器dff1共同实现了对初始时钟的四分频而得到分频后时钟，第一同步D触发器dff2实现了对控制信号和初始时钟的一级同步，第二同步D触发器dff3实现了对控制信号和初始时钟的二级同步。相比于前一实施例，除了能够更好减少或消除最终时钟rc_ck_o时钟毛刺和为后级电路留下更长的反应时长，相比于控制信号生成单元100为第一同步D触发器dff2的数据输入端提供的输入数据(即控制信号)，第一同步D触发器dff2能够为第二同步D触发器dff3的数据输入端提供的输入数据更加稳定，确保第二同步D触发器dff3输出的信号更加稳定，以更稳定地控制输出时钟开关600，从而得到更加稳定的最终时钟rc_ck_o。

如图2所示，在上述实施例中，时钟生成电路还可以包括上电复位端，第一分频D触发器dff0和第二分频D触发器dff1均具有清零端，第一同步D触发器dff2和第二同步D触发器dff3均具有复位端，第一分频D触发器dff0和第二分频D触发器dff1的清零端、以及第一同步D触发器dff2和第二同步D触发器dff3的复位端均连接上电复位端。当包含时钟生成电路的系统开机时(即从掉电到上电状态)，系统的上电复位电路在上电复位端产生上电复位信号rst_，该上电复位信号rst_对第一分频D触发器dff0和第二分频D触发器dff1进行清零操作，即第一分频D触发器dff0和第二分频D触发器dff1的输出端被置为低电平、反相输出端被置为高电平；该上电复位信号rst_对第一同步D触发器dff2和第二同步D触发器dff3进行置位操作，即第一同步D触发器dff2和第二同步D触发器dff3的输出端被置为高电平。或门400根据第二同步D触发器dff3输出的高电平输出高电平的时钟源开关信号rc_en_o，该高电平的时钟源开关信号rc_en_o使得时钟源开启，时钟源开始输出初始时钟，另外，该高电平的时钟源开关信号rc_en_o使输出时钟开关600开启并输出最终时钟rc_ck_o。可见，在上电复位过程中，在上电复位信号rst_的控制下时钟源被启动并能输出最终时钟rc_ck_o，不需要使能信号rc_en_i的参与控制，从而能够让时钟生成电路上电启动并输出最终时钟rc_ck_o，换言之，时钟源上电启动的过程并不会受到干扰而无法进行。虽然此时输出的最终时钟rc_ck_o几乎与初始时钟同步，最终时钟rc_ck_o上含有开启时钟源造成的初始时钟中存在的时钟毛刺，但是由于整个系统刚刚上电未进入稳定工作状态，最终时钟rc_ck_o上的时钟毛刺并不会给后级电路造成实质性影响。可以理解，在时钟生成电路包括一个同步D触发、分频单元200包括与非门nand和一个分频D触发器的情况下，分频D触发器的清零端、以及同步D触发器D触发器的复位端均连接上电复位端，该实施例的时钟生成电路的工作过程也类似，在此不再赘述。

如图2所示，在一些实施例中，控制信号生成单元100包括：第一反相器inv0、第二反相器inv1和RS触发器rs_lat(该RS触发器rs_lat可以是由与非门nand组成)，第一反相器inv0的输入端作控制信号生成单元100的第一输入端以输入使能信号rc_en_i，第二反相器inv1的输入端作为控制信号生成单元100的第二输入端以连接同步D触发器的输出端，第一反相器inv0的输出端和第二反相器inv1的输出端分别连接RS触发器rs_lat的置位端和复位端，RS触发器rs_lat的输出端作为控制信号生成单元100的输出端。在本实施例中，当使能信号rc_en_i有效(即高电平1)而输出信号无效(即低电平0)时，控制信号生成单元100输出的控制信号有效(即高电平1)；当使能信号rc_en_i无效(即低电平0)而输出信号有效(即高电平1)时，控制信号生成单元100输出的控制信号无效(即低电平0)；当使能信号rc_en_i和输出信号都有效(即高电平1)时，控制信号生成单元100输出的控制信号有效(即高电平1)。

输出时钟开关600可以是与门and或与非门，与门或与非门对同步D触发器300的输出信号和时钟源输出端的信号进行逻辑与或逻辑与非操作，当同步D触发器300的输出信号为高电平时，若时钟源的输出端输出初始时钟，与门或与非门输出被整形后的最终时钟rc_ck_o，当同步D触发器300的输出信号为低电平时，即使时钟源的输出端输出了初始时钟，与门或与非门的输出端也不会输出时钟信号。可见，与门或与非门既能实现被同步D触发器300的输出信号的控制，又可以对初始时钟的波形进行整形和滤波，从而得到波形更好的最终时钟rc_ck_o，采用数字逻辑器件而不是模拟滤波器进行滤波，避免了采用模拟滤波器带来的瞬态响应慢的问题。

如图2所示，或门400的输出端与时钟源的控制端之间还可以设置第一延时单元dly0 700，以对时钟源开关信号rc_en_o进行延迟后最时钟源进行控制，这样在使能信号rc_en_i关闭时钟生成电路过程中，同步D触发器300的无效输出信号先控制输出时钟关闭，然后该无效输出信号经过第一延时单元dly0 700延时后再关闭时钟源，这样可以保证在关闭输出时钟开关600后再关闭时钟源，避免关闭时钟源过程中产生的时钟抖动被送入到后级电路。

同步D触发器300的输出端还可以连接第二延时单元dly1 800，同步D触发器300输出端的输出信号经过第二延时单元dly1 800的延迟后再进入输出时钟开关600和控制信号生成单元100的第二输入端。

在时钟源的输出端和输出时钟开关600的输入端之间还设有缓冲单元buf900对原始信号进行缓冲，经过缓冲单元输出的初始时钟再进入输出时钟开关600以及分频单元200。

图3是使能信号rc_en_i从无效(低电平)变为有效(高电平)而使时钟生成电路输出最终时钟rc_ck_o的时序图，上电复位信号rst_为高电平，即时钟生成电路已经完成上电复位过程，使能信号rc_en_i开始为低电平，表明此前本时钟生成电路经过使能信号rc_en_i关断输出最终时钟rc_ck_o的过程。

初始时刻，使能信号rc_en_i、第一分频D触发器dff0输出端的输出dff0.q、第二分频D触发器dff1输出端的输出dff1.q、第一同步D触发器dff2输出端的输出dff2.q、第二同步D触发器dff3输出端的输出dff3.q和第二延时单元dly1的输出dly1.o都为低电平，因此RS触发器的输出信号rs_lat.q、或门400输出or.o、第一延时单元dly0的输出rc_en_o均为低电平，另外，第一分频D触发器dff0反相输出端的输出dff0.q_、第二分频D触发器dff1反相输出端的输出dff1.q_为高电平。

在某一时刻，第二同步D触发器dff3和第二延时单元dly1仍为低电平，而使能信号rc_en_i从低电平变为高电平后，RS触发器的输出信号rs_lat.q(即控制信号)变为高电平(控制信号生成单元内部电路的细微延时，导致输出信号rs_lat.q的上升沿比使能信号rc_en_i的上升沿之间存在细微延时)，由于输出信号rs_lat.q变为高电平，或门400输出or.o(即时钟源开关信号)为高电平，经过第一延时单元dly0的延时后，rc_en_o变为高电平，从而将时钟源开启，开始输出初始时钟rc_ck_i，由于此时dly1.0仍为低电平，因此rc_ck_o没有时钟信号，为低电平。

由于or.o为高电平，与非门nand输出nand.o与rc_ck_i反相，在nand.o的第一个上升沿时，dff0.q从低电平翻转为高电平，dff0.q_则从高电平翻转为低电平，在dff0.q的上升沿时，第一同步D触发器的输出dff2.q被置为与数据输入端同样的高电平，此时，dly1.0仍为低电平，rc_ck_o没有时钟信号。

直至dff1.q_出现第一个上升沿，在dff1.q_的上升沿的作用下，dff3.q被置为与数据输入端同样的高电平，经过第二延时单元dly1的延时后，dly1.o输出高电平，此时与门and开启输出rc_ck_o。

可见，当时钟源输出输出时钟rc_ck_i后，时钟生成电路并不会同步输出最终时钟rc_ck_o，经过四个rc_ck_i时钟周期后，才输出rc_ck_o，此时rc_ck_i的时钟毛刺可能已经消失，因此能够有效避免rc_ck_i中的时钟毛刺出现在rc_ck_o中。

图4是使能信号rc_en_i从有效(高电平)变为无效(低电平)而使时钟生成电路停止输出最终时钟rc_ck_o的时序图，使能信号rc_en_i开始为高电平。

初始时刻，使能信号rc_en_i、第一同步D触发器dff2输出端的输出dff2.q、第二同步D触发器dff3输出端的输出dff3.q和第二延时单元dly1的输出dly1.o都为高电平，因此RS触发器的输出信号rs_lat.q、或门400输出or.o、第一延时单元dly0的输出rc_en_o均为高电平，时钟源保持开启，输出初始时钟rc_ck_i。

在某一时刻，使能信号rc_en_i从高电平变为低电平后，由于dly1.o为高电平，经过第二反相器inv1反相后为低电平，从而将RS触发器复位，即RS触发器的输出信号rs_lat.q(即控制信号)变为低电平(控制信号生成单元内部电路的细微延时，导致输出信号rs_lat.q的下降沿比使能信号rc_en_i的下降沿之间存在细微延时)，虽然输出信号rs_lat.q变为低电平，此时由于dff3.q仍为高电平，因此或门400输出or.o(即时钟源开关信号)和rc_en_o为高电平，时钟源保持开启，并输出初始时钟rc_ck_i，由于此时dly1.0仍为高电平，因此继续输出rc_ck_o。

在rc_en_i变为低电平后，当dff0.q出现第一个上升沿，在dff0.q的上升沿的作用下，dff2.q被置为与数据输入端同样的低电平。此时，dly1.0、rc_en_o仍为高电平，时钟源保持开启，并输出初始时钟rc_ck_i，时钟生成电路继续输出rc_ck_o。

在dff2.q变为低电平后，当dff1.q_出现第一个上升沿，在dff1.q_的上升沿的作用下，dff3.q被置为与数据输入端同样的低电平，经过第二延时单元dly1的延时后，dly1.o输出低电平，此时与门and关闭输出rc_ck_o，再经过第一延时单元dly0的延时后，rc_en_o变为低电平，时钟源被关闭。

可见，当rc_en_i变为低电平后，时钟生成电路并不会同步停止输出最终时钟rc_ck_o，经过四个rc_ck_i时钟周期后，才停止输出rc_ck_o，为后级电路提供充分的反应时间，另外，此时时钟源并未关闭，rc_ck_i不会出现由于关闭而产生的时钟毛刺，因此能够有效避免rc_ck_i中的时钟毛刺出现在rc_ck_o中。

图5是本时钟生成电路上电复位时序图，在某个时刻，上电复位信号rst_从高电平变为低电平(即出现下降沿)，rst_将dff0.q和dff1.q置为低电平、将dff0.q_和dff1.q_置为高电平；rst_将dff2.q和dff3.q置为高电平。dff3.q经过第二延时单元dly1的延时后，dly1.o输出高电平，由于dly1.o，因此与门or输出or.o为高电平，经过第一延时单元的延时后，rc_en_变为高电平，从而开启时钟源，时钟源开始输出rc_ck_i，由于dly1.o为高电平，因此与门输出rc_ck_o。可见，上电复位过程中，本时钟生成电路能够输出rc_ck_o。

本领域的技术人员能够理解的是，在不冲突的前提下，上述各优选方案可以自由地组合、叠加。

应当理解，上述的实施方式仅是示例性的，而非限制性的，在不偏离本发明的基本原理的情况下，本领域的技术人员可以针对上述细节做出的各种明显的或等同的修改或替换，都将包含于本发明的权利要求范围内。

Claims (20)

1.一种时钟控制电路，其特征在于，包括：控制信号生成单元、分频单元、同步D触发器、或门以及输出时钟开关；

所述控制信号生成单元接收使能信号端的使能信号和所述同步D触发器的输出端输出的现态输出信号并输出有效的控制信号；所述或门接收所述有效的控制信号和所述现态输出信号生成有效的时钟源开关信号以控制时钟源开启而输出初始时钟；所述分频单元接收所述初始时钟，在所述有效的时钟源开关信号的控制下输出有效沿比所述初始时钟有效沿延后的分频后时钟；

在所述分频后时钟的有效沿来到之前，所述同步D触发器的输出端维持输出所述现态输出信号；所述输出时钟开关在所述现态输出信号控制下关闭而不输出最终时钟；

在所述分频后时钟的有效沿来到时，所述同步D触发器的输出端输出与所述有效的控制信号相同的次态输出信号；所述控制信号生成单元接收所述使能信号和所述次态输出信号并维持输出所述有效的控制信号，所述或门接收所述有效的控制信号和所述次态输出信号生成所述有效的时钟源开关信号以控制所述时钟源维持开启而输出所述初始时钟；所述分频单元接收所述初始时钟，在所述有效的时钟源开关信号的控制下维持输出所述分频后时钟；

所述输出时钟开关在所述次态输出信号控制下开启，所述输出时钟开关接收所述初始时钟并输出所述最终时钟。

2.根据权利要求1所述的时钟控制电路，其特征在于，

所述分频单元包括与非门和分频D触发器；

所述与非门的第一输入端和第二输入端分别接收所述有效的时钟源开关信号和所述初始时钟，所述与非门的输出端连接所述分频D触发器的时钟端，所述分频D触发器的反相输出端连接所述分频D触发器的数据输入端，所述分频D触发器的输出端输出所述分频后时钟。

3.根据权利要求1所述的时钟控制电路，其特征在于，

所述分频后时钟包括第一分频后时钟和第二分频后时钟；

所述同步D触发器包括第一同步D触发器和第二同步D触发器，所述分频单元包括与非门、第一分频D触发器和第二分频D触发器；

所述与非门的第一输入端和第二输入端分别接收所述有效的时钟源开关信号和所述初始时钟，所述与非门的输出端连接所述第一分频D触发器的时钟端，所述第一分频D触发器的反相输出端分别连接所述第一分频D触发器的数据输入端和所述第二分频D触发器的时钟端，所述第一分频D触发器的输出端输出所述第一分频后时钟，所述第二分频D触发器的反相输出端连接所述第二分频D触发器的数据输入端且输出所述第二分频后时钟；

所述第一同步D触发器的数据输入端和时钟端分别接收所述有效的控制信号和第一分频后时钟，所述第一同步D触发器的输出端连接所述第二同步D触发器的数据输入端，所述第二同步D触发器的输出端输出所述现态输出信号或次态输出信号至所述控制信号生成单元和所述输出时钟开关。

4.根据权利要求3所述的时钟控制电路，其特征在于，

所述控制信号生成单元包括：第一反相器、第二反相器和RS触发器；

所述第一反相器的输入端输入所述使能信号，所述第二反相器的输入端输入所述同步D触发器的现态输出信号或次态输出信号；

所述第一反相器的输出端和所述第二反相器的输出端分别连接所述RS触发器的置位端和复位端，所述RS触发器的输出端输出所述有效的控制信号。

5.根据权利要求4所述的时钟控制电路，其特征在于，

还包括第一延时单元，所述第一延时单元的输入端接收所述有效的时钟源开关信号，所述第一延时单元的输出端连接所述时钟源的控制端。

6.根据权利要求4或5所述的时钟控制电路，其特征在于，

所述时钟控制电路还包括上电复位端，所述第一分频D触发器和所述第二分频D触发器均具有清零端，所述第一同步D触发器和所述第二同步D触发器均具有复位端，所述第一分频D触发器和第二分频D触发器的清零端、以及所述第一同步D触发器和第二同步D触发器的复位端均连接所述上电复位端；

所述时钟生成电路上电时，上电复位信号对所述第一分频D触发器和所述第二分频D触发器的输出端置为低电平、反相输出端置为高电平，对所述第一同步D触发器和所述第二同步D触发器的输出端置为高电平。

7.根据权利要求1所述的时钟控制电路，其特征在于，

所述输出时钟开关为与门或与非门。

8.根据权利要求1-7任一所述的时钟控制电路，其特征在于，

还包括第二延时单元，所述第二延时单元接收所述同步D触发器的输出信进行延时，所述控制信号生成单元和输出时钟开关接收延时后的所述现态输出信号或次态输出信号。

9.根据权利要求1-7任一所述的时钟控制电路，其特征在于，

还包括缓冲单元，所述缓冲单元接收所述初始时钟进行缓冲，所述分频单元和所述输出时钟开关接收缓冲后的所述初始时钟。

10.一种时钟控制电路，其特征在于，包括：控制信号生成单元、分频单元、同步D触发器、或门以及输出时钟开关；

所述控制信号生成单元接收使能信号端的使能信号和所述同步D触发器的输出端输出的现态输出信号并输出无效的控制信号；所述或门接收所述无效的控制信号和所述现态输出信号生成有效的时钟源开关信号以维持时钟源开启而输出初始时钟；所述分频单元接收所述初始时钟，在所述有效的时钟源开关信号的控制下输出有效沿比所述初始时钟有效沿延后的分频后时钟；

在所述分频后时钟的有效沿来到之前，所述同步D触发器的输出端维持输出所述现态输出信号；

所述输出时钟开关在所述现态输出信号控制下维持开启，所述输出时钟开关接收所述初始时钟并输出最终时钟；

在所述分频后时钟的有效沿来到时，所述同步D触发器的输出端输出与所述无效的控制信号相同的次态输出信号；所述控制信号生成单元接收所述使能信号和所述次态输出信号并维持输出所述无效的控制信号，所述或门接收所述无效的控制信号和所述次态输出信号生成无效的时钟源开关信号以控制所述时钟源关闭而停止输出初始时钟；所述分频单元停止输出所述分频后时钟；

所述输出时钟开关在所述次态输出信号控制下关闭，所述输出时钟开关停止输出所述最终时钟。

11.根据权利要求10所述的时钟控制电路，其特征在于，

所述分频单元包括与非门和分频D触发器；

所述与非门的第一输入端接收所述有效的时钟源开关信号或无效的时钟源开关信号、第二输入端接收所述初始时钟，所述与非门的输出端连接所述分频D触发器的时钟端，所述分频D触发器的反相输出端连接所述分频D触发器的数据输入端，所述分频D触发器的输出端输出所述分频后时钟。

12.根据权利要求10所述的时钟控制电路，其特征在于，

所述分频后时钟包括第一分频后时钟和第二分频后时钟；

所述同步D触发器包括第一同步D触发器和第二同步D触发器，所述分频单元包括与非门、第一分频D触发器和第二分频D触发器；

所述与非门的第一输入端接收所述有效的时钟源开关信号或所述无效的时钟源开关信号、第二输入端接收所述初始时钟，所述与非门的输出端连接所述第一分频D触发器的时钟端，所述第一分频D触发器的反相输出端分别连接所述第一分频D触发器的数据输入端和所述第二分频D触发器的时钟端，所述第一分频D触发器的输出端输出所述第一分频后时钟，所述第二分频D触发器的反相输出端连接所述第二分频D触发器的数据输入端且输出所述第二分频后时钟；

所述第一同步D触发器的数据输入端和时钟端分别用于接收所述无效的控制信号和第一分频后时钟，所述第一同步D触发器的输出端连接所述第二同步D触发器的数据输入端，所述第二同步D触发器的输出端用于输出所述现态输出信号或次态输出信号至所述控制信号生成单元和所述输出时钟开关。

13.根据权利要求12所述的时钟控制电路，其特征在于，

所述控制信号生成单元包括：第一反相器、第二反相器和RS触发器；

所述第一反相器的输入端输入所述使能信号，所述第二反相器的输入端输入所述同步D触发器的现态输出信号或次态输出信号；

所述第一反相器的输出端和所述第二反相器的输出端分别连接所述RS触发器的置位端和复位端，所述RS触发器的输出端输出所述无效的控制信号。

14.根据权利要求13所述的时钟控制电路，其特征在于，

还包括第一延时单元，所述第一延时单元的输入端接收所述有效的时钟源开关信号或无效的时钟源开关信号，所述第一延时单元的输出端连接所述时钟源的控制端。

15.根据权利要求13或14所述的时钟控制电路，其特征在于，

所述时钟控制电路还包括上电复位端，所述第一分频D触发器和所述第二分频D触发器均具有清零端，所述第一同步D触发器和所述第二同步D触发器均具有复位端，所述第一分频D触发器和第二分频D触发器的清零端、以及所述第一同步D触发器和第二同步D触发器的复位端均连接所述上电复位端；

所述时钟生成电路上电时，上电复位信号对所述第一分频D触发器和所述第二分频D触发器的输出端置为低电平、反相输出端置为高电平，对所述第一同步D触发器和所述第二同步D触发器的输出端置为高电平。

16.根据权利要求10所述的时钟控制电路，其特征在于，

所述输出时钟开关为与门或与非门。

17.根据权利要求10所述的时钟控制电路，其特征在于，

还包括第二延时单元，所述第二延时单元接收所述同步D触发器的输出信进行延时，所述控制信号生成单元和输出时钟开关接收延时后的所述现态输出信号或次态输出信号。

18.根据权利要求10所述的时钟控制电路，其特征在于，

还包括缓冲单元，所述缓冲单元接收所述初始时钟进行缓冲，所述分频单元和所述输出时钟开关接收缓冲后的所述初始时钟。

19.一种时钟生成电路，包括时钟源，其特征在于，还包括如权利要求1至18任一所述的时钟控制电路。

20.一种芯片，其特征在于，包括如权利要求19所述的时钟生成电路。