JP2002076884A - パルススワロ方式ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 パルススワロ方式ＰＬＬ回路において低消費
電力化を可能とする分周器を提供する。 【解決手段】 モジュラスプリスケーラ１と、モジュラ
スコントローラ２と、モジュラスプリスケーラ１の出力
信号ＦＣＫを受けカウント動作しているプログラムカウ
ンタ３およびスワロカウンタ４の構成において、スワロ
カウンタ４のカウント動作を制御するスワロカウンタ制
御回路５を設け、プログラムカウンタ３がデュアルモジ
ュラスプリスケーラ１の出力をＮ個カウント終了するタ
イミングより前にスワロカウンタ４へデュアルモジュラ
スプリスケーラ１の出力の供給を開始し、スワロカウン
タ４がデュアルモジュラスプリスケーラ１の出力をＡ個
カウント終了するタイミングより後にスワロカウンタへ
のデュアルモジュラスプリスケーラ１の出力の供給を停
止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は通信・信号処理分野
に使用するパルススワロ方式ＰＬＬ回路に関するもので
あり、特に低消費電力のパルススワロ方式ＰＬＬ回路に
関するものである。

【０００２】

【従来の技術】図４は従来のパルススワロ方式ＰＬＬ回
路の分周器部分のブロック図である。図４において、１
は電圧制御発振器（図示せず）の出力を分周するための
２つの分周比［１／Ｐ、１／（Ｐ＋１）、Ｐは２以上の
整数］をもつデュアルモジュラスプリスケーラである。

【０００３】３はデュアルモジュラスプリスケーラ１の
出力ＦＣＫをＮ分周（Ｎ＞Ａ、Ｎ＞Ｐ−１）するプログ
ラムカウンタである。

【０００４】４はデュアルモジュラスプリスケーラ１の
出力ＦＣＫをＡ分周（Ａ＜Ｎ）するスワロカウンタと、
２はプログラムカウンタ３とスワロカウンタ４の出力に
よりデュアルモジュラスプリスケーラ１の分周比を制御
するモジュラスコントローラである。具体的には、プロ
グラムカウンタ３のＮカウント終了信号とスワロカウン
タ４のＡカウント終了信号とに基づきプログラムカウン
タ３がデュアルモジュラスプリスケーラ１の出力をＮ個
カウントする期間においてスワロカウンタ４がデュアル
モジュラスプリスケーラ１の出力をＡ個カウントする前
の期間とＡ個カウントした後の期間とでデュアルモジュ
ラスプリスケーラ１の分周比を切り替え制御する。

【０００５】以下、図５を参照して、このパルススワロ
方式ＰＬＬ回路における分周動作を説明する。なお、図
５はＮ＝１３、Ａ＝５の場合を例にとって図示してい
る。

【０００６】プログラムカウンタ３とスワロカウンタ４
とは、デュアルモジュラスプリスケーラ１の出力ＦＣＫ
（図５（ａ））を受けて同時にカウントを開始する。同
時にカウントを開始するのは、以下の理由からである。
すなわち、Ｎ値、Ａ値のデータが（例えばＮ＝１３、Ａ
＝５）がセットされるのが、同じ信号（後述のリセット
信号）に呼応するので、同時にカウントを開始する。

【０００７】そして、プログラムカウンタ３のＮカウン
ト終了信号（図５（ｂ））とスワロカウンタ４のＡカウ
ント終了信号（図５（ｃ））とがモジュラスコントロー
ラ２に入力されることで、デュアルモジュラスプリスケ
ーラ１は、以下のように分周比が切り替え制御される。

【０００８】すなわち、モジュラスコントローラ２は、
プログラムカウンタ３が図５（ｄ）に示すように、デュ
アルモジュラスプリスケーラ１の出力をＮ個カウントす
る期間においてスワロカウンタ４がデュアルモジュラス
プリスケーラ１の出力をＡ個カウントする前の期間にロ
ーレベルとなり、Ａ個カウントした後の期間にハイレベ
ルとなるモジュラスコントロール信号を出力する。これ
によって、デュアルモジュラスプリスケーラ１の出力が
Ｎ個カウントされる期間においてスワロカウンタ４がデ
ュアルモジュラスプリスケーラ１の出力がＡ個カウント
される前の期間とＡ個カウントされた後の期間とでデュ
アルモジュラスプリスケーラ１の分周比が切り替え制御
される。

【０００９】具体的に説明すると、スワロカウンタ４が
デュアルモジュラスプリスケーラ１の出力をＡ個カウン
トする前の期間（スワロカウンタ４のＡカウント中
［Ａ］）はデュアルモジュラスプリスケーラ１は（Ｐ＋
１）分周する。また、スワロカウンタ４がデュアルモジ
ュラスプリスケーラ１の出力をＡ個カウントした後の期
間（スワロカウンタ４のＡカウント終了からプログラム
カウンタ３のＮカウント終了まで［Ｎ−Ａ］）はＰ分周
する。それにより基準周波数の（Ｐ×Ｎ＋Ａ）分周の周
波数を出力することができる。

【００１０】なお、図５（ｅ）はスワロカウンタ４へ入
力されるクロック入力である。

【００１１】

【発明が解決しようとする課題】しかし、上記の構成で
は、プログラムカウンタ３とスワロカウンタ４とは、同
じデュアルモジュラスプリスケーラ１の出力ＦＣＫをカ
ウントしており、かつデュアルモジュラスプリスケーラ
１の出力ＦＣＫは高い周波数であるため、プログラムカ
ウンタ３とスワロカウンタ４とは多くの電力を消費する
ことになる。

【００１２】上記したように、従来、通信・信号処理分
野に使用するパルススワロ方式ＰＬＬ回路においては、
高周波での動作時や分周数が大きい場合に、分周器ブロ
ックでの低消費電力化が課題であった。

【００１３】本発明は上記従来の課題を解決するもので
あり、分周器ブロックでの低消費電力化を図ることがで
きるパルススワロ方式ＰＬＬ回路を提供することを目的
とする。

【００１４】

【課題を解決するための手段】この目的を達成するため
に、本発明は、スワロカウンタの分周動作の期間を短く
（最小限に）制限することによりパルススワロ方式ＰＬ
Ｌ回路の低消費電力化を可能とするものである。

【００１５】すなわち、本発明のパルススワロ方式ＰＬ
Ｌ回路は、電圧制御発振器の出力を分周するための２つ
の分周比［１／Ｐ、１／（Ｐ＋１）、Ｐは２以上の整
数］をもつデュアルモジュラスプリスケーラと、デュア
ルモジュラスプリスケーラの出力をＮ分周（Ｎ＞Ａ、Ｎ
＞Ｐ−１）するプログラムカウンタと、デュアルモジュ
ラスプリスケーラの出力をＡ分周（Ａ＜Ｎ）するスワロ
カウンタと、プログラムカウンタの出力信号とスワロカ
ウンタの出力信号とに基づきプログラムカウンタがデュ
アルモジュラスプリスケーラの出力をＮ個カウントする
期間においてスワロカウンタがデュアルモジュラスプリ
スケーラの出力をＡ個カウントする前の期間とＡ個カウ
ントした後の期間とでデュアルモジュラスプリスケーラ
の分周比を切り替え制御するモジュラスコントローラ
と、デュアルモジュラスプリスケーラの出力端とスワロ
カウンタの入力端との間に設けたスワロカウンタ制御回
路とを備えている。

【００１６】そして、スワロカウンタ制御回路によりプ
ログラムカウンタがデュアルモジュラスプリスケーラの
出力をＮ個カウント終了するタイミングより前にスワロ
カウンタへデュアルモジュラスプリスケーラの出力の供
給を開始し、スワロカウンタがデュアルモジュラスプリ
スケーラの出力をＡ個カウント終了するタイミングより
後にスワロカウンタへのデュアルモジュラスプリスケー
ラの出力の供給を停止するようにしている。

【００１７】すわなち、スワロカウンタのＡカウント中
はスワロカウンタにデュアルモジュラスプリスケーラの
出力を供給して分周動作を行わせ、スワロカウンタのＡ
カウント終了からプログラムカウンタがＮカウントする
までの（Ｎ−Ａ）の間においては、スワロカウンタへの
デュアルモジュラスプリスケーラ１の出力の供給を止め
スワロカウンタの不要な動作を停止させるスワロカウン
タ制御回路５を設けている。この構成によって、（Ｎ−
Ａ）の間のスワロカウンタ４の消費電力を削減すること
が可能となったパルススワロ方式ＰＬＬ回路である。

【００１８】この構成によれば、プログラムカウンタが
デュアルモジュラスプリスケーラの出力をＮ個カウント
する期間において、少なくともプログラムカウンタがデ
ュアルモジュラスプリスケーラの出力をＮ個カウント終
了するタイミングから、スワロカウンタがデュアルモジ
ュラスプリスケーラの出力をＡ個カウント終了するタイ
ミングまでの期間にスワロカウンタが分周動作をする。

【００１９】また、スワロカウンタがデュアルモジュラ
スプリスケーラの出力をＡ個カウント終了するタイミン
グより後からプログラムカウンタがデュアルモジュラス
プリスケーラの出力をＮ個のカウント終了するタイミン
グより前の期間、スワロカウンタへのデュアルモジュラ
スプリスケーラの出力の供給を停止することができる。
その結果、その期間中スワロカウンタの不要な分周動作
が停止する。したがって、スワロカウンタの消費電力を
少なく抑えることができ、分周器ブロックでの低消費電
力化が可能となる。

【００２０】本発明の請求項２記載のパルススワロ方式
ＰＬＬ回路は、請求項１記載のパルススワロ方式ＰＬＬ
回路において、スワロカウンタ制御回路は、プログラム
カウンタの（Ｎ−１）カウント終了信号またはそれより
少ない任意の数値のカウント終了信号をセット入力と
し、スワロカウンタのＡカウント終了信号をクロック入
力とし、接地電位をデータ入力とするＤフリップフロッ
プと、前記ＤフリップフロップのＱ出力とデュアルモジ
ュラスプリスケーラの出力とを入力とする２入力論理積
回路とで構成されている。

【００２１】この構成によれば、請求項１記載のパルス
スワロ方式ＰＬＬ回路と同様の作用効果を有する。

【００２２】本発明の請求項３記載のパルススワロ方式
ＰＬＬ回路は、請求項１記載のパルススワロ方式ＰＬＬ
回路において、スワロカウンタ制御回路は、プログラム
カウンタの（Ｎ−１）カウント終了信号またはそれより
少ない任意の数値のカウント終了信号をクロック入力と
し、スワロカウンタのＡカウント終了信号をリセット入
力とし、電源電位をデータ入力とするＤフリップフロッ
プと、前記ＤフリップフロップのＱ出力とデュアルモジ
ュラスプリスケーラの出力とを入力とする２入力論理積
回路とで構成されている。

【００２３】この構成によれば、請求項１記載のパルス
スワロ方式ＰＬＬ回路と同様の作用効果を有する。

【００２４】

【発明の実施の形態】本発明の請求項１に記載の発明
は、デュアルモジュラスプリスケーラの出力端子からス
ワロカウンタの入力端子間にスワロカウンタ制御回路を
設け、プログラムカウンタのＮカウント終了のタイミン
グを受けてスワロカウンタへデュアルモジュラスプリス
ケーラの出力信号を供給し、スワロカウンタがＡカウン
ト中［Ａ］はスワロカウンタにデュアルモジュラスプリ
スケーラの出力を分周動作させ、スワロカウンタのＡカ
ウント終了のタイミングを受けてスワロカウンタへのデ
ュアルモジュラスプリスケーラの出力信号の供給を止め
ることによりスワロカウンタのＡカウント終了からプロ
グラムカウンタがＮカウント終了まで［（Ｎ−Ａ）］の
スワロカウンタの不要な動作を停止する制御機能を備え
たことにより、（Ｎ−Ａ）の間においてデュアルモジュ
ラスプリスケーラの出力信号をスワロカウンタが受ける
ことによってスワロカウンタが発生する消費電力を削減
できるという作用を有する。

【００２５】以下、図面を参照しながら、本発明の実施
の形態を詳しく説明する。

【００２６】図１は第１の実施の形態におけるパルスス
ワロ方式ＰＬＬ回路の分周器部分のブロック図を示すも
のである。図１において、１は電圧制御発振器の出力を
分周するための２つの分周比［１／Ｐ、１／（Ｐ＋
１）、Ｐは２以上の整数］をもつデュアルモジュラスプ
リスケーラである。

【００２７】３はデュアルモジュラスプリスケーラ１の
出力ＦＣＫ（図２（ａ））をＮ分周（Ｎ＞Ａ、Ｎ＞Ｐ−
１）するプログラムカウンタである。

【００２８】４はデュアルモジュラスプリスケーラ１の
出力ＦＣＫをＡ分周（Ａ＜Ｎ）するスワロカウンタであ
る。

【００２９】２はプログラムカウンタ３とスワロカウン
タ４の出力によりデュアルモジュラスプリスケーラ１の
分周比を制御するモジュラスコントローラである。具体
的には、プログラムカウンタ３のＮカウント終了信号
（図２（ｂ））とスワロカウンタ４のＡカウント終了信
号（図２（ｄ））とに基づきプログラムカウンタ３がデ
ュアルモジュラスプリスケーラ１の出力をＮ個カウント
する期間においてスワロカウンタ４がデュアルモジュラ
スプリスケーラ１の出力をＡ個カウントする前の期間と
Ａ個カウントした後の期間とでデュアルモジュラスプリ
スケーラ１の分周比をモジュラスコントロール信号（図
２（ｅ））により切り替え制御する。

【００３０】５は、デュアルモジュラスプリスケーラ１
の出力端とスワロカウンタ４の入力端との間に設けたス
ワロカウンタ制御回路である。そして、このスワロカウ
ンタ制御回路５により、プログラムカウンタ３がデュア
ルモジュラスプリスケーラ１の出力をＮ個カウント終了
するタイミングより前にスワロカウンタ４へデュアルモ
ジュラスプリスケーラ１の出力の供給を開始し、スワロ
カウンタ４がデュアルモジュラスプリスケーラ１の出力
をＡ個カウント終了するタイミングより後にスワロカウ
ンタ４へのデュアルモジュラスプリスケーラ１の出力の
供給を停止するようにしている。図２（ｈ）は、スワロ
カウンタ制御回路５からスワロカウンタ４へ与えられる
信号である。

【００３１】スワロカウンタ制御回路５は、具体的に
は、プログラムカウンタ３の（Ｎ−１）カウント終了信
号（図２（ｃ））をセット入力Ｓとし、スワロカウンタ
４のＡカウント終了信号（図２（ｄ））をクロック入力
ＣＫとし、接地電位ＧＮＤをデータ入力Ｄとするセット
リセット機能付のＤフリップフロップ５１と、Ｄフリッ
プフロップのＱ出力（図２（ｇ））とデュアルモジュラ
スプリスケーラの出力ＦＣＫ（図２（ａ））とを入力と
し、その出力をスワロカウンタ４へクロック入力として
与える２入力論理積回路５２と、スワロカウンタ分周比
Ａに対応した値を入力し、Ａ＝０のときにローレベルの
信号を出力し、Ａが０以外の値のときにハイレベルの信
号（図２（ｆ））を出力する論理和回路５３とで構成さ
れていて、論理和回路５３の出力がＤフリップフロップ
５１にリセット入力Ｒとして与えられる。

【００３２】ここで、スワロカウンタ制御回路５につい
てさらに説明する。Ｄフリップフロップ５１はクロック
入力ＣＫ［スワロカウンタ４のＡカウント終了信号］の
立ち上りによりデータ入力Ｄ［ＧＮＤ］をＱ出力として
出力し、セット入力Ｓがハイレベルの時Ｑ出力がハイレ
ベル、リセット入力Ｒがローレベルの時Ｑ出力がローレ
ベルになる。２入力論理積回路５２は、Ｄフリップフロ
ップ５１のＱ出力がハイレベルのときはデュアルモジュ
ラスプリスケーラ１の出力ＦＣＫをそのまま出力し、ロ
ーレベルの時は出力をローレベルに固定する。論理和回
路５３はスワロカウンタ４の分周比Ａが０の時にローレ
ベル信号を出力し、分周比Ａがそれ以外の値のときにハ
イレベルを出力する。

【００３３】以上のように構成された第１の実施の形態
のパルススワロ方式ＰＬＬ回路について以下、図２を用
いてその動作を説明する。なお、図２はＮ＝１３，Ａ＝
５の場合に例にとって図示している。

【００３４】図２において、プログラムカウンタ３の
（Ｎ−１）分周終了のタイミングで（Ｎ−１）カウント
終了信号（図２（ｃ））がハイレベルとして出力され、
その結果、Ｄフリップフロップ５１のＱ出力［２入力論
理積回路５２への一方の入力］がハイレベルとして出力
され（図２（ｇ））、２入力論理積回路５２の出力とし
ては、デュアルモジュラスカウンタ１の出力ＦＣＫがそ
のまま出力される（図２（ｈ））。そして、デュアルモ
ジュラスカウンタ１の出力ＦＣＫがスワロカウンタ４に
供給されることにより、スワロカウンタ４はＡ分周動作
を開始する。

【００３５】この場合、スワロカウンタ４へ入力される
クロックはカウンタ動作をするためのクロックであるの
で、全部がカウントされるわけではない。すなわち、プ
ログラムカウンタ３からリセット信号が供給されてい
る。それによって、Ａ値のデータ（例えばＡ＝５）がセ
ットされる。リセット信号は、プログラムカウンタ３の
Ｎカウント終了信号またはそれに類似の信号（Ｎカウン
ト終了の時点でリセットされておればよい。）を用いて
いるので、それゆえ、スワロカウンタ４はＮカウント終
了よりカウントを開始することになる。

【００３６】また、プログラムカウンタ３のＮ分周終了
のタイミングでＮカウント終了信号（図２（ｂ））がハ
イレベルとして出力され、その結果、モジュラスコント
ローラ２から出力されるモジュラスコントロール信号
（図２（ｅ））がハイレベルからローレベルへ変化し、
Ｐ分周の状態から（Ｐ＋１）分周の状態に切り替わる。

【００３７】また、スワロカウンタ４のＡ分周終了のタ
イミングでスワロカウンタ４のＡカウント終了信号（図
２（ｄ））がハイレベルとして出力され、Ｄフリップフ
ロップ５１のクロック入力ＣＫに立ち上りトリガが入
る。その結果、Ｄフリップフロップ５１のＱ出力［２入
力論理積回路５２の一方の入力］がローレベルとなり
（図２（ｇ））、２入力論理積回路５２の出力（図２
（ｈ））はローレベルになる。その結果、デュアルモジ
ュラスカウンタ１の出力ＦＣＫがスワロカウンタ４に供
給されなくなるので、スワロカウンタ４の分周動作は停
止する。そのため、その間の消費電力を削減することが
できる。

【００３８】また、Ａ＝０の場合は、入力論理積回路５
２の出力が常時ローレベルになり、Ｄフリップフロップ
５１のリセット入力Ｒにローレベル信号が入力されるた
め、Ｄフリップフロップ５１のＱ出力はローレベルにな
り、２入力論理積回路５２の出力がローレベルになるこ
とでスワロカウンタ４の分周動作が停止される。

【００３９】この実施の形態のパルススワロ方式ＰＬＬ
回路によれば、スワロカウンタ４がデュアルモジュラス
プリスケーラ１の出力をＡ個カウント終了するタイミン
グより後からプログラムカウンタ４がデュアルモジュラ
スプリスケーラ１の出力をＮ個のカウント終了するタイ
ミングより前の期間、スワロカウンタ４へのデュアルモ
ジュラスプリスケーラ１の出力の供給を停止することが
できる。その結果、その期間中スワロカウンタ４の不要
な分周動作が停止する。したがって、スワロカウンタ４
の消費電力を少なく抑えることができ、分周器ブロック
での低消費電力化が可能となる。

【００４０】なお、上記実施の形態では、プログラムカ
ウンタ３の（Ｎ−１）カウント終了信号（図２（ｃ））
をセット入力Ｓとしていたが、（Ｎ−１）より少ない数
値のカウント終了信号をリセット入力Ｓとしてもよい。
ただ、この場合、リセット入力Ｓが段々早く入力される
ことになるので、スワロカウンタの４の消費電力の低減
効果が少なくなる。

【００４１】なお、原理的には、プログラムカウンタ３
のＮカウント終了信号をセット入力Ｓとし、クロックＦ
ＣＫの供給を開始すればよいのである。しかし、Ｎカウ
ント終了してからクロックＦＣＫの供給が開始されるま
でに遅延が伴うので、遅延による誤動作を避けるため
に、（Ｎー１）カウント終了信号またはそれより早い信
号を用いている。

【００４２】図３は第２の実施の形態におけるパルスス
ワロ方式ＰＬＬ回路の分周器部分の特にスワロカウンタ
制御回路５Ａのブロック図を示す。スワロカウンタ制御
回路５Ａは、図１のスワロカウンタ制御回路５と置き換
えられるものであり、分周器部分のその他の構成は、図
１と同様である。

【００４３】スワロカウンタ制御回路５Ａは、プログラ
ムカウンタ３の（Ｎ−１）カウント終了信号をクロック
入力ＣＫとし、スワロカウンタ４のＡカウント終了信号
の反転回路５６による反転信号をリセット入力とし、電
源電位ＶＣＣをデータ入力ＤとするＤフリップフロップ
５４と、Ｄフリップフロップ５４のＱ出力とデュアルモ
ジュラスプリスケーラ１の出力とを入力とする２入力論
理積回路５５とで構成されており、２入力論理積回路５
５の出力がスワロカウンタ４へ入力される。なお、Ｄフ
リップフロップ５４のリセット入力Ｒが正論理の場合に
は、反転回路５６は不要である。

【００４４】この実施の形態の効果は、第１の実施の形
態と同様である。

【００４５】なお、上記実施の形態では、プログラムカ
ウンタ３の（Ｎ−１）カウント終了信号（図２（ｃ））
をクロック入力ＣＫとしていたが、（Ｎ−１）より少な
い数値のカウント終了信号をクロック入力ＣＫとしても
よい。ただ、この場合、クロック入力ＣＫが段々早く入
力されることになるので、スワロカウンタの４の消費電
力の低減効果が少なくなる。

【００４６】なお、原理的には、プログラムカウンタ３
のＮカウント終了信号をクロック入力Ｓとし、クロック
ＦＣＫの供給を開始すればよいのである。しかし、Ｎカ
ウント終了してからクロックＦＣＫの供給が開始される
までに遅延が伴うので、遅延による誤動作を避けるため
に、（Ｎー１）カウント終了信号またはそれより早い信
号を用いている。

【００４７】

【発明の効果】以上のように本発明のパルススワロ方式
ＰＬＬ回路によれば、デュアルモジュラスプリスケーラ
の出力端とスワロカウンタの入力端との間にスワロカウ
ンタ制御回路を設け、スワロカウンタがデュアルモジュ
ラスプリスケーラの出力をＡ個カウント終了するタイミ
ングより後からプログラムカウンタがデュアルモジュラ
スプリスケーラの出力をＮ個のカウント終了するタイミ
ングより前の期間、スワロカウンタへのデュアルモジュ
ラスプリスケーラの出力の供給を停止するので、その期
間中スワロカウンタの不要な分周動作を停止させること
ができる。したがって、スワロカウンタの消費電力を少
なく抑えることができ、分周器ブロックでの低消費電力
化が可能となる。特に、高周波数での動作や分周比が多
い場合の分周動作時においても、分周器ブロックの低消
費電力化をすることができる優れたパルススワロ方式Ｐ
ＬＬ回路を実現できるものである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるパルススワ
ロ方式ＰＬＬ回路の分周器部分の構成を示すブロック図
である。

【図２】図１の動作を説明するタイミング図である。

【図３】本発明の第２の実施の形態におけるパルススワ
ロ方式ＰＬＬ回路の分周器部分の特にスワロカウンタ制
御回路の構成を示すブロック図である。

【図４】従来のパルススワロ方式ＰＬＬ回路の分周器部
分の構成を示すブロック図である。

【図５】図４の動作を説明するタイミング図である。

【符号の説明】

１ デュアルモジュラスプリスケーラ ２ モジュラスコントローラ ３ プログラムカウンタ ４ スワロカウンタ ５ スワロカウンタ制御回路 ５１ フリップフロップ ５２ ２入力論理積回路 ５３ 論理和回路 ５４ Ｄフリップフロップ ５５ 論理積回路 ５６ 反転回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電圧制御発振器の出力を分周するための
   ２つの分周比［１／Ｐ、１／（Ｐ＋１）、Ｐは２以上の
   整数］をもつデュアルモジュラスプリスケーラと、 前記デュアルモジュラスプリスケーラの出力をＮ分周
   （Ｎ＞Ａ、Ｎ＞Ｐ−１）するプログラムカウンタと、 前記デュアルモジュラスプリスケーラの出力をＡ分周
   （Ａ＜Ｎ）するスワロカウンタと、 前記プログラムカウンタの出力信号と前記スワロカウン
   タの出力信号とに基づき前記プログラムカウンタが前記
   デュアルモジュラスプリスケーラの出力をＮ個カウント
   する期間において前記スワロカウンタが前記デュアルモ
   ジュラスプリスケーラの出力をＡ個カウントする前の期
   間とＡ個カウントした後の期間とで前記デュアルモジュ
   ラスプリスケーラの分周比を切り替え制御するモジュラ
   スコントローラと、 前記デュアルモジュラスプリスケーラの出力端と前記ス
   ワロカウンタの入力端との間に設けたスワロカウンタ制
   御回路とを備え、 前記スワロカウンタ制御回路により前記プログラムカウ
   ンタが前記デュアルモジュラスプリスケーラの出力をＮ
   個カウント終了するタイミングより前に前記スワロカウ
   ンタへ前記デュアルモジュラスプリスケーラの出力の供
   給を開始し、前記スワロカウンタが前記デュアルモジュ
   ラスプリスケーラの出力をＡ個カウント終了するタイミ
   ングより後に前記スワロカウンタへの前記デュアルモジ
   ュラスプリスケーラの出力の供給を停止するようにした
   ことを特徴とするパルススワロ方式ＰＬＬ回路。
2. 【請求項２】 スワロカウンタ制御回路は、プログラム
   カウンタの（Ｎ−１）カウント終了信号またはそれより
   少ない任意の数値のカウント終了信号をセット入力と
   し、スワロカウンタのＡカウント終了信号をクロック入
   力とし、接地電位をデータ入力とするＤフリップフロッ
   プと、前記ＤフリップフロップのＱ出力とデュアルモジ
   ュラスプリスケーラの出力とを入力とする２入力論理積
   回路とで構成されている請求項１記載のパルススワロ方
   式ＰＬＬ回路。
3. 【請求項３】 スワロカウンタ制御回路は、プログラム
   カウンタの（Ｎ−１）カウント終了信号またはそれより
   少ない任意の数値のカウント終了信号をクロック入力と
   し、スワロカウンタのＡカウント終了信号をリセット入
   力とし、電源電位をデータ入力とするＤフリップフロッ
   プと、前記ＤフリップフロップのＱ出力とデュアルモジ
   ュラスプリスケーラの出力とを入力とする２入力論理積
   回路とで構成されている請求項１記載のパルススワロ方
   式ＰＬＬ回路。