JPH08166834A - クロック発生回路及びマイクロコンピュータ - Google Patents
クロック発生回路及びマイクロコンピュータInfo
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- JPH08166834A JPH08166834A JP6310635A JP31063594A JPH08166834A JP H08166834 A JPH08166834 A JP H08166834A JP 6310635 A JP6310635 A JP 6310635A JP 31063594 A JP31063594 A JP 31063594A JP H08166834 A JPH08166834 A JP H08166834A
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- clock
- circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 発振停止状態からクロック出力迄の期間を短
縮できるクロック発生回路の提供。 【構成】 振動子１０に電圧を加え、振動子１０固有の
共振周波数の発振からクロックを得るクロック発生回
路。振動子１０の発振開始時に生じる共振周波数の高調
波をクロックの周波数又はこの周波数より低い周波数に
分周する分周回路１３と、高調波が生じる期間、分周回
路１３の出力をクロックとして選択する選択回路１４と
を備えている。
縮できるクロック発生回路の提供。 【構成】 振動子１０に電圧を加え、振動子１０固有の
共振周波数の発振からクロックを得るクロック発生回
路。振動子１０の発振開始時に生じる共振周波数の高調
波をクロックの周波数又はこの周波数より低い周波数に
分周する分周回路１３と、高調波が生じる期間、分周回
路１３の出力をクロックとして選択する選択回路１４と
を備えている。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
が作動するのに必要なクロックを生成する為の発振制御
回路及びその発振制御回路を含むマイクロコンピュータ
の改良に関するものである。
が作動するのに必要なクロックを生成する為の発振制御
回路及びその発振制御回路を含むマイクロコンピュータ
の改良に関するものである。
【０００２】
【従来の技術】図５は、従来のマイクロコンピュータに
備えられたクロック発生回路の１例の構成を示すブロッ
ク図である。このクロック発生回路は、セラミック振動
子１０の両端が、それぞれ他端が接地された負荷容量１
１ａ，１１ｂに接続され、セラミック振動子１０と負荷
容量１１ａとの接続点はＮＡＮＤ回路１の一方の入力端
子に接続され、ＮＡＮＤ回路１の出力端子はセラック振
動子１０と負荷容量１１ｂとの接続点に接続されてい
る。ＮＡＮＤ回路１の出力端子と一方の入力端子との間
には負帰還抵抗１２が接続されている。
備えられたクロック発生回路の１例の構成を示すブロッ
ク図である。このクロック発生回路は、セラミック振動
子１０の両端が、それぞれ他端が接地された負荷容量１
１ａ，１１ｂに接続され、セラミック振動子１０と負荷
容量１１ａとの接続点はＮＡＮＤ回路１の一方の入力端
子に接続され、ＮＡＮＤ回路１の出力端子はセラック振
動子１０と負荷容量１１ｂとの接続点に接続されてい
る。ＮＡＮＤ回路１の出力端子と一方の入力端子との間
には負帰還抵抗１２が接続されている。
【０００３】ＮＡＮＤ回路１の他方の入力端子は、セラ
ミック振動子１０の発振を起動／停止させる制御レジス
タ５のＱ出力端子に接続され、制御レジスタ５のＳ入力
端子は、マイクロコンピュータ３３の割り込み信号及び
リセット信号の何れかを出力するＯＲ回路４の出力端子
に接続されている。ＯＲ回路４へ入力されるリセット信
号は、リセットバー信号がインバータ３により反転され
たものである。制御レジスタ５のＤ入力端子及びクロッ
ク入力端子は、マイクロコンピュータ３３のＣＰＵ１６
にそれぞれ接続され、ＣＰＵ１６にはインバータ３の出
力端子も接続されている。
ミック振動子１０の発振を起動／停止させる制御レジス
タ５のＱ出力端子に接続され、制御レジスタ５のＳ入力
端子は、マイクロコンピュータ３３の割り込み信号及び
リセット信号の何れかを出力するＯＲ回路４の出力端子
に接続されている。ＯＲ回路４へ入力されるリセット信
号は、リセットバー信号がインバータ３により反転され
たものである。制御レジスタ５のＤ入力端子及びクロッ
ク入力端子は、マイクロコンピュータ３３のＣＰＵ１６
にそれぞれ接続され、ＣＰＵ１６にはインバータ３の出
力端子も接続されている。
【０００４】ＮＡＮＤ回路１の出力端子に生じるセラミ
ック振動子１０の発振電圧は、インバータ２によりバッ
ファリングされパルスに整形されて、カウンタ２４へ入
力されている。インバータ２により整形されたパルス
は、ＡＮＤ回路６の一方の入力端子へも入力されてい
る。カウンタ２４のオーバーフロー出力Ｑは、Ｒ−Ｓフ
リップフロップ２５のＳ入力端子へ入力され、Ｒ−Ｓフ
リップフロップ２５のＱ出力は、ＡＮＤ回路６の他方の
入力端子へ与えられる。
ック振動子１０の発振電圧は、インバータ２によりバッ
ファリングされパルスに整形されて、カウンタ２４へ入
力されている。インバータ２により整形されたパルス
は、ＡＮＤ回路６の一方の入力端子へも入力されてい
る。カウンタ２４のオーバーフロー出力Ｑは、Ｒ−Ｓフ
リップフロップ２５のＳ入力端子へ入力され、Ｒ−Ｓフ
リップフロップ２５のＱ出力は、ＡＮＤ回路６の他方の
入力端子へ与えられる。
【０００５】制御レジスタ５のバーＱ出力端子は、一方
の入力端子がインバータ３の出力端子に接続されたＯＲ
回路７の他方の入力端子に接続されている。ＯＲ回路７
の出力端子は、カウンタ２４及びＲ−Ｓフリップフロッ
プ２５のＲ入力端子に接続されている。ＡＮＤ回路６か
ら出力されるクロックは、ＣＰＵ１６及びＣＰＵ１６の
高速化専用入出力回路２７、タイマー回路２８等のマイ
クロコンピュータ３３の周辺回路へ供給されている。Ｃ
ＰＵ１６には、ＣＰＵ１６の処理を高速化するための高
速演算回路２６が接続されている。クロック発生回路
は、ＣＰＵ１６、高速演算回路２６、高速化専用入出力
回路２７及びタイマー回路２８を除く上述の各回路を含
むものである。
の入力端子がインバータ３の出力端子に接続されたＯＲ
回路７の他方の入力端子に接続されている。ＯＲ回路７
の出力端子は、カウンタ２４及びＲ−Ｓフリップフロッ
プ２５のＲ入力端子に接続されている。ＡＮＤ回路６か
ら出力されるクロックは、ＣＰＵ１６及びＣＰＵ１６の
高速化専用入出力回路２７、タイマー回路２８等のマイ
クロコンピュータ３３の周辺回路へ供給されている。Ｃ
ＰＵ１６には、ＣＰＵ１６の処理を高速化するための高
速演算回路２６が接続されている。クロック発生回路
は、ＣＰＵ１６、高速演算回路２６、高速化専用入出力
回路２７及びタイマー回路２８を除く上述の各回路を含
むものである。
【０００６】このような構成のクロック発生回路及びマ
イクロコンピュータ３３の、セラミック振動子１０が発
振を開始するときの動作を以下に説明する。セラミック
振動子１０が発振を開始する場合は、マイクロコンピュ
ータ３３の電源が投入された場合と、ＣＰＵ１６が出力
する信号により、制御レジスタ５に“Ｌ”が書き込ま
れ、制御レジスタ５のＱ出力が“Ｌ”になってセラミッ
ク振動子１０の発振が停止されるクロック停止モードの
状態から、割り込み信号が入力され、制御レジスタ５が
セットされて、制御レジスタ５のＱ出力が“Ｈ”になる
場合との２つの場合がある。ここでは、クロック停止モ
ードの状態から発振を開始するする場合について、各部
の出力波形を示す図６の波形図を参照しながら説明す
る。
イクロコンピュータ３３の、セラミック振動子１０が発
振を開始するときの動作を以下に説明する。セラミック
振動子１０が発振を開始する場合は、マイクロコンピュ
ータ３３の電源が投入された場合と、ＣＰＵ１６が出力
する信号により、制御レジスタ５に“Ｌ”が書き込ま
れ、制御レジスタ５のＱ出力が“Ｌ”になってセラミッ
ク振動子１０の発振が停止されるクロック停止モードの
状態から、割り込み信号が入力され、制御レジスタ５が
セットされて、制御レジスタ５のＱ出力が“Ｈ”になる
場合との２つの場合がある。ここでは、クロック停止モ
ードの状態から発振を開始するする場合について、各部
の出力波形を示す図６の波形図を参照しながら説明す
る。
【０００７】ＯＲ回路４に割り込み信号が入力されたと
き、ＯＲ回路４は“Ｈ”を出力するので、制御レジスタ
５は、セットされＱ出力が“Ｈ”になる。これにより、
セラミック振動子１０は、図６（ａ）の破線に示すよう
に、Ｈレベルから発振を開始する（電源が投入された場
合は、実線に示すように、Ｌレベルから開始する）。セ
ラミック振動子１０は、発振の初期（発振開始時）に
は、発振電圧の振幅は小さく、また、高次の周波数（３
〜４倍程度）を含む不安定な波形となる（図６
（ａ））。この不安定な波形は、インバータ２により図
６（ｃ）に示すように整形されるが、この整形された波
形をそのままクロックに使用すると、素子の作動速度が
クロック周期に追いつかないため、マイクロコンピュー
タ３３は、誤動作したり暴走を始めたりして、正常に作
動しなくなる。
き、ＯＲ回路４は“Ｈ”を出力するので、制御レジスタ
５は、セットされＱ出力が“Ｈ”になる。これにより、
セラミック振動子１０は、図６（ａ）の破線に示すよう
に、Ｈレベルから発振を開始する（電源が投入された場
合は、実線に示すように、Ｌレベルから開始する）。セ
ラミック振動子１０は、発振の初期（発振開始時）に
は、発振電圧の振幅は小さく、また、高次の周波数（３
〜４倍程度）を含む不安定な波形となる（図６
（ａ））。この不安定な波形は、インバータ２により図
６（ｃ）に示すように整形されるが、この整形された波
形をそのままクロックに使用すると、素子の作動速度が
クロック周期に追いつかないため、マイクロコンピュー
タ３３は、誤動作したり暴走を始めたりして、正常に作
動しなくなる。
【０００８】そのため、従来は、セラミック振動子１０
が安定した発振状態になるまで、クロックを出力しない
ようにしていた。即ち、インバータ２により整形された
パルスをカウンタ２４が所定数（セラミック振動子１０
が安定した発振状態になるまでに要する時間分のカウン
ト数）カウントし、そのオーバーフロー信号Ｑ（図６
（ｄ））がＲ−Ｓフリップフロップ２５をセットする。
このとき、Ｒ−Ｓフリップフロップ２５のＱ出力が
“Ｈ”になり、これにより初めて、ＡＮＤ回路６から、
インバータ２により整形されたパルスがクロックとして
出力されるようになっている（図６（ｅ））。
が安定した発振状態になるまで、クロックを出力しない
ようにしていた。即ち、インバータ２により整形された
パルスをカウンタ２４が所定数（セラミック振動子１０
が安定した発振状態になるまでに要する時間分のカウン
ト数）カウントし、そのオーバーフロー信号Ｑ（図６
（ｄ））がＲ−Ｓフリップフロップ２５をセットする。
このとき、Ｒ−Ｓフリップフロップ２５のＱ出力が
“Ｈ”になり、これにより初めて、ＡＮＤ回路６から、
インバータ２により整形されたパルスがクロックとして
出力されるようになっている（図６（ｅ））。
【０００９】尚、カウンタ２４及びＲ−Ｓフリップフロ
ップ２５は、クロック停止モードになったときに、制御
レジスタ５のＱ出力が“Ｌ”になり、バーＱ出力が
“Ｈ”になって、リセットされている（電源が投入され
た場合は、図６（ｂ）に示すように、リセットバー信号
“Ｌ”がインバータ３に入力されるので、インバータ３
の出力“Ｈ”により、カウンタ２４及びＲ−Ｓフリップ
フロップ２５がリセットされる）。
ップ２５は、クロック停止モードになったときに、制御
レジスタ５のＱ出力が“Ｌ”になり、バーＱ出力が
“Ｈ”になって、リセットされている（電源が投入され
た場合は、図６（ｂ）に示すように、リセットバー信号
“Ｌ”がインバータ３に入力されるので、インバータ３
の出力“Ｈ”により、カウンタ２４及びＲ−Ｓフリップ
フロップ２５がリセットされる）。
【００１０】
【発明が解決しようとする課題】ところが、セラミック
振動子１０が発振を開始して安定した発振状態になるま
でに要する時間は、数１０μ秒（水晶振動子は数ｍ〜３
０ｍ秒）に達し、マイクロコンピュータが数１０ステッ
プ以上の動作を行える時間であり、特にクロックを停止
させて低消費電力化を図るようなマイクロコンピュータ
を含むシステムでは、復帰動作に使用できる時間が無駄
に経過していた。
振動子１０が発振を開始して安定した発振状態になるま
でに要する時間は、数１０μ秒（水晶振動子は数ｍ〜３
０ｍ秒）に達し、マイクロコンピュータが数１０ステッ
プ以上の動作を行える時間であり、特にクロックを停止
させて低消費電力化を図るようなマイクロコンピュータ
を含むシステムでは、復帰動作に使用できる時間が無駄
に経過していた。
【００１１】本発明は、上述の事情に鑑みてなされたも
のであり、第１発明では、振動子の発振開始時に生じる
共振周波数の高調波をクロックの周波数又は該周波数よ
り低い周波数に分周する分周回路と、高調波が生じる期
間、前記分周回路の出力をクロックとして選択する選択
回路とを設けることにより、発振停止状態からクロック
出力迄の期間を短縮できるクロック発生回路を提供する
ことを目的とする。
のであり、第１発明では、振動子の発振開始時に生じる
共振周波数の高調波をクロックの周波数又は該周波数よ
り低い周波数に分周する分周回路と、高調波が生じる期
間、前記分周回路の出力をクロックとして選択する選択
回路とを設けることにより、発振停止状態からクロック
出力迄の期間を短縮できるクロック発生回路を提供する
ことを目的とする。
【００１２】第２発明では、振動子の発振開始時に生じ
る共振周波数の高調波を、振動子の発振開始時に生じる
共振周波数の高調波をクロックの周波数又は該周波数よ
り低い周波数に分周し、共振周波数を複数周波数に分周
する分周回路と、高調波が生じる期間、選択回路に、ク
ロックの周波数又は該周波数より低い周波数に分周した
周波数を選択させる切り換え手段とを設けることによ
り、発振停止状態からクロック出力迄の期間を短縮でき
るクロック発生回路を提供することを目的とする。第３
発明では、外部からの入力信号により、選択回路に選択
させる分周周波数を切り換える切り換え手段を設けるこ
とにより、外部からの操作により、高調波が生じる期間
の高調波の分周周波数を切り換えることができるクロッ
ク発生回路を提供することを目的とする。
る共振周波数の高調波を、振動子の発振開始時に生じる
共振周波数の高調波をクロックの周波数又は該周波数よ
り低い周波数に分周し、共振周波数を複数周波数に分周
する分周回路と、高調波が生じる期間、選択回路に、ク
ロックの周波数又は該周波数より低い周波数に分周した
周波数を選択させる切り換え手段とを設けることによ
り、発振停止状態からクロック出力迄の期間を短縮でき
るクロック発生回路を提供することを目的とする。第３
発明では、外部からの入力信号により、選択回路に選択
させる分周周波数を切り換える切り換え手段を設けるこ
とにより、外部からの操作により、高調波が生じる期間
の高調波の分周周波数を切り換えることができるクロッ
ク発生回路を提供することを目的とする。
【００１３】第４発明では、振動子の発振開始時に生じ
る共振周波数の高調波をクロックの周波数又は該周波数
より低い周波数に分周し、共振周波数を複数周波数に分
周する分周回路と、振動子の発振開始時におけるマイク
ロコンピュータの作動状態に応じて、高調波が生じる期
間、選択回路に選択させる分周周波数を切り換える切り
換え手段とを設けることにより、振動子の発振開始時に
おけるマイクロコンピュータの作動状態に応じて、高調
波が生じる期間の高調波の分周周波数を切り換えること
ができるクロック発生回路を提供することを目的とす
る。第５発明では、第１〜４発明に係るクロック発生回
路の何れかを含むことにより、クロック停止状態又は電
源オフ状態から作動する迄の期間を短縮できるマイクロ
コンピュータを提供することを目的とする。
る共振周波数の高調波をクロックの周波数又は該周波数
より低い周波数に分周し、共振周波数を複数周波数に分
周する分周回路と、振動子の発振開始時におけるマイク
ロコンピュータの作動状態に応じて、高調波が生じる期
間、選択回路に選択させる分周周波数を切り換える切り
換え手段とを設けることにより、振動子の発振開始時に
おけるマイクロコンピュータの作動状態に応じて、高調
波が生じる期間の高調波の分周周波数を切り換えること
ができるクロック発生回路を提供することを目的とす
る。第５発明では、第１〜４発明に係るクロック発生回
路の何れかを含むことにより、クロック停止状態又は電
源オフ状態から作動する迄の期間を短縮できるマイクロ
コンピュータを提供することを目的とする。
【００１４】
【課題を解決するための手段】第１発明に係るクロック
発生回路は、振動子に電圧を加え、該振動子固有の共振
周波数の発振からクロックを得るクロック発生回路にお
いて、前記振動子の発振開始時に生じる前記共振周波数
の高調波を前記クロックの周波数又は該周波数より低い
周波数に分周する分周回路と、前記高調波が生じる期
間、前記分周回路の出力を前記クロックとして選択する
選択回路とを備えることを特徴とする。
発生回路は、振動子に電圧を加え、該振動子固有の共振
周波数の発振からクロックを得るクロック発生回路にお
いて、前記振動子の発振開始時に生じる前記共振周波数
の高調波を前記クロックの周波数又は該周波数より低い
周波数に分周する分周回路と、前記高調波が生じる期
間、前記分周回路の出力を前記クロックとして選択する
選択回路とを備えることを特徴とする。
【００１５】第２発明に係るクロック発生回路は、振動
子に電圧を加えて得られる該振動子固有の共振周波数を
複数周波数に分周し、前記共振周波数及び前記複数周波
数がそれぞれ入力された選択回路が、その入力された周
波数の何れかを、必要に応じてクロックの周波数として
選択するクロック発生回路において、前記振動子の発振
開始時に生じる前記共振周波数の高調波を前記クロック
の周波数又は該周波数より低い周波数に分周し、前記共
振周波数を前記複数周波数に分周する分周回路と、前記
高調波が生じる期間、前記選択回路に、前記クロックの
周波数又は該周波数より低い周波数に分周した周波数を
選択させる切り換え手段とを備えることを特徴とする。
子に電圧を加えて得られる該振動子固有の共振周波数を
複数周波数に分周し、前記共振周波数及び前記複数周波
数がそれぞれ入力された選択回路が、その入力された周
波数の何れかを、必要に応じてクロックの周波数として
選択するクロック発生回路において、前記振動子の発振
開始時に生じる前記共振周波数の高調波を前記クロック
の周波数又は該周波数より低い周波数に分周し、前記共
振周波数を前記複数周波数に分周する分周回路と、前記
高調波が生じる期間、前記選択回路に、前記クロックの
周波数又は該周波数より低い周波数に分周した周波数を
選択させる切り換え手段とを備えることを特徴とする。
【００１６】第３発明に係るクロック発生回路は、切り
換え手段は、外部からの入力信号により、選択回路に選
択させる分周周波数を切り換えることを特徴とする。
換え手段は、外部からの入力信号により、選択回路に選
択させる分周周波数を切り換えることを特徴とする。
【００１７】第４発明に係るクロック発生回路は、振動
子に電圧を加えて得られる該振動子固有の共振周波数を
複数周波数に分周し、前記共振周波数及び前記複数周波
数がそれぞれ入力された選択回路が、その入力された周
波数の何れかを、必要に応じてクロックの周波数として
選択し、マイクロコンピュータへクロックを供給するク
ロック発生回路において、前記振動子の発振開始時に生
じる前記共振周波数の高調波を前記クロックの周波数又
は該周波数より低い周波数に分周し、前記共振周波数を
前記複数周波数に分周する分周回路と、前記振動子の発
振開始時における前記マイクロコンピュータの作動状態
に応じて、前記高調波が生じる期間、前記選択回路に選
択させる分周周波数を切り換える切り換え手段を備える
ことを特徴とする。
子に電圧を加えて得られる該振動子固有の共振周波数を
複数周波数に分周し、前記共振周波数及び前記複数周波
数がそれぞれ入力された選択回路が、その入力された周
波数の何れかを、必要に応じてクロックの周波数として
選択し、マイクロコンピュータへクロックを供給するク
ロック発生回路において、前記振動子の発振開始時に生
じる前記共振周波数の高調波を前記クロックの周波数又
は該周波数より低い周波数に分周し、前記共振周波数を
前記複数周波数に分周する分周回路と、前記振動子の発
振開始時における前記マイクロコンピュータの作動状態
に応じて、前記高調波が生じる期間、前記選択回路に選
択させる分周周波数を切り換える切り換え手段を備える
ことを特徴とする。
【００１８】第５発明に係るマイクロコンピュータは、
第１〜３発明に係るクロック発生回路の何れかを含むこ
とを特徴とする。
第１〜３発明に係るクロック発生回路の何れかを含むこ
とを特徴とする。
【００１９】
【作用】第１発明に係るクロック発生回路では、分周回
路が、振動子の発振開始時に生じる共振周波数の高調波
をクロックの周波数又は該周波数より低い周波数に分周
し、選択回路は、高調波が生じる期間、この分周回路の
出力をクロックとして選択し出力する。
路が、振動子の発振開始時に生じる共振周波数の高調波
をクロックの周波数又は該周波数より低い周波数に分周
し、選択回路は、高調波が生じる期間、この分周回路の
出力をクロックとして選択し出力する。
【００２０】第２発明に係るクロック発生回路では、分
周回路は、振動子の発振開始時に生じる共振周波数の高
調波をクロックの周波数又は該周波数より低い周波数に
分周し、また、共振周波数を複数周波数に分周する。そ
して、切り換え手段は、高調波が生じる期間、選択回路
に、クロックの周波数又は該周波数より低い周波数に分
周した周波数を選択させる。
周回路は、振動子の発振開始時に生じる共振周波数の高
調波をクロックの周波数又は該周波数より低い周波数に
分周し、また、共振周波数を複数周波数に分周する。そ
して、切り換え手段は、高調波が生じる期間、選択回路
に、クロックの周波数又は該周波数より低い周波数に分
周した周波数を選択させる。
【００２１】第３発明に係るクロック発生回路では、切
り換え手段は、外部からの入力信号により、選択回路に
選択させる分周周波数を切り換える。
り換え手段は、外部からの入力信号により、選択回路に
選択させる分周周波数を切り換える。
【００２２】第４発明に係るクロック発生回路では、分
周回路は、振動子の発振開始時に生じる共振周波数の高
調波をクロックの周波数又は該周波数より低い周波数に
分周し、また、共振周波数を複数周波数に分周する。そ
して、切り換え手段は、振動子の発振開始時におけるマ
イクロコンピュータの作動状態に応じて、高調波が生じ
る期間、選択回路に選択させる分周周波数を切り換え
る。
周回路は、振動子の発振開始時に生じる共振周波数の高
調波をクロックの周波数又は該周波数より低い周波数に
分周し、また、共振周波数を複数周波数に分周する。そ
して、切り換え手段は、振動子の発振開始時におけるマ
イクロコンピュータの作動状態に応じて、高調波が生じ
る期間、選択回路に選択させる分周周波数を切り換え
る。
【００２３】第５発明に係るマイクロコンピュータで
は、クロック発生回路が、クロック停止状態又は電源オ
フ状態から、即時にクロックを出力する。
は、クロック発生回路が、クロック停止状態又は電源オ
フ状態から、即時にクロックを出力する。
【００２４】
【実施例】以下に、本発明をその実施例を示す図面に基
づき説明する。 実施例１．図１は、第１，２発明に係るクロック発生回
路及びこのクロック発生回路を含む第５発明に係るマイ
クロコンピュータの１実施例の構成を示したブロック図
である。このクロック発生回路は、セラミック振動子１
０の両端が、それぞれ他端が接地された負荷容量１１
ａ，１１ｂに接続され、セラミック振動子１０と負荷容
量１１ａとの接続点はＮＡＮＤ回路１の一方の入力端子
に接続され、ＮＡＮＤ回路１の出力端子はセラック振動
子１０と負荷容量１１ｂとの接続点に接続されている。
ＮＡＮＤ回路１の出力端子と一方の入力端子との間には
負帰還抵抗１２が接続されている。
づき説明する。 実施例１．図１は、第１，２発明に係るクロック発生回
路及びこのクロック発生回路を含む第５発明に係るマイ
クロコンピュータの１実施例の構成を示したブロック図
である。このクロック発生回路は、セラミック振動子１
０の両端が、それぞれ他端が接地された負荷容量１１
ａ，１１ｂに接続され、セラミック振動子１０と負荷容
量１１ａとの接続点はＮＡＮＤ回路１の一方の入力端子
に接続され、ＮＡＮＤ回路１の出力端子はセラック振動
子１０と負荷容量１１ｂとの接続点に接続されている。
ＮＡＮＤ回路１の出力端子と一方の入力端子との間には
負帰還抵抗１２が接続されている。
【００２５】ＮＡＮＤ回路１の他方の入力端子は、セラ
ミック振動子１０の発振を起動／停止させる制御レジス
タ５のＱ出力端子に接続され、制御レジスタ５のＳ入力
端子は、マイクロコンピュータ３０の割り込み信号及び
リセット信号の何れかを出力するＯＲ回路４の出力端子
に接続されている。ＯＲ回路４へ入力されるリセット信
号は、リセットバー信号がインバータ３により反転され
たものである。制御レジスタ５のＤ入力端子及びクロッ
ク入力端子は、マイクロコンピュータ３０のＣＰＵ１６
にそれぞれ接続されている。
ミック振動子１０の発振を起動／停止させる制御レジス
タ５のＱ出力端子に接続され、制御レジスタ５のＳ入力
端子は、マイクロコンピュータ３０の割り込み信号及び
リセット信号の何れかを出力するＯＲ回路４の出力端子
に接続されている。ＯＲ回路４へ入力されるリセット信
号は、リセットバー信号がインバータ３により反転され
たものである。制御レジスタ５のＤ入力端子及びクロッ
ク入力端子は、マイクロコンピュータ３０のＣＰＵ１６
にそれぞれ接続されている。
【００２６】ＮＡＮＤ回路１の出力端子に生じるセラミ
ック振動子１０の発振電圧は、インバータ２によりバッ
ファリングされパルスに整形されて、Ｔ入力周波数をＴ
／２，Ｔ／４，Ｔ／８に分周して出力する分周回路１３
へ入力される。分周回路１３は、リセットされると、各
出力が全て“Ｌ”になるようになっている。分周回路１
３のＴ／２（２分周）出力端子、Ｔ／４（４分周）出力
端子、Ｔ／８（８分周）出力端子及びインバータ２の
（Ｔ）出力端子は、それぞれセレクタ１４のＩＮ1 入力
端子、ＩＮ2 入力端子、ＩＮ3 入力端子及びＩＮ0 入力
端子にそれぞれ接続されている。
ック振動子１０の発振電圧は、インバータ２によりバッ
ファリングされパルスに整形されて、Ｔ入力周波数をＴ
／２，Ｔ／４，Ｔ／８に分周して出力する分周回路１３
へ入力される。分周回路１３は、リセットされると、各
出力が全て“Ｌ”になるようになっている。分周回路１
３のＴ／２（２分周）出力端子、Ｔ／４（４分周）出力
端子、Ｔ／８（８分周）出力端子及びインバータ２の
（Ｔ）出力端子は、それぞれセレクタ１４のＩＮ1 入力
端子、ＩＮ2 入力端子、ＩＮ3 入力端子及びＩＮ0 入力
端子にそれぞれ接続されている。
【００２７】セレクタ１４は、Ｃ1 ，Ｃ2 入力端子に与
えられる信号に従って、ＩＮ1 入力端子、ＩＮ2 入力端
子、ＩＮ3 入力端子及びＩＮ0 入力端子の入力の何れか
を選択して出力する。セレクタ１４の出力は、ＡＮＤ回
路６の一方の入力端子へ入力され、ＡＮＤ回路６の他方
の入力端子は、制御レジスタ５のＱ出力端子に接続され
ている。ＡＮＤ回路６から出力されるクロックは、ＣＰ
Ｕ１６及びマイクロコンピュータ３０の各部へ供給され
ている。
えられる信号に従って、ＩＮ1 入力端子、ＩＮ2 入力端
子、ＩＮ3 入力端子及びＩＮ0 入力端子の入力の何れか
を選択して出力する。セレクタ１４の出力は、ＡＮＤ回
路６の一方の入力端子へ入力され、ＡＮＤ回路６の他方
の入力端子は、制御レジスタ５のＱ出力端子に接続され
ている。ＡＮＤ回路６から出力されるクロックは、ＣＰ
Ｕ１６及びマイクロコンピュータ３０の各部へ供給され
ている。
【００２８】制御レジスタ５のバーＱ出力端子は、一方
の入力端子がインバータ３の出力端子に接続されたＯＲ
回路７の他方の入力端子に接続されている。ＯＲ回路７
の出力端子は、分周回路１３のＲ入力端子と、セレクタ
１４のＣ1 ，Ｃ2 入力端子への入力信号をそれぞれＱ出
力により設定する制御レジスタ８，９の各Ｒ入力端子と
に接続されている。制御レジスタ８，９の各Ｄ入力端子
及びクロック入力端子は、それぞれＣＰＵ１６に接続さ
れている。クロック発生回路は、ＣＰＵ１６を除く上述
の各回路を含むものである。
の入力端子がインバータ３の出力端子に接続されたＯＲ
回路７の他方の入力端子に接続されている。ＯＲ回路７
の出力端子は、分周回路１３のＲ入力端子と、セレクタ
１４のＣ1 ，Ｃ2 入力端子への入力信号をそれぞれＱ出
力により設定する制御レジスタ８，９の各Ｒ入力端子と
に接続されている。制御レジスタ８，９の各Ｄ入力端子
及びクロック入力端子は、それぞれＣＰＵ１６に接続さ
れている。クロック発生回路は、ＣＰＵ１６を除く上述
の各回路を含むものである。
【００２９】以下に、このような構成のクロック発生回
路及びマイクロコンピュータ３０の動作を、その各部の
出力波形を示す図２の波形図を参照しながら説明する。
セラミック振動子１０が発振を開始する場合は、マイク
ロコンピュータ３０の電源が投入された場合と、ＣＰＵ
１６が出力する信号により、制御レジスタ５に“Ｌ”が
書き込まれ、制御レジスタ５のＱ出力が“Ｌ”になって
セラミック振動子１０の発振が停止されるクロック停止
モードの状態から、割り込み信号が入力され、制御レジ
スタ５がセットされて、制御レジスタ５のＱ出力が
“Ｈ”になる場合との２つの場合がある。
路及びマイクロコンピュータ３０の動作を、その各部の
出力波形を示す図２の波形図を参照しながら説明する。
セラミック振動子１０が発振を開始する場合は、マイク
ロコンピュータ３０の電源が投入された場合と、ＣＰＵ
１６が出力する信号により、制御レジスタ５に“Ｌ”が
書き込まれ、制御レジスタ５のＱ出力が“Ｌ”になって
セラミック振動子１０の発振が停止されるクロック停止
モードの状態から、割り込み信号が入力され、制御レジ
スタ５がセットされて、制御レジスタ５のＱ出力が
“Ｈ”になる場合との２つの場合がある。
【００３０】マイクロコンピュータ３０の電源が投入さ
れた場合、電源投入時のリセットバー信号は“Ｌ”であ
り（図２（ｂ））、リセット信号は“Ｈ”である。リセ
ットバー信号は、その後、電源電圧がマイクロコンピュ
ータ３０の各回路が作動するのに十分な電圧になったと
きに、“Ｈ”に設定される（図２（ｂ））。リセットバ
ー信号“Ｌ”（図２（ｂ））がインバータ３で反転され
たリセット信号“Ｈ”による、ＯＲ回路４の出力信号
“Ｈ”は、制御レジスタ５をセットし、制御レジスタ５
のＱ出力は“Ｈ”になる。また、リセットバー信号
“Ｌ”（図２（ｂ））がインバータ３で反転されたリセ
ット信号“Ｈ”による、ＯＲ回路７の出力信号“Ｈ”
は、制御レジスタ８，９をそれぞれリセットし、制御レ
ジスタ８，９のＱ出力はそれぞれ“Ｌ”になる。
れた場合、電源投入時のリセットバー信号は“Ｌ”であ
り（図２（ｂ））、リセット信号は“Ｈ”である。リセ
ットバー信号は、その後、電源電圧がマイクロコンピュ
ータ３０の各回路が作動するのに十分な電圧になったと
きに、“Ｈ”に設定される（図２（ｂ））。リセットバ
ー信号“Ｌ”（図２（ｂ））がインバータ３で反転され
たリセット信号“Ｈ”による、ＯＲ回路４の出力信号
“Ｈ”は、制御レジスタ５をセットし、制御レジスタ５
のＱ出力は“Ｈ”になる。また、リセットバー信号
“Ｌ”（図２（ｂ））がインバータ３で反転されたリセ
ット信号“Ｈ”による、ＯＲ回路７の出力信号“Ｈ”
は、制御レジスタ８，９をそれぞれリセットし、制御レ
ジスタ８，９のＱ出力はそれぞれ“Ｌ”になる。
【００３１】制御レジスタ５のＱ出力が“Ｈ”になった
時点で、セラミック振動子１０は、発振を開始し、不安
定で共振周波数の高調波を発振する状態を経て、共振周
波数を発振する安定状態になる（図２（ａ））。このと
き、インバータ２の出力波形は、図２（ｃ）に示すよう
に推移し、これにより、分周回路１３のＴ／２出力端
子、Ｔ／４出力端子、Ｔ／８出力端子の各出力波形は、
それぞれ図２（ｄ），（ｅ），（ｆ）に示すように推移
する。制御レジスタ５のＱ出力が“Ｈ”になった時点で
は、制御レジスタ８，９のＱ出力はそれぞれ“Ｌ”であ
る。セレクタ１４は、Ｃ1 ，Ｃ2 入力端子がそれぞれ
“Ｌ”のときは、ＩＮ3 入力を選択して出力するように
設定されており、このとき、セレクタ１４は、分周回路
１３のＴ／８出力端子の分周波形（図２（ｆ））を出力
する。この分周波形出力は、他方の入力端子に制御レジ
スタ５のＱ出力“Ｈ”が入力されているＡＮＤ回路６の
一方の入力端子に入力され、ＡＮＤ回路６の出力端子か
らクロックとして出力される。
時点で、セラミック振動子１０は、発振を開始し、不安
定で共振周波数の高調波を発振する状態を経て、共振周
波数を発振する安定状態になる（図２（ａ））。このと
き、インバータ２の出力波形は、図２（ｃ）に示すよう
に推移し、これにより、分周回路１３のＴ／２出力端
子、Ｔ／４出力端子、Ｔ／８出力端子の各出力波形は、
それぞれ図２（ｄ），（ｅ），（ｆ）に示すように推移
する。制御レジスタ５のＱ出力が“Ｈ”になった時点で
は、制御レジスタ８，９のＱ出力はそれぞれ“Ｌ”であ
る。セレクタ１４は、Ｃ1 ，Ｃ2 入力端子がそれぞれ
“Ｌ”のときは、ＩＮ3 入力を選択して出力するように
設定されており、このとき、セレクタ１４は、分周回路
１３のＴ／８出力端子の分周波形（図２（ｆ））を出力
する。この分周波形出力は、他方の入力端子に制御レジ
スタ５のＱ出力“Ｈ”が入力されているＡＮＤ回路６の
一方の入力端子に入力され、ＡＮＤ回路６の出力端子か
らクロックとして出力される。
【００３２】振動子の発振開始時における高調波の周波
数は、共振周波数の３〜４倍程度であるので、発振開始
時にＴ／８出力端子の分周波形（図２（ｆ））によるク
ロック（周波数は、通常の場合の３／８〜１／２程度に
なる）が供給された場合でも、マイクロコンピュータ３
０は正常に作動する。従って、従来は、クロックが供給
されず、マイクロコンピュータ３０の作動が禁止されて
いた期間でも、プログラム処理を行うことができる。
数は、共振周波数の３〜４倍程度であるので、発振開始
時にＴ／８出力端子の分周波形（図２（ｆ））によるク
ロック（周波数は、通常の場合の３／８〜１／２程度に
なる）が供給された場合でも、マイクロコンピュータ３
０は正常に作動する。従って、従来は、クロックが供給
されず、マイクロコンピュータ３０の作動が禁止されて
いた期間でも、プログラム処理を行うことができる。
【００３３】ＣＰＵ１６は、セラミック振動子１０の発
振が安定するのに要する時間（発振開始からの累計クロ
ック数により判断する）が経過すると、制御レジスタ
８，９に書き込みを行って、セレクタ１４のＣ1 ，Ｃ2
入力端子への入力を設定し直す。これにより、セレクタ
１４は、分周回路１３のＴ／２出力端子又はＴ／４出力
端子の出力波形を出力し、ＡＮＤ回路６から出力される
クロックの周期を通常の周期に速める。
振が安定するのに要する時間（発振開始からの累計クロ
ック数により判断する）が経過すると、制御レジスタ
８，９に書き込みを行って、セレクタ１４のＣ1 ，Ｃ2
入力端子への入力を設定し直す。これにより、セレクタ
１４は、分周回路１３のＴ／２出力端子又はＴ／４出力
端子の出力波形を出力し、ＡＮＤ回路６から出力される
クロックの周期を通常の周期に速める。
【００３４】クロック停止モードは、ＣＰＵ１６が出力
する信号により、制御レジスタ５に“Ｌ”が書き込ま
れ、制御レジスタ５のＱ出力が“Ｌ”になってセラミッ
ク振動子１０の発振が停止されている状態である。この
とき、ＮＡＮＤ回路６の他方の入力端子は“Ｌ”、制御
レジスタ５のバーＱ出力は“Ｈ”、ＯＲ回路の出力は
“Ｈ”になり、分周回路１３及び制御レジスタ８，９は
リセットされ、セレクタ１４はＩＮ3 入力を選択してい
る。クロック停止モードから復帰するのは、外部割り込
み信号が入力された場合又はリセットバー信号が入力さ
れた場合である。リセットバー信号が入力された場合
は、上述した電源が投入された場合と同様である。
する信号により、制御レジスタ５に“Ｌ”が書き込ま
れ、制御レジスタ５のＱ出力が“Ｌ”になってセラミッ
ク振動子１０の発振が停止されている状態である。この
とき、ＮＡＮＤ回路６の他方の入力端子は“Ｌ”、制御
レジスタ５のバーＱ出力は“Ｈ”、ＯＲ回路の出力は
“Ｈ”になり、分周回路１３及び制御レジスタ８，９は
リセットされ、セレクタ１４はＩＮ3 入力を選択してい
る。クロック停止モードから復帰するのは、外部割り込
み信号が入力された場合又はリセットバー信号が入力さ
れた場合である。リセットバー信号が入力された場合
は、上述した電源が投入された場合と同様である。
【００３５】外部割り込み信号（“Ｈ”とする）が入力
された場合、ＯＲ回路４の出力信号“Ｈ”は、制御レジ
スタ５をセットし、制御レジスタ５のＱ出力は“Ｈ”に
なる。このとき、ＮＡＮＤ回路１の出力は、図２（ａ）
の破線に示すような波形で立ち上がり、電源電圧の１／
２の電圧になってからは、図２（ａ）の実線に示すよう
な波形となり、ＮＡＮＤ回路１（セラミック振動子１
０）は発振を開始する。この発振は、不安定で共振周波
数の高調波を発振する状態を経て、共振周波数を発振す
る安定状態になる（図２（ａ））。このとき、インバー
タ２の出力波形は、図２（ｃ）に示すように推移し、こ
れにより、分周回路１３のＴ／２出力端子、Ｔ／４出力
端子、Ｔ／８出力端子の各出力波形は、それぞれ図２
（ｄ），（ｅ），（ｆ）に示すように推移する。
された場合、ＯＲ回路４の出力信号“Ｈ”は、制御レジ
スタ５をセットし、制御レジスタ５のＱ出力は“Ｈ”に
なる。このとき、ＮＡＮＤ回路１の出力は、図２（ａ）
の破線に示すような波形で立ち上がり、電源電圧の１／
２の電圧になってからは、図２（ａ）の実線に示すよう
な波形となり、ＮＡＮＤ回路１（セラミック振動子１
０）は発振を開始する。この発振は、不安定で共振周波
数の高調波を発振する状態を経て、共振周波数を発振す
る安定状態になる（図２（ａ））。このとき、インバー
タ２の出力波形は、図２（ｃ）に示すように推移し、こ
れにより、分周回路１３のＴ／２出力端子、Ｔ／４出力
端子、Ｔ／８出力端子の各出力波形は、それぞれ図２
（ｄ），（ｅ），（ｆ）に示すように推移する。
【００３６】セレクタ１４は、上述のクロック停止モー
ドになったときに、ＩＮ3 入力を選択しているので、分
周回路１３のＴ／８出力端子の分周波形（図２（ｆ））
を出力する。この分周波形出力は、他方の入力端子に制
御レジスタ５のＱ出力“Ｈ”が入力されているＡＮＤ回
路６の一方の入力端子に入力され、ＡＮＤ回路６の出力
端子からクロックとして出力される。以後の動作は、上
述した電源が投入された場合と同様であり、同様の効果
が得られる。
ドになったときに、ＩＮ3 入力を選択しているので、分
周回路１３のＴ／８出力端子の分周波形（図２（ｆ））
を出力する。この分周波形出力は、他方の入力端子に制
御レジスタ５のＱ出力“Ｈ”が入力されているＡＮＤ回
路６の一方の入力端子に入力され、ＡＮＤ回路６の出力
端子からクロックとして出力される。以後の動作は、上
述した電源が投入された場合と同様であり、同様の効果
が得られる。
【００３７】尚、本実施例では、発振開始時に８分周出
力がクロックとして出力される例を示したが、振動子の
発振開始時に生じる高調波をクロックの周波数又はこの
周波数より低い周波数に分周できればよく、８分周出力
に限らないことは言うまでもなく、また、高調波の周波
数が共振周波数の３〜４倍程度でない場合でも同様のこ
とが可能なことは言う迄もない。例えば、振動子の共振
周波数がマイクロコンピュータの回路が作動可能な周波
数の１／２程度であれば、発振開始時に４分周出力を必
ず選択するように構成しても良く、振動子の共振周波数
がマイクロコンピュータの回路が作動可能な周波数の１
／４程度であれば、発振開始時に２分周出力を必ず選択
するように構成しても良い。
力がクロックとして出力される例を示したが、振動子の
発振開始時に生じる高調波をクロックの周波数又はこの
周波数より低い周波数に分周できればよく、８分周出力
に限らないことは言うまでもなく、また、高調波の周波
数が共振周波数の３〜４倍程度でない場合でも同様のこ
とが可能なことは言う迄もない。例えば、振動子の共振
周波数がマイクロコンピュータの回路が作動可能な周波
数の１／２程度であれば、発振開始時に４分周出力を必
ず選択するように構成しても良く、振動子の共振周波数
がマイクロコンピュータの回路が作動可能な周波数の１
／４程度であれば、発振開始時に２分周出力を必ず選択
するように構成しても良い。
【００３８】実施例２．図３は、第１，３発明に係るク
ロック発生回路及びこのクロック発生回路を含む第５発
明に係るマイクロコンピュータの１実施例の構成を示し
たブロック図である。このクロック発生回路は、実施例
１で説明したクロック発生回路の構成に加えて、マイク
ロコンピュータ３１外部からクロックを選択するクロッ
ク選択信号を伝えるためのクロック選択信号線１９ａが
設けられている。クロック選択信号線１９ａは、ＯＲ回
路７の出力を制御レジスタ８のＳ入力端子及びＲ入力端
子の何れに伝えるかを切り換えるリセット信号セレクタ
１８に接続され、ＯＲ回路７の出力を制御レジスタ９の
Ｓ入力端子及びＲ入力端子の何れに伝えるかを切り換え
るリセット信号セレクタ１９に、インバータ１５を介し
て接続されている。
ロック発生回路及びこのクロック発生回路を含む第５発
明に係るマイクロコンピュータの１実施例の構成を示し
たブロック図である。このクロック発生回路は、実施例
１で説明したクロック発生回路の構成に加えて、マイク
ロコンピュータ３１外部からクロックを選択するクロッ
ク選択信号を伝えるためのクロック選択信号線１９ａが
設けられている。クロック選択信号線１９ａは、ＯＲ回
路７の出力を制御レジスタ８のＳ入力端子及びＲ入力端
子の何れに伝えるかを切り換えるリセット信号セレクタ
１８に接続され、ＯＲ回路７の出力を制御レジスタ９の
Ｓ入力端子及びＲ入力端子の何れに伝えるかを切り換え
るリセット信号セレクタ１９に、インバータ１５を介し
て接続されている。
【００３９】リセット信号セレクタ１８は、クロック選
択信号が“Ｈ”のとき、制御レジスタ８をセットし、ク
ロック選択信号が“Ｌ”のとき、制御レジスタ８をリセ
ットするように構成されている。リセット信号セレクタ
１９は、インバータ１５によりクロック選択信号が反転
されるため、リセット信号セレクタ１８の逆の動作を行
う。その他の構成は、実施例１で説明したクロック発生
回路及びマイクロコンピュータの構成と同様なので、説
明を省略する。
択信号が“Ｈ”のとき、制御レジスタ８をセットし、ク
ロック選択信号が“Ｌ”のとき、制御レジスタ８をリセ
ットするように構成されている。リセット信号セレクタ
１９は、インバータ１５によりクロック選択信号が反転
されるため、リセット信号セレクタ１８の逆の動作を行
う。その他の構成は、実施例１で説明したクロック発生
回路及びマイクロコンピュータの構成と同様なので、説
明を省略する。
【００４０】以下に、このような構成のクロック発生回
路及びマイクロコンピュータ３１の動作を、その各部の
出力波形を示す図２の波形図を参照しながら説明する。
電源投入時のリセットバー信号“Ｌ”が入力されたと
き、又はクロック停止モードへ移行したとき、制御レジ
スタ５のバーＱ出力“Ｈ”が、ＯＲ回路７を通じて出力
される。このとき、リセット信号セレクタ１８は、クロ
ック選択信号が“Ｈ”及び“Ｌ”の何れであるかに従っ
て、セット信号及びリセット信号の何れかを制御レジス
タ８に伝える。リセット信号セレクタ１９は、制御レジ
スタ９に対して、リセット信号セレクタ１８と逆の動作
を行う。
路及びマイクロコンピュータ３１の動作を、その各部の
出力波形を示す図２の波形図を参照しながら説明する。
電源投入時のリセットバー信号“Ｌ”が入力されたと
き、又はクロック停止モードへ移行したとき、制御レジ
スタ５のバーＱ出力“Ｈ”が、ＯＲ回路７を通じて出力
される。このとき、リセット信号セレクタ１８は、クロ
ック選択信号が“Ｈ”及び“Ｌ”の何れであるかに従っ
て、セット信号及びリセット信号の何れかを制御レジス
タ８に伝える。リセット信号セレクタ１９は、制御レジ
スタ９に対して、リセット信号セレクタ１８と逆の動作
を行う。
【００４１】ここで、クロック選択信号が“Ｈ”のと
き、ＯＲ回路７の出力は、制御レジスタ８のＳ入力端子
及び制御レジスタ９のＲ入力端子へ伝えられる。そのた
め、制御レジスタ８はセットされ、制御レジスタ９はリ
セットされて、セレクタ１４はＩＮ2 入力端子を選択
し、セラミック振動子１０の発振開始時には、４分周出
力（Ｔ／４）の波形（図２（ｇ））が、クロックとして
ＡＮＤ回路から出力される。また、クロック選択信号が
“Ｌ”のとき、ＯＲ回路７の出力は、制御レジスタ８の
Ｒ入力端子及び制御レジスタ９のＳ入力端子へ伝えられ
る。そのため、制御レジスタ８はリセットされ、制御レ
ジスタ９はセットされて、セレクタ１４はＩＮ3 入力端
子を選択し、セラミック振動子１０の発振開始時には、
８分周出力（Ｔ／８）の波形（図２（ｆ））が、クロッ
クとしてＡＮＤ回路から出力される。
き、ＯＲ回路７の出力は、制御レジスタ８のＳ入力端子
及び制御レジスタ９のＲ入力端子へ伝えられる。そのた
め、制御レジスタ８はセットされ、制御レジスタ９はリ
セットされて、セレクタ１４はＩＮ2 入力端子を選択
し、セラミック振動子１０の発振開始時には、４分周出
力（Ｔ／４）の波形（図２（ｇ））が、クロックとして
ＡＮＤ回路から出力される。また、クロック選択信号が
“Ｌ”のとき、ＯＲ回路７の出力は、制御レジスタ８の
Ｒ入力端子及び制御レジスタ９のＳ入力端子へ伝えられ
る。そのため、制御レジスタ８はリセットされ、制御レ
ジスタ９はセットされて、セレクタ１４はＩＮ3 入力端
子を選択し、セラミック振動子１０の発振開始時には、
８分周出力（Ｔ／８）の波形（図２（ｆ））が、クロッ
クとしてＡＮＤ回路から出力される。
【００４２】このクロック発生回路及びマイクロコンピ
ュータ３１では、使用状況（振動子が取り替えられて発
振周波数が変わる場合、電源電圧を下げてマイクロコン
ピュータ３１の回路の作動可能周波数が低下する場合
等）に応じて、セラミック振動子１０の発振開時のより
適切なクロックを外部から設定できる。これにより、例
えば、振動子の共振周波数がマイクロコンピュータの回
路が作動可能な周波数の１／２程度であれば、発振開始
時に４分周出力を必ず選択するように、振動子の共振周
波数がマイクロコンピュータの回路が作動可能な周波数
の１／４程度であれば、発振開始時に２分周出力を必ず
選択するようにすることにより、使用条件により構成を
変更することなく、また、使用条件により分周比の設定
が異なるクロック発生回路を使い分けることなく、クロ
ックの切り換えが可能となる。
ュータ３１では、使用状況（振動子が取り替えられて発
振周波数が変わる場合、電源電圧を下げてマイクロコン
ピュータ３１の回路の作動可能周波数が低下する場合
等）に応じて、セラミック振動子１０の発振開時のより
適切なクロックを外部から設定できる。これにより、例
えば、振動子の共振周波数がマイクロコンピュータの回
路が作動可能な周波数の１／２程度であれば、発振開始
時に４分周出力を必ず選択するように、振動子の共振周
波数がマイクロコンピュータの回路が作動可能な周波数
の１／４程度であれば、発振開始時に２分周出力を必ず
選択するようにすることにより、使用条件により構成を
変更することなく、また、使用条件により分周比の設定
が異なるクロック発生回路を使い分けることなく、クロ
ックの切り換えが可能となる。
【００４３】尚、本実施例では、クロック選択信号線は
１本であるが、発振が不安定な期間のクロック周波数
が、マイクロコンピュータの回路の作動可能周波数を超
えないように、クロック選択信号を設定するなら、クロ
ック選択信号線を複数本備えても良い。また、分周回路
により大きな分周比を設定したり、１／３，１／５等の
分周比を設定して、より細かくクロックを制御するよう
に構成しても良い。
１本であるが、発振が不安定な期間のクロック周波数
が、マイクロコンピュータの回路の作動可能周波数を超
えないように、クロック選択信号を設定するなら、クロ
ック選択信号線を複数本備えても良い。また、分周回路
により大きな分周比を設定したり、１／３，１／５等の
分周比を設定して、より細かくクロックを制御するよう
に構成しても良い。
【００４４】実施例３．図４は、第１，４発明に係るク
ロック発生回路の１実施例の構成を示したブロック図で
ある。このクロック発生回路は、実施例１で説明したク
ロック発生回路の構成に加えて、マイクロコンピュータ
３２外部からクロックを選択するクロック選択信号を伝
えるためのクロック選択信号線１８ａ，１９ａが設けら
れている。クロック選択信号線１８ａは、インバータ３
から出力されるリセット信号を制御レジスタ８のＳ入力
端子及びＲ入力端子の何れに伝えるかを切り換えるリセ
ット信号セレクタ１８に接続され、クロック選択信号線
１９ａは、インバータ３から出力されるリセット信号を
制御レジスタ９のＳ入力端子及びＲ入力端子の何れに伝
えるかを切り換えるリセット信号セレクタ１９に接続さ
れている。
ロック発生回路の１実施例の構成を示したブロック図で
ある。このクロック発生回路は、実施例１で説明したク
ロック発生回路の構成に加えて、マイクロコンピュータ
３２外部からクロックを選択するクロック選択信号を伝
えるためのクロック選択信号線１８ａ，１９ａが設けら
れている。クロック選択信号線１８ａは、インバータ３
から出力されるリセット信号を制御レジスタ８のＳ入力
端子及びＲ入力端子の何れに伝えるかを切り換えるリセ
ット信号セレクタ１８に接続され、クロック選択信号線
１９ａは、インバータ３から出力されるリセット信号を
制御レジスタ９のＳ入力端子及びＲ入力端子の何れに伝
えるかを切り換えるリセット信号セレクタ１９に接続さ
れている。
【００４５】マイクロコンピュータ３２のＣＰＵ１６
と、レジスタ２０，２１のＤ入力端子及びクロック入力
端子とはそれぞれ個別に接続されている。レジスタ２０
のＱ出力端子は、制御レジスタ５のバーＱ出力を制御レ
ジスタ８のＳ入力端子及びＲ入力端子の何れに伝えるか
を切り換えるリセット信号セレクタ２２に接続され、レ
ジスタ２１のＱ出力端子は、制御レジスタ５のバーＱ出
力を制御レジスタ９のＳ入力端子及びＲ入力端子の何れ
に伝えるかを切り換えるリセット信号セレクタ２３に接
続されている。
と、レジスタ２０，２１のＤ入力端子及びクロック入力
端子とはそれぞれ個別に接続されている。レジスタ２０
のＱ出力端子は、制御レジスタ５のバーＱ出力を制御レ
ジスタ８のＳ入力端子及びＲ入力端子の何れに伝えるか
を切り換えるリセット信号セレクタ２２に接続され、レ
ジスタ２１のＱ出力端子は、制御レジスタ５のバーＱ出
力を制御レジスタ９のＳ入力端子及びＲ入力端子の何れ
に伝えるかを切り換えるリセット信号セレクタ２３に接
続されている。
【００４６】リセット信号セレクタ１８，２２の制御レ
ジスタ８のＳ入力端子への各出力は、ＯＲ回路２４で和
論理を取られた後、制御レジスタ８のＳ入力端子へ与え
られる。また、リセット信号セレクタ１８，２２の制御
レジスタ８のＲ入力端子への各出力は、ＯＲ回路２５で
和論理を取られた後、制御レジスタ８のＲ入力端子へ与
えられる。
ジスタ８のＳ入力端子への各出力は、ＯＲ回路２４で和
論理を取られた後、制御レジスタ８のＳ入力端子へ与え
られる。また、リセット信号セレクタ１８，２２の制御
レジスタ８のＲ入力端子への各出力は、ＯＲ回路２５で
和論理を取られた後、制御レジスタ８のＲ入力端子へ与
えられる。
【００４７】リセット信号セレクタ１９，２３の制御レ
ジスタ９のＳ入力端子への各出力は、ＯＲ回路２６で和
論理を取られた後、制御レジスタ９のＳ入力端子へ与え
られる。また、リセット信号セレクタ１９，２３の制御
レジスタ９のＲ入力端子への各出力は、ＯＲ回路２７で
和論理を取られた後、制御レジスタ９のＲ入力端子へ与
えられる。尚、実施例１で、制御レジスタ５のバーＱ出
力とインバータ３から出力されるリセット信号との和論
理を取るＯＲ回路７は、本実施例では除かれている。そ
の他の構成は、実施例１で説明したクロック発生回路及
びマイクロコンピュータの構成と同様なので、説明を省
略する。
ジスタ９のＳ入力端子への各出力は、ＯＲ回路２６で和
論理を取られた後、制御レジスタ９のＳ入力端子へ与え
られる。また、リセット信号セレクタ１９，２３の制御
レジスタ９のＲ入力端子への各出力は、ＯＲ回路２７で
和論理を取られた後、制御レジスタ９のＲ入力端子へ与
えられる。尚、実施例１で、制御レジスタ５のバーＱ出
力とインバータ３から出力されるリセット信号との和論
理を取るＯＲ回路７は、本実施例では除かれている。そ
の他の構成は、実施例１で説明したクロック発生回路及
びマイクロコンピュータの構成と同様なので、説明を省
略する。
【００４８】このような構成のクロック発生回路では、
マイクロコンピュータ３２の電源が投入された場合と、
ＣＰＵ１６が出力する信号により、制御レジスタ５に
“Ｌ”が書き込まれ、制御レジスタ５のＱ出力が“Ｌ”
になってセラミック振動子１０の発振が停止されるクロ
ック停止モードの状態から、割り込み信号が入力され、
制御レジスタ５がセットされて、制御レジスタ５のＱ出
力が“Ｈ”になる場合とで、セレクタ１４が選択する分
周比を切り換えるように、ＣＰＵ１６及び外部から制御
する。
マイクロコンピュータ３２の電源が投入された場合と、
ＣＰＵ１６が出力する信号により、制御レジスタ５に
“Ｌ”が書き込まれ、制御レジスタ５のＱ出力が“Ｌ”
になってセラミック振動子１０の発振が停止されるクロ
ック停止モードの状態から、割り込み信号が入力され、
制御レジスタ５がセットされて、制御レジスタ５のＱ出
力が“Ｈ”になる場合とで、セレクタ１４が選択する分
周比を切り換えるように、ＣＰＵ１６及び外部から制御
する。
【００４９】電源が投入された場合は、リセットバー信
号“Ｌ”が入力されたとき、クロック選択信号線１８
ａ，１９ａからのクロック選択信号により、制御レジス
タ８，９のＱ出力がそれぞれ所定の値に設定される（ク
ロック選択信号“Ｈ”のときセットされ、Ｑ出力は
“Ｈ”、クロック選択信号“Ｌ”のときリセットされ、
Ｑ出力は“Ｌ”）。これにより、マイクロコンピュータ
３２の回路が作動可能な周波数になるように、セレクタ
１４の分周出力が選択され、その周波数のクロックが出
力される。
号“Ｌ”が入力されたとき、クロック選択信号線１８
ａ，１９ａからのクロック選択信号により、制御レジス
タ８，９のＱ出力がそれぞれ所定の値に設定される（ク
ロック選択信号“Ｈ”のときセットされ、Ｑ出力は
“Ｈ”、クロック選択信号“Ｌ”のときリセットされ、
Ｑ出力は“Ｌ”）。これにより、マイクロコンピュータ
３２の回路が作動可能な周波数になるように、セレクタ
１４の分周出力が選択され、その周波数のクロックが出
力される。
【００５０】マイクロコンピュータ３２がクロック停止
モードへ移行するときは、クロック選択信号に代わっ
て、ＣＰＵ１６により設定されたレジスタ２０，２１の
各Ｑ出力が、制御レジスタ８，９のＱ出力を所定値に設
定し、電源が投入された場合とは異なる、セレクタ１４
の分周出力を選択しておく。この分周出力は、クロック
停止モードから復帰するときの、マイクロコンピュータ
３２の回路が作動可能な周波数になるように設定されて
いる。これにより、クロック停止モードから復帰すると
き、電源が投入されたときとは異なる、マイクロコンピ
ュータ３２の回路が作動可能な周波数になるように、セ
レクタ１４の分周出力が選択され、その周波数のクロッ
クが出力される。その他の動作は、実施例１で説明した
クロック発生回路及びマイクロコンピュータの動作と同
様なので、説明を省略する。
モードへ移行するときは、クロック選択信号に代わっ
て、ＣＰＵ１６により設定されたレジスタ２０，２１の
各Ｑ出力が、制御レジスタ８，９のＱ出力を所定値に設
定し、電源が投入された場合とは異なる、セレクタ１４
の分周出力を選択しておく。この分周出力は、クロック
停止モードから復帰するときの、マイクロコンピュータ
３２の回路が作動可能な周波数になるように設定されて
いる。これにより、クロック停止モードから復帰すると
き、電源が投入されたときとは異なる、マイクロコンピ
ュータ３２の回路が作動可能な周波数になるように、セ
レクタ１４の分周出力が選択され、その周波数のクロッ
クが出力される。その他の動作は、実施例１で説明した
クロック発生回路及びマイクロコンピュータの動作と同
様なので、説明を省略する。
【００５１】このクロック発生回路では、電源が投入さ
れてリセットバー信号が入力されるときと、クロック停
止モードから復帰するときとで電源電圧が異なり、マイ
クロコンピュータの回路が作動可能な周波数が大きく変
化する場合に特に効果が大きい。例えば、バックアップ
電源と作動時電源との２系統の電源を持つシステムに本
発明を適用した場合、電源投入時はバックアップ電源と
なる電池等の、作動時電源よりも電圧の低い電源を先に
接続する。そして、分周比の大きい、後段の回路が作動
可能な周波数よりも数倍遅いクロックを出力し、バック
アップ電源の消費を少なくすることができる。また、作
動時電源を使用する、クロック停止モードから復帰する
ときは、後段の回路が作動可能な周波数に近いクロック
を出力し、高速で復帰処理を行うことができる。
れてリセットバー信号が入力されるときと、クロック停
止モードから復帰するときとで電源電圧が異なり、マイ
クロコンピュータの回路が作動可能な周波数が大きく変
化する場合に特に効果が大きい。例えば、バックアップ
電源と作動時電源との２系統の電源を持つシステムに本
発明を適用した場合、電源投入時はバックアップ電源と
なる電池等の、作動時電源よりも電圧の低い電源を先に
接続する。そして、分周比の大きい、後段の回路が作動
可能な周波数よりも数倍遅いクロックを出力し、バック
アップ電源の消費を少なくすることができる。また、作
動時電源を使用する、クロック停止モードから復帰する
ときは、後段の回路が作動可能な周波数に近いクロック
を出力し、高速で復帰処理を行うことができる。
【００５２】尚、本実施例では、割り込み信号と、クロ
ック停止モードから復帰するときのクロック分周比を設
定するレジスタ２０，２１とは１組であるが、これを複
数組備えることにより、クロック停止モードから復帰す
るときの分周比をより細かく設定して、高速に復帰する
必要のある割り込みと、高速に復帰する必要のない割り
込みとを区別し、高速に復帰する必要のない割り込みの
ときの消費電流を少なくすることも可能である。また、
上述の各実施例の振動子は、セラミック振動子に限ら
ず、水晶振動子、ＬＣ発振子等あらゆる振動子、発振子
で同様のことが可能である。
ック停止モードから復帰するときのクロック分周比を設
定するレジスタ２０，２１とは１組であるが、これを複
数組備えることにより、クロック停止モードから復帰す
るときの分周比をより細かく設定して、高速に復帰する
必要のある割り込みと、高速に復帰する必要のない割り
込みとを区別し、高速に復帰する必要のない割り込みの
ときの消費電流を少なくすることも可能である。また、
上述の各実施例の振動子は、セラミック振動子に限ら
ず、水晶振動子、ＬＣ発振子等あらゆる振動子、発振子
で同様のことが可能である。
【００５３】
【発明の効果】第１発明に係るクロック発生回路によれ
ば、発振開始時の不安定な発振電圧を、発振が安定する
迄カウントするカウンタが不要になり、発振停止状態か
らクロック出力迄の期間を短縮でき、これを使用するマ
イクロコンピュータはプログラム処理を早く開始でき
る。
ば、発振開始時の不安定な発振電圧を、発振が安定する
迄カウントするカウンタが不要になり、発振停止状態か
らクロック出力迄の期間を短縮でき、これを使用するマ
イクロコンピュータはプログラム処理を早く開始でき
る。
【００５４】第２発明に係るクロック発生回路によれ
ば、発振開始時の不安定な発振電圧を、発振が安定する
迄カウントするカウンタが不要になり、発振停止状態か
らクロック出力迄の期間を短縮できこれを使用するマイ
クロコンピュータはプログラム処理を早く開始できる。
ば、発振開始時の不安定な発振電圧を、発振が安定する
迄カウントするカウンタが不要になり、発振停止状態か
らクロック出力迄の期間を短縮できこれを使用するマイ
クロコンピュータはプログラム処理を早く開始できる。
【００５５】第３発明に係るクロック発生回路によれ
ば、発振開始時の不安定な発振電圧を、発振が安定する
迄カウントするカウンタが不要になり、発振停止状態か
らクロック出力迄の期間を短縮できこれを使用するマイ
クロコンピュータはプログラム処理を早く開始できる。
また、マイクロコンピュータが高速処理を必要としない
場合は、周波数の低いクロックを出力して、消費電力を
小さくできる。
ば、発振開始時の不安定な発振電圧を、発振が安定する
迄カウントするカウンタが不要になり、発振停止状態か
らクロック出力迄の期間を短縮できこれを使用するマイ
クロコンピュータはプログラム処理を早く開始できる。
また、マイクロコンピュータが高速処理を必要としない
場合は、周波数の低いクロックを出力して、消費電力を
小さくできる。
【００５６】第４発明に係るクロック発生回路によれ
ば、発振開始時の不安定な発振電圧を、発振が安定する
迄カウントするカウンタが不要になり、発振停止状態か
らクロック出力迄の期間を短縮できこれを使用するマイ
クロコンピュータはプログラム処理を早く開始できる。
また、振動子の発振開始時におけるマイクロコンピュー
タの作動状態に応じて、高調波が生じる期間の高調波の
分周周波数を切り換えることができ、マイクロコンピュ
ータは、高速処理を必要としない場合は、周波数の低い
クロックを出力して、消費電力を小さくできる。
ば、発振開始時の不安定な発振電圧を、発振が安定する
迄カウントするカウンタが不要になり、発振停止状態か
らクロック出力迄の期間を短縮できこれを使用するマイ
クロコンピュータはプログラム処理を早く開始できる。
また、振動子の発振開始時におけるマイクロコンピュー
タの作動状態に応じて、高調波が生じる期間の高調波の
分周周波数を切り換えることができ、マイクロコンピュ
ータは、高速処理を必要としない場合は、周波数の低い
クロックを出力して、消費電力を小さくできる。
【００５７】第５発明に係るマイクロコンピュータによ
れば、クロック停止状態又は電源オフ状態から作動する
迄の期間を短縮できる。
れば、クロック停止状態又は電源オフ状態から作動する
迄の期間を短縮できる。
【図１】 第１，２発明に係るクロック発生回路及び第
５発明に係るマイクロコンピュータの１実施例の構成を
示したブロック図である。
５発明に係るマイクロコンピュータの１実施例の構成を
示したブロック図である。
【図２】 第１，２発明に係るクロック発生回路の各部
の出力波形を示す波形図である。
の出力波形を示す波形図である。
【図３】 第１，３発明に係るクロック発生回路及び第
５発明に係るマイクロコンピュータの１実施例の構成を
示したブロック図である。
５発明に係るマイクロコンピュータの１実施例の構成を
示したブロック図である。
【図４】 第１，４発明に係るクロック発生回路の１実
施例の構成を示したブロック図である。
施例の構成を示したブロック図である。
【図５】 従来のクロック発生回路及びマイクロコンピ
ュータの１例の構成を示したブロック図である。
ュータの１例の構成を示したブロック図である。
【図６】 従来のクロック発生回路の各部の出力波形を
示す波形図である。
示す波形図である。
１ ＮＡＮＤ回路、２，３，１５ インバータ、４，
７，２４〜２７ ＯＲ回路、５，８，９ 制御レジス
タ、６ ＡＮＤ回路、１０ セラミック振動子、１３
分周回路、１４ セレクタ、１６ ＣＰＵ、１８，１
９，２２，２３ リセット信号セレクタ、１８ａ，１９
ａ クロック選択信号線、２０，２１ レジスタ、３０
〜３３ マイクロコンピュータ。
７，２４〜２７ ＯＲ回路、５，８，９ 制御レジス
タ、６ ＡＮＤ回路、１０ セラミック振動子、１３
分周回路、１４ セレクタ、１６ ＣＰＵ、１８，１
９，２２，２３ リセット信号セレクタ、１８ａ，１９
ａ クロック選択信号線、２０，２１ レジスタ、３０
〜３３ マイクロコンピュータ。
Claims (5)
- 【請求項１】 振動子に電圧を加え、該振動子固有の共
振周波数の発振からクロックを得るクロック発生回路に
おいて、 前記振動子の発振開始時に生じる前記共振周波数の高調
波を前記クロックの周波数又は該周波数より低い周波数
に分周する分周回路と、前記高調波が生じる期間、前記
分周回路の出力を前記クロックとして選択する選択回路
とを備えることを特徴とするクロック発生回路。 - 【請求項２】 振動子に電圧を加えて得られる該振動子
固有の共振周波数を複数周波数に分周し、前記共振周波
数及び前記複数周波数がそれぞれ入力された選択回路
が、その入力された周波数の何れかを、必要に応じてク
ロックの周波数として選択するクロック発生回路におい
て、 前記振動子の発振開始時に生じる前記共振周波数の高調
波を前記クロックの周波数又は該周波数より低い周波数
に分周し、前記共振周波数を前記複数周波数に分周する
分周回路と、前記高調波が生じる期間、前記選択回路
に、前記クロックの周波数又は該周波数より低い周波数
に分周した周波数を選択させる切り換え手段とを備える
ことを特徴とするクロック発生回路。 - 【請求項３】 切り換え手段は、外部からの入力信号に
より、選択回路に選択させる分周周波数を切り換える請
求項２記載のクロック発生回路。 - 【請求項４】 振動子に電圧を加えて得られる該振動子
固有の共振周波数を複数周波数に分周し、前記共振周波
数及び前記複数周波数がそれぞれ入力された選択回路
が、その入力された周波数の何れかを、必要に応じてク
ロックの周波数として選択し、マイクロコンピュータへ
クロックを供給するクロック発生回路において、 前記振動子の発振開始時に生じる前記共振周波数の高調
波を前記クロックの周波数又は該周波数より低い周波数
に分周し、前記共振周波数を前記複数周波数に分周する
分周回路と、前記振動子の発振開始時における前記マイ
クロコンピュータの作動状態に応じて、前記高調波が生
じる期間、前記選択回路に選択させる分周周波数を切り
換える切り換え手段を備えることを特徴とするクロック
発生回路。 - 【請求項５】 請求項１〜３の何れかに記載のクロック
発生回路を含むことを特徴とするマイクロコンピュー
タ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6310635A JPH08166834A (ja) | 1994-12-14 | 1994-12-14 | クロック発生回路及びマイクロコンピュータ |
| KR1019950050111A KR100193778B1 (ko) | 1994-12-14 | 1995-12-14 | 클럭발생회로 |
| US08/572,524 US5606293A (en) | 1994-12-14 | 1995-12-14 | Clock generator for microcomputer having reduced start-up time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6310635A JPH08166834A (ja) | 1994-12-14 | 1994-12-14 | クロック発生回路及びマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08166834A true JPH08166834A (ja) | 1996-06-25 |
Family
ID=18007635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6310635A Pending JPH08166834A (ja) | 1994-12-14 | 1994-12-14 | クロック発生回路及びマイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5606293A (ja) |
| JP (1) | JPH08166834A (ja) |
| KR (1) | KR100193778B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108928A (ja) * | 2004-10-01 | 2006-04-20 | Fujitsu Ltd | 発振器及び半導体装置 |
| JP2010211799A (ja) * | 2009-03-11 | 2010-09-24 | Harman Becker Automotive Systems Gmbh | コンピューティングデバイスおよびその始動方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10143272A (ja) * | 1996-11-06 | 1998-05-29 | Toshiba Corp | 発振回路 |
| US5963068A (en) * | 1997-07-28 | 1999-10-05 | Motorola Inc. | Fast start-up processor clock generation method and system |
| FR2788145B1 (fr) * | 1999-01-05 | 2001-08-17 | St Microelectronics Sa | Procede d'initialisation d'un microcontroleur |
| US6396317B1 (en) | 1999-05-28 | 2002-05-28 | Peco Ii, Inc., | Digital voltage controlled oscillator |
| US6831885B2 (en) * | 2000-01-19 | 2004-12-14 | Hitachi, Ltd. | Optical disk apparatus wherein recording clock signal is stopped being supplied to semiconductor laser drive circuit on optical pickup during reproduction operation |
| JP2001344039A (ja) * | 2000-03-31 | 2001-12-14 | Seiko Epson Corp | 情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム |
| CN100570577C (zh) | 2001-08-29 | 2009-12-16 | 联发科技股份有限公司 | 高速程序跟踪 |
| DE102005001684A1 (de) * | 2005-01-13 | 2006-07-27 | Infineon Technologies Ag | Schnellstartschaltung für Quarz-Oszillatoren |
| EP1997226A1 (en) * | 2006-03-10 | 2008-12-03 | Nxp B.V. | Pulse shaping circuit for crystal oscillator |
| JP5932236B2 (ja) * | 2011-04-13 | 2016-06-08 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びシステム |
| JP2015056730A (ja) * | 2013-09-11 | 2015-03-23 | 株式会社東芝 | 半導体集積回路、および、発振システム |
| CN108984468B (zh) * | 2017-06-01 | 2022-01-11 | 瑞昱半导体股份有限公司 | 单芯片系统与具有其的集成电路装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758945A (en) * | 1979-08-09 | 1988-07-19 | Motorola, Inc. | Method for reducing power consumed by a static microprocessor |
| US4748559A (en) * | 1979-08-09 | 1988-05-31 | Motorola, Inc. | Apparatus for reducing power consumed by a static microprocessor |
| JPS6367822A (ja) * | 1986-09-09 | 1988-03-26 | Nec Corp | 発振器 |
-
1994
- 1994-12-14 JP JP6310635A patent/JPH08166834A/ja active Pending
-
1995
- 1995-12-14 US US08/572,524 patent/US5606293A/en not_active Expired - Fee Related
- 1995-12-14 KR KR1019950050111A patent/KR100193778B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108928A (ja) * | 2004-10-01 | 2006-04-20 | Fujitsu Ltd | 発振器及び半導体装置 |
| JP4547226B2 (ja) * | 2004-10-01 | 2010-09-22 | 富士通セミコンダクター株式会社 | 発振器及び半導体装置 |
| JP2010211799A (ja) * | 2009-03-11 | 2010-09-24 | Harman Becker Automotive Systems Gmbh | コンピューティングデバイスおよびその始動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960024805A (ko) | 1996-07-20 |
| KR100193778B1 (ko) | 1999-06-15 |
| US5606293A (en) | 1997-02-25 |
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