JP2010211799A - コンピューティングデバイスおよびその始動方法 - Google Patents

Abstract

【課題】コンピューティングデバイスの始動性能を向上させること。
【解決手段】コンピューティングデバイスであって、ワーキングメモリ（１０４）とプロセッシングユニット（１０２）とを有するコンピューティングユニット（１０１）と、該コンピューティングデバイスの始動時に、該コンピューティングユニット（１０１）に転送される、該コンピューティングデバイス（１００）を動作する制御命令を含む、ブートメモリ（１０６）とを備え、少なくとも第１のインターフェースおよび第２のインターフェースによって該コンピューティングユニット（１０１）をインターフェースし、第３のインターフェースによって該ブートメモリ（１０６）をインターフェースするブート制御ユニット（１０８）をさらに備える、コンピューティングデバイス。
【選択図】図１

Description

（発明の分野）
本発明は、コンピューティングデバイスとコンピューティングデバイスの動作方法とに関する。特に、本発明は、向上した始動性能を有するコンピューティングデバイスに関する。

（背景）
コンピュータプラットフォームは、広範な電子デバイス、例えば携帯型コンピュータ、モバイルインターネットデバイス、スマートフォン等を含む、携帯型電子デバイスに実装されている。さらに、コンピューティングプラットフォームは、車両に実装され、そこでコンピューティングプラットフォームは、広範な車両機能を実行する。これら全ての用途では、デバイスが動作可能になる前に、ユーザが直面する遅延が最小になるように、コンピューティングプラットフォームが迅速に始動することが望ましい。特に、自動車用途では、コンピューティングデバイスによって制御される車両機能は車両が発車してすぐに利用可能になるべきなので、高速始動時間が要求される。たとえば、車両の逆走に対する警告音は、車両の発車後すぐに利用可能になるべきである。さらに、例えばオーディオの高速起動（ｅａｒｌｙ ａｕｄｉｏ）およびビデオの高速起動（ｅａｒｌｙ ｖｉｄｅｏ）等に関する特別な要求があり得る。

上記で言及された用途に対しては、例えば、Ｉｎｔｅｌ（登録商標）Ａｔｏｍ^ＴＭプロセッサを用いたＩｎｔｅｌ（登録商標）Ｃｅｎｔｒｉｎｏ（登録商標）Ａｔｏｍ^ＴＭプラットフォーム（ＭｅｎｌｏｗまたはＭｅｎｌｏｗ ＸＬプラットフォームとも称される）等が利用され得る。

一般的に、コンピューティングデバイスを始動するときに、リセット信号が中央プロセッシングユニットに供給される。同期リセットが用いられるときに、Ｉｎｔｅｌ（登録商標）Ｃｅｎｔｒｉｎｏ（登録商標）プラットフォームの場合にそうであるように、ＣＰＵによってリセット信号を認識および処理するために、クロック信号が要求される。従来型のシステムでは、クロック信号は、３２ｋＨｚの水晶発振器を含むいわゆるリアルタイムクロック（ＲＴＣ）によって生成される。そのような水晶発振器は、典型的には、８００ｍｓ以上の発振立ち上がり（ｂｕｉｌｄ−ｕｐ）時間を有する。ＣＰＵは、リセット信号を処理可能になる前に、この時間の間、待機しなければならない。有効なＲＴＣクロック信号がコンピューティングデバイスのシステムコントローラハブに対して利用可能になる前に、リセット信号が非活動化される場合には、不定の挙動が生じ得る。従って、リセット信号の非活動化は、ＲＴＣ水晶の発振立ち上がりが終了するまで遅延されなければならない。初期プログラムロード（ＩＰＬ）によって引き起こされる遅延ならびに比較的遅いローピンカウント（ＬＰＣ）バスを介した始動アプリケーションと共に、そのような従来型のコンピューティングデバイスの始動時の遅延は、自動車環境の要求をもはや満たさなくなっている。

一般的に、そのようなプラットフォームに基づくコンピューティングシステムは、始動のために約２秒を要し、約２メガバイト（ＭＢ)のサイズを有するシステムアプリケーションが、ブーティング手順（ＩＰＬ）の間にロードされる。コンピューティングデバイスが動作可能になるまでの時間の長さは、自動車用途によって提示される要求に対しては一般的には長すぎる。

従って、コンピューティングデバイスの始動性能を向上させることに対するニーズがある。特に、動作可能になるまでに、コンピュータデバイスによって要求される時間を低減することが望ましい。

このニーズは、独立請求項の特徴によって満たされる。従属請求項は、本発明の好適な実施形態を記載する。

本発明の第１の局面に従うと、コンピューティングユニットとブートメモリとを備えているコンピューティングデバイスが提供される。コンピューティングユニットは、ワーキングメモリとプロセッシングユニットとを備えている。ブートメモリは、コンピューティングデバイスを動作する制御命令を含み、この制御命令は、コンピューティングデバイスの始動時にコンピューティングユニットに転送される。コンピューティングデバイスは、少なくとも第１のインターフェースおよび第２のインターフェースによってコンピューティングユニットをインターフェースし、第３のインターフェースによってブートメモリをインターフェースするブート制御ユニットをさらに備えている。ブート制御ユニットは、第１のインターフェースを介して、制御命令の第１の部分を、ブートメモリからコンピューティングユニットに転送し、第２のインターフェースを介して、制御命令の第２の部分を、ブートメモリからコンピューティングユニットに転送するように構成されている。

ブートメモリカラコンピューティングユニットに制御命令を転送するために、２つのインターフェースを使用することにより、転送はより速く行われ得、コンピューティングデバイスの始動に要求される時間が低減され得る。

本発明の一実施形態に従うと、制御命令の第２の部分は、第１の部分よりも大きく、第２のインターフェースは、第１のインターフェースよりも速いレートでデータを転送するように構成されている。制御命令は、例えば、コンピューティングデバイスの始動時に転送されるブートアプリケーションの一部である。ブートアプリケーションデータの第２の部分（より大きなサイズを有する）が２つのインターフェースのうち速いインターフェースを介して転送されるので、初期プログラムロードは、より少ない時間を要求し、始動性能は相応に向上される。

ブート制御ユニットは、制御命令の第２の部分を、第２のインターフェースを介して、コンピューティングユニットのワーキングメモリに転送する直接メモリアクセス（ＤＭＡ）コントローラを備え得る。従って、コンピューティングユニットのプロセッシングユニットは、制御命令の第２の部分が転送されるときに含まれる必要がない場合がある。結果として、制御命令の第２の部分は、ＤＭＡコントローラによって、例えば、コンピューティングユニットのＳｏｕｔｈｂｒｉｄｇｅまたはシステムコントローラハブを介して、ワーキングメモリ内に直接的に転送され得る。結果として、プロセッシングユニットを含む必要性なしで、転送が高速かつ効率的に実行され得る。

ブート制御ユニットは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または特定用途向け集積回路（ＡＳＩＣ）を含み得る。ＦＰＧＡとしてまたはＡＳＩＣとしてのブート制御ユニットの実装によって、第１および第２のインターフェースを介したブートメモリからコンピューティングユニットへの制御命令の高速転送が達成され得る。ブート制御ユニットは、バッファを全く用いないか、またはわずかなバッファのみを用いて、制御命令のビットワイズな転送を行い得る。

第１のインターフェースはローピンカウント（ＬＰＣ）バスであり得る。第２のインターフェースは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）バスであり得る。ブートメモリとブート制御ユニットとの間の第３のインターフェースは、パラレルバス（例えば、８ビットパラレルバス）であり得る。制御命令のほんのわずかな部分が比較的遅いＬＰＣバスを介して転送され、制御命令の大部分は、高速ＰＣＩｅバスを介して転送されるので、初期プログラムロードの性能は、有意に向上し得る。

制御情報の第１の部分は、第２のインターフェースを初期化する制御命令を含み得る。ブート制御ユニットは、第２のインターフェースの初期化後に、制御命令の第２の部分を転送するように構成され得る。例として、ブート制御ユニットは、ＬＰＣバス（コンピューティングデバイスが電力供給されるとすぐに利用可能になる）によって、制御命令の第１の部分を転送し得、このことに応答して、コンピューティングユニットはＰＣＩｅバスを初期化する。第１の部分の転送および初期化後に、制御命令の第２の部分が高速ＰＣＩｅバスによって、転送され得る。

コンピューティングユニットは、システムコントローラハブ（ＳＨＣ）をさらに備え得、システムコントローラハブは、第１および第２のインターフェースを提供し、ワーキングメモリをインターフェースする。結果として、ＳＨＣを介して、ブート制御ユニットは、制御命令の第２の部分をワーキングメモリに直接的転送し得る。ＳＨＣは、例えば、Ｉｎｔｅｌ（登録商標）によって製造されたＰｏｕｌｓｂｏまたはＰｏｕｌｓｂｏ ＸＬシステムコントローラハブであり得る。

ブートメモリはフラッシュメモリを備え得る。このフラッシュメモリは、比較的小さいサイズ（例えば、約８ＭＢまたは約１６ＭＢなどの４ＭＢ〜３２ＭＢのサイズ）のフラッシュメモリであり得るが、ブートメモリは、また、より大きなメモリ（例えば、ハードドライブまたはメモリカード）の一部であり得る。コンピューティングユニットは、上述のシステムコントローラハブが提供された、Ｉｎｔｅｌ（登録商標）ＭｅｎｌｏｗまたはＭｅｎｌｏｗ ＸＬプラットフォームを含み得る。プロセッシングユニットは、Ｘ８６互換性マイクロプロセッサであり得る。特に、Ｉｎｔｅｌ（登録商標）Ａｔｏｍ^ＴＭマイクロプロセッサが使用され得る。

本発明の別の局面に従うと、コンピューティングデバイスを動作する方法が提供され、このコンピューティングデバイスは、コンピューティングユニットを備え、コンピューティングユニットは、ワーキングメモリと、プロセッシングユニットと、ブートメモリとブート制御ユニットとを有し、このブートメモリは、コンピューティングデバイスの始動時に、コンピューティングユニットに転送される、コンピューティングデバイスを動作する制御命令を含み、このブート制御ユニットは、少なくとも第１のインターフェースおよび第２のインターフェースによってコンピューティングデバイスをインターフェースし、第３のインターフェースによってブートメモリをインターフェースする。この方法は、ブート制御ユニットによって、ブートメモリから、制御命令を引き出すステップと、制御命令の第１の部分を、第１のインターフェースを介して、コンピューティングユニットに転送するステップと、制御命令の第２の部分を、第２のインターフェースを介して、コンピューティングユニットに転送するステップとを包含する。

上記方法は、コンピューティングデバイスの始動時に、例えば、コンピューティングデバイスに電力供給した直後に行われ得る。一実施形態に従うと、制御命令は、ブートメモリに圧縮フォーマットで格納され、上記方法は、圧縮された制御命令がコンピューティングユニットにおいて受信された後に、プロセッシングユニットによって制御命令を解凍するステップをさらに包含する。

上記方法によって動作されるコンピューティングデバイスは、上述のように構成され得る。

コンピューティングデバイスを動作する方法を用いて、制御命令は、２つのインターフェースを介して、ブートメモリからコンピューティングユニットに高速で転送され得、その結果、コンピューティングデバイスの始動性能が向上する。

本発明の第２の局面に従うと、コンピューティングユニットを備えているコンピューティングデバイスであって、該コンピューティングユニットは、システムコントローラと、ワーキングメモリと、プロセッシングユニットとを有する、コンピューティングデバイスが提供され、システムコントローラは、クロック信号を受信するクロックインターフェースを備え、システムコントローラは、コンピューティングデバイスの始動時に、プロセッシングユニットに、受信されたクロック信号およびリセット信号を提供するようにさらに構成されている。プロセッシングユニットは、リセット信号を処理するために提供されたクロック信号を使用するように構成されている。このコンピューティングデバイスは、システムコントローラのクロックインターフェースをインターフェースするシステム管理コントローラ（ＳＭＣ）をさらに備え、システム管理コントローラは、クロックインターフェースを介してシステムコントローラにクロック信号を供給するように適合されている。

従来のコンピューティングデバイスにおいて、クロック信号は、概して、リアルタイムクロック（ＲＴＣ）によって提供され、リアルタイムクロック（ＲＴＣ）は、３２ｋＨｚで実行され、発振の立ち上がりにかなりの時間を必要とする水晶発振器を含む。システム管理コントローラのクロック信号をコンピューティングユニットに供給することによって、リセット信号を認識するために要求される時間と、従ってコンピューティングデバイスを始動するために要求される時間とは、低減され得る。

一実施形態に従うと、コンピューティングデバイスはクロック信号を生成する電子発振器をさらに備え、該電子発振器は、システム管理コントローラに接続されている。電子発振器は、例えば、従来のＲＴＣ発振器が動作する３２ｋＨｚよりも実質的に高い周波数で動作する水晶発振器であり得る。従って、発振の立ち上がりは、かなり早く起こり、クロック信号は、コンピューティングデバイスをオンにした後すぐに（例えば、１０ｍｓ〜５０ｍｓ以内に）利用可能になる。

電子発振器は水晶発振器を含み得、１ＭＨｚを超える周波数を有するクロック信号を生成し得、システムコントローラは、１ＭＨｚ未満の周波数を有するクロック信号で動作するように適合され得る。電子発振器は、例えば、１ＭＨｚ〜１ＧＨｚの範囲で動作し得、システムコントローラは、１０ｋＨｚ〜１００ｋＨｚの範囲内で（例えば、３２．８ｋＨｚで）クロック信号を必要とし得る。

システム管理コントローラは、クロック信号の周波数をシステムコントローラによって要求される周波数に適合するように、電子発振器によって生成されたクロック信号の周波数を分割するように適合された周波数分割器を備え得る。その方法で、高速の発振の立ち上がりを伴う高周波数発振器が使用され得るが、システムコントローラは、正しい周波数のクロック信号を提供され得る。

システムコントローラは、システムコントローラハブ（ＳＣＨ）（例えば、Ｉｎｔｅｌ（登録商標）によって製造されたＰｏｕｌｓｂｏまたはＰｏｕｌｓｂｏ ＸＬシステムコントローラハブ）であり得る。上述のように、コンピューティングユニットは、Ｉｎｔｅｌ（登録商標）ＭｅｎｌｏｗまたはＭｅｎｌｏｗ ＸＬプラットフォームを備え得、プロセッシングユニットは、Ｘ８６互換性マイクロプロセッサであり得る。ＳＭＣは、小型版の入力／出力（Ｉ／Ｏ）コントローラであり得るか、またはＩ／Oコントローラ機能、電源機能およびシステムクロック機能を含む集積組み合わせチップであり得る。

本発明の第２の局面に従うコンピューティングデバイスは、本発明の第１の局面に従って上述のようにさらに構成され得る。特に、コンピューティングデバイスは、第１および第２のインターフェースを部分的に介してブートメモリ内に格納された制御命令をコンピューティングユニットに転送するために、少なくとも第１および第２のインターフェースを介してブートメモリをインターフェースし、コンピューティングユニットをインターフェースするブート制御ユニットを備え得る。

本発明のさらなる局面に従って、コンピューティングデバイスを動作する方法が提供され、該コンピューティングデバイスは、コンピューティングユニットを備え、該コンピューティングユニットは、システムコントローラと、ワーキングメモリと、プロセッシングユニットとを備える。システムコントローラは、クロック信号を受信するクロックインターフェースを備え、コンピューティングデバイスは、システムコントローラのクロックインターフェースをインターフェースするシステム管理コントローラ（ＳＭＣ）をさらに備えている。上記方法は、コンピューティングデバイスの始動時に、クロックインターフェースを介して、クロック信号を、システム管理コントローラからシステムコントローラに供給するステップと、システムコントローラによって、受信されたクロック信号およびリセット信号をプロセッシングユニットに提供するステップと、プロセッシングユニットにおいて、リセット信号を処理するために提供されたクロック信号を使用するステップとを包含する。

本発明の第２の局面に従うデバイスに関して上述した利点は、また、この方法によっても達成され得る。特に、システム管理コントローラからのクロック信号がコンピューティングデバイスに電力供給したすぐ後に既に利用可能である場合には、システムコントローラおよびプロセッシングユニットにおけるリセット信号の認識ならびにリセット信号のリセットが素早く行われ得る。

一実施形態に従って、上記方法は、システム管理コントローラに接続された電子発振器または水晶によって、クロック信号を生成することと、クロック信号の周波数をシステムコントローラによって要求される周波数に適合するように、システム管理コントローラ内の電子発振器または水晶によって生成されたクロック信号の周波数を分割することとをさらに包含する。

上記方法は、リセット信号を、システム管理コントローラからシステムコントローラに提供することと、リセット信号がプロセッシングユニットによって処理された後に、リセット信号を非活動化することとをさらに包含する。リセット信号の非活動化が、上記の方法によって高速に行われ得るので、コンピューティングデバイスを始動するために要求される時間が低減され得る。

さらに、コンピューティングデバイスは、本発明の第１および／または第２の局面に関して上述されるように構成され得る。特に、コンピューティングデバイスは、本発明の第１の局面に関して上述されたようにさらに構成され得、上記方法は、本発明の第１の局面に関して上述された複数の方法のうちの１つのステップをさらに包含し得る。例として、上述のリセット動作が行われた後で、上記方法は、ブート制御ユニットによって、第１および第２のインターフェースを介して、ブートメモリからコンピューティングユニットに制御命令を転送することをさらに包含し得る。これらの方法を組み合わせることによって、コンピューティングデバイスを始動するために要求される時間がさらに低減され得る。始動性能の向上は、コンピューティングデバイスが、自動車の用途のシステム始動要件に適合することを可能にし得る。

本発明の上記の局面および実施形態の特徴は、別様に明示されない限り互いに組み合わせられ得る。

例えば、本発明は以下の項目を提供する。
（項目１）
コンピューティングデバイスであって、
ワーキングメモリ（１０４）とプロセッシングユニット（１０２）とを有するコンピューティングユニット（１０１）と、
該コンピューティングデバイスの始動時に、該コンピューティングユニット（１０１）に転送される、該コンピューティングデバイス（１００）を動作する制御命令を含む、ブートメモリ（１０６）と
を備え、
少なくとも第１のインターフェースおよび第２のインターフェースによって該コンピューティングユニット（１０１）をインターフェースし、第３のインターフェースによって該ブートメモリ（１０６）をインターフェースするブート制御ユニット（１０８）をさらに備え、該ブート制御ユニット（１０８）は、該第１のインターフェースを介して、該制御命令の第１の部分を、該ブートメモリ（１０６）から該コンピューティングユニット（１０１）に転送し、該第２のインターフェースを介して、該制御命令の第２の部分を、該ブートメモリ（１０６）から該コンピューティングユニット（１０１）に転送するように構成されていることを特徴とする、コンピューティングデバイス。
（項目２）
上記制御命令の上記第２の部分は、上記第１の部分よりも大きく、上記第２のインターフェースは、上記第１のインターフェースよりも速いレートでデータを転送するように構成されている、上記項目に記載のコンピューティングデバイス。
（項目３）
上記ブート制御ユニット（１０８）は、上記第２のインターフェースを介して、上記制御命令の上記第２の部分を、上記コンピューティングユニット（１０１）の上記ワーキングメモリ（１０４）に転送する直接メモリアクセスコントローラ（１１０）を備えている、上記項目のいずれかに記載のコンピューティングデバイス。
（項目４）
上記ブート制御ユニット（１０８）は、フィールドプログラマブルゲートアレイまたは特定用途向け集積回路を備えている、上記項目のいずれかに記載のコンピューティングデバイス。
（項目５）
上記第１のインターフェースは、ローピンカウントバス（１０７）であり、上記第２のインターフェースは、ペリフェラルコンポーネントインターコネクトエクスプレスバス（１１１）である、上記項目のいずれかに記載のコンピューティングデバイス。
（項目６）
上記コンピューティングユニット（１０１）は、システムコントローラハブ（１０３）を備え、該システムコントローラハブ（１０３）は、上記第１のインターフェースおよび上記第２のインターフェースを提供し、該システムコントローラハブ（１０３）は、上記ワーキングメモリ（１０４）をインターフェースする、上記項目のいずれかに記載のコンピューティングデバイス。
（項目７）
上記ブートメモリ（１０６）は、フラッシュメモリを備え、上記コンピューティングユニット（１０１）は、上記システムコントローラハブ（１０３）を有するＩｎｔｅｌ Ｍｅｎｌｏｗプラットフォームを備え、上記プロセッシングユニット（１０２）は、ｘ８６互換性マイクロプロセッサである、上記項目のいずれかに記載のコンピューティングデバイス。
（項目８）
上記制御命令の上記第１の部分は、上記第２のインターフェースを初期化する制御命令を含み、上記ブート制御ユニット（１０８）は、該第２のインターフェースの初期化後に、該制御命令の上記第２の部分を転送するように構成されている、上記項目のいずれかに記載のコンピューティングデバイス。
（項目９）
コンピューティングデバイスを動作する方法であって、該コンピューティングデバイスは、コンピューティングユニット（１０１）を備え、該コンピューティングユニット（１０１）は、ワーキングメモリ（１０４）と、プロセッシングユニット（１０２）と、ブートメモリ（１０６）であって、該ブートメモリ（１０６）は該コンピューティングデバイスの始動時に、該コンピューティングユニット（１０１）に転送される、該コンピューティングデバイス（１００）を動作する制御命令を含む、ブートメモリ（１０６）と、ブート制御ユニット（１０８）であって、該ブート制御ユニット（１０８）は、少なくとも第１のインターフェースおよび第２のインターフェースによって該コンピューティングデバイス（１０１）をインターフェースし、第３のインターフェースによって該ブートメモリ（１０６）をインターフェースするブート制御ユニット（１０８）とを含み、該方法は、
該ブート制御ユニット（１０８）によって、該ブートメモリ（１０６）から、該制御命令を引き出すステップと、
該制御命令の第１の部分を、該第１のインターフェースを介して、該コンピューティングユニット（１０１）に転送するステップと、
該制御命令の第２の部分を、該第２のインターフェースを介して、該コンピューティングユニット（１０１）に転送するステップと
を包含する、方法。
（項目１０）
上記制御命令は、上記ブートメモリ（１０６）内に圧縮フォーマットで格納され、上記方法は、
該圧縮された制御命令が上記コンピューティングユニット（１０１）において受信された後で、上記プロセッシングユニット（１０２）によって該制御命令を解凍することをさらに包含する、上記項目に記載の方法。
（項目１１）
上記コンピューティングデバイスは、上記項目のいずれかに従って構成されている、上記項目のいずれかに記載の方法。
（項目１２）
コンピューティングデバイスであって、
コンピューティングユニット（１０１）であって、該コンピューティングユニット（１０１）は、システムコントローラ（１０３）と、ワーキングメモリ（１０４）と、プロセッシングユニット（１０２）とを備え、該システムコントローラ（１０３）は、クロック信号を受信するクロックインターフェースを備え、該システムコントローラ（１０３）は、該コンピューティングデバイス（１００）の始動時に、該プロセッシングユニット（１０２）に、受信されたクロック信号およびリセット信号を提供するようにさらに構成され、該プロセッシングユニット（１０２）は、該リセット信号を処理するために該提供されたクロック信号を使用するように構成されている、コンピューティングユニット（１０１）を備え、
該システムコントローラ（１０３）の該クロックインターフェースをインターフェースするシステム管理コントローラ（１０５）をさらに備え、該システム管理コントローラ（１０５）は、該クロックインターフェースを介して該システムコントローラ（１０３）にクロック信号を供給するように適合されていることを特徴とする、コンピューティングデバイス。
（項目１３）
上記クロック信号を生成する電子発振器をさらに備え、該電子発振器は、上記システム管理コントローラ（１０５）に接続される、上記項目のいずれかに記載のコンピューティングデバイス。
（項目１４）
上記電子発振器は、水晶発振器を含み、１ＭＨｚを超える周波数を有するクロック信号を生成し、上記システムコントローラ（１０３）は、１ＭＨｚ未満の周波数を有するクロック信号で動作するように適合されている、上記項目のいずれかに記載のコンピューティングデバイス。
（項目１５）
上記システム管理コントローラ（１０５）は、上記クロック信号の上記周波数を、上記システムコントローラ（１０３）によって要求される周波数に適合するように、上記電子発振器によって生成された該クロック信号の周波数を分割するように適合された周波数分割器を備えている、上記項目のいずれかに記載のコンピューティングデバイス。
（項目１６）
上記システムコントローラは、システムコントローラハブ（１０３）であり、上記コンピューティングユニット（１０１）は、Ｉｎｔｅｌ Ｍｅｎｌｏｗプラットフォームを備え、上記プロセッシングユニット（１０２）は、ｘ８６互換性マイクロプロセッサである、上記項目のいずれかに記載のコンピューティングデバイス。
（項目１７）
上記コンピューティングデバイスは、上記項目のいずれかに従ってさらに構成されている、上記項目のいずれかに記載のコンピューティングデバイス。
（項目１８）
コンピューティングデバイスを動作する方法であって、該コンピューティングデバイスは、コンピューティングユニット（１０１）を備え、該コンピューティングユニット（１０１）は、システムコントローラ（１０３）と、ワーキングメモリ（１０４）と、プロセッシングユニット（１０２）とを備え、該システムコントローラ（１０３）は、クロック信号を受信するクロックインターフェースを備え、該コンピューティングデバイス（１００）は、該システムコントローラ（１０３）の該クロックインターフェースをインターフェースするシステム管理コントローラ（１０５）をさらに備え、該方法は、
該コンピューティングデバイス（１００）の始動時に、該クロックインターフェースを介して、クロック信号を、該システム管理コントローラ（１０５）から該システムコントローラ（１０３）に供給するステップと、
該システムコントローラ（１０３）によって、該受信されたクロック信号およびリセット信号を該プロセッシングユニット（１０２）に提供するステップと、
該プロセッシングユニット（１０２）において、該リセット信号を処理するために該提供されたクロック信号を使用するステップと
を包含する、方法。
（項目１９）
上記システム管理コントローラ（１０５）に接続された電子発振器または水晶によって、上記クロック信号を生成することと、
該クロック信号の周波数を上記システムコントローラ（１０３）によって要求される周波数に適応するように、該システム管理コントローラ（１０５）内の電子発振器または水晶によって生成された該クロック信号の周波数を分割することと
をさらに包含する、上記項目のいずれかに記載の方法。
（項目２０）
上記リセット信号を、上記システム管理コントローラ（１０５）から上記システムコントローラ（１０３）に提供することと、
該リセット信号が上記プロセッシングユニット（１０２）によって処理された後に、該リセット信号を非活動化することと
をさらに包含する、上記項目のいずれかに記載の方法。
（項目２１）
上記コンピューティングデバイスは、上記項目のいずれかに従って構成されている、上記項目のいずれかに記載の方法。

（摘要）
本発明は、コンピューティングデバイスに関し、該コンピューティングデバイスは、
ワーキングメモリ（１０４）とプロセッシングユニット（１０２）とを有するコンピューティングユニット（１０１）と、
該コンピューティングデバイスの始動時に、該コンピューティングユニット（１０１）に転送される、該コンピューティングデバイス（１００）を動作する制御命令を含む、ブートメモリ（１０６）と
を備え、
少なくとも第１のインターフェースおよび第２のインターフェースによって該コンピューティングデバイス（１０１）をインターフェースし、第３のインターフェースによって該ブートメモリ（１０６）をインターフェースするブート制御ユニット（１０８）をさらに備え、該ブート制御ユニット（１０８）は、該第１のインターフェースを介して、該制御命令の第１の部分を、該ブートメモリ（１０６）から該コンピューティングユニット（１０１）に転送し、該第２のインターフェースを介して、該制御命令の第２の部分を、該ブートメモリ（１０６）から該コンピューティングユニット（１０１）に転送するように構成されていることを特徴とする。

本発明の上述およびその他の特徴および利点は、添付図面を参照して読まれた以下の詳細な説明からさらに明確に理解されるであろう。図中では、同じ参照番号は同じ要素を参照する。

図１は、本発明の一実施形態に従うコンピューティングデバイスを示す概略的ブロック図である。 図２は、本発明の一実施形態に従う方法を示す流れ図である。 図３は、本発明の第２の局面に従う方法の実施形態を示す流れ図である。 図４は、本発明の第１の局面に従う方法の実施形態を示す流れ図である。

（詳細な説明）
実施形態に関する以下の記載は、例示目的のみで与えられており、限定的に捉えられるべきではないことが理解されるべきである。図面は単なる概略的表現として見なされるべきであり、図中の要素は互いに対して一定の比率であるとは限らないことに留意すべきである。むしろ、様々な要素の表現は、それらの機能および一般的な目的が当業者に明白であるような態様で、選択される。図面に示されている機能ブロックまたはユニットへの実施形態の分割は、これらのユニットが物理的に分離したユニットとして実装されなければならないということを示しているわけではなく、図示または記載されている機能ブロックまたはユニットは、分離したユニット、回路、チップまたは回路要素として実装され得るものの、それと同時に１つ以上の機能ブロックまたはユニットが、共通の回路、チップ、回路要素またはユニットとして実装され得るということが企図されている。

図１の機能ブロック図は、コンピューティングデバイス１００を示しており、該コンピューティングデバイスは、コンピューティングユニット１０１を含む。コンピューティングユニット１０１は、中央プロセッシングユニット１０２と、システムコントローラハブ１０３と、ワーキングメモリ１０４とを含む。図１の実施形態では、コンピューティングデバイス１００は、Ｉｎｔｅｌ（登録商標）Ｃｅｎｔｒｉｎｏ（登録商標）Ａｔｏｍ（ＴＭ）プラットフォーム、特にＭｅｎｌｏｗまたはＭｅｎｌｏｗ ＸＬプラットフォームに基づいており、システムコントローラハブ１０３は、ＰｏｕｌｓｂｏまたはＰｏｕｌｓｂｏ ＸＬコントローラハブである。ＣＰＵ１０２は、Ｉｎｔｅｌ（登録商標）Ａｔｏｍ（ＴＭ）プロセッサである。異なるプロセッサまたはシステムコントローラを含むその他のプラットフォームもまた本発明と共に用いられ得ることが明らかである。メモリ１０４は、複数のダブルデータレート２（ＤＤＲ２)ランダムアクセスメモリ（ＲＡＭ）モジュールを含むが、その他のタイプのメモリも含み得る。

コンピューティングデバイス１００は、システム管理コントローラ（ＳＭＣ）１０５をさらに含む。ＳＭＣ１０５は、電力フローおよびファン速度などの機能を制御し得る。本実施形態においても、これは、コンピューティングデバイス１０１に対するリセットイベントを信号発信するために用いられる。これは、例えば、ＳＣＨ１０３およびリセット信号を要求するプラットフォームのその他のコンポーネントに対しても信号発信され得る。ＳＭＣ１０５は、クロック１１４と電源１１５とを含み得、１つの組み合わせチップソリューションにおいて実装され得る。

コンピューティングデバイス１００を始動するときに、第１の始動フェーズは、一般的にハードウェアによって制御される。このフェーズは、リセット信号の認識を含み、これは、同期リセットインターフェースに対する有効クロック信号の利用可能性によって制御される。クロック信号がないと、リセット信号はコンピューティングユニット１０１によって処理されることができない。

従来型のシステムでは、例えば３２．８ｋＨｚの周波数のクロック信号を生成するためにリアルタイムクロック水晶が用いられるが、そのようなＲＴＣ水晶は、８００ｍｓよりも長い発振立ち上がり時間を要求する。そのような長い発振立ち上がり時間は、特に、バッテリーがＲＴＣ水晶を駆動するために用いられないことがあり得る自動車環境において直面される。

図１の本実施形態は、ＲＴＣ水晶からのクロック信号を用いないものの、ＳＭＣ１０５からのクロック信号を用いる。ＳＭＣ１０５は、それ自体が水晶発振器を含み得るか、または、ＳＭＣ１０５の外部の発振器（図１には示されていない)とインターフェースを取り得る。ＳＭＣ１０５に接続された水晶発振器は、ＲＴＣ水晶よりも高い周波数（例えばＭＨｚ範囲)で動作する。結果として、ＳＭＣ１０５に接続された発振器の発振立ち上がり時間は、ＲＴＣ水晶よりも短く、例えばこれは、１０〜２０ｍｓ程度の短さであり得る。システム管理コントローラ１０５は、１つ以上の周波数分割器を含み、該周波数分割器は、クロック信号の周波数を低減する。そしてＳＣＨ１０３は、一般的にＲＴＣの水晶発振器によって生成される周波数である３２．７６８ｋＨｚの周波数を有する信号のクロック発信を要求する。ＳＭＣ１０５は、クロック信号の周波数を、ＳＣＨ１０３によって要求されるこの周波数に適合させる。

ＳＭＣ１０５によって提供されるクロック信号は、従来型のＲＴＣのクロック信号よりも遥かに迅速に利用可能になるので、ＳＣＨ１０３は、リセット信号の処理を遥かに迅速に動作させることができ、リセット信号の非活動化までのタイムスパンは、顕著に低減され得る。ＳＣＨ１０３は、始動時にリセット信号とクロック信号との両方をＣＰＵ１０２に提供する。コンピューティングデバイス１００の動作の間に、ＳＭＣ１０５は、クロック信号をＳＣＨ１０３に供給することを継続する。

従来型のシステムでは、ＳＭＣ１０５は、リセット信号を生成するときに、ＲＴＣクロック信号が供給されることを必要とする。本実施形態では、ＳＭＣ１０５はクロック信号自体を生成するので、ＳＭＣ１０５に対するＲＴＣクロック信号のそのようなフィードバックは、本実施形態においては要求されない。

上述の始動フェーズの後に、コンピューティングデバイス１００のさらなる初期化が、当該技術分野における任意の公知の方法に従って実行され得る。これは、メモリ１０４の初期化等を含み得る。

コンピューティングデバイス１００の始動は、コンピューティングユニット１０１への制御命令のローディングをさらに要求する。これらの制御命令を含むそのようなブートコードまたはブートアプリケーションは、ブートメモリ１０６内に格納され、該ブートメモリは、本実施形態ではフラッシュメモリとして実装される。コンピューティングデバイス１００の始動の間のブートコードのローディングは、「初期プログラムロード（ＩＰＬ）」とも称され得る。従来型のコンピューティングデバイスでは、ブートコードのローディング処理は、比較的遅いローピンコード（ＬＰＣ）バス１０７を介して実行され、該ローピンコードバスは、毎秒約２ＭＢの速度を達成し、ＬＰＣインターフェースによってフラッシュメモリユニットに直接的に接続される。このように、従来型のシステムでは、ブートアプリケーションをロードするために要求される時間は、ＬＰＣインターフェース１０７の帯域幅によって決定される。

図１の実施形態では、ブート制御ユニット１０８が提供されており、該ブート制御ユニットは、パラレルインターフェース１０９を介してブートメモリ１０６とインターフェースを取る。これは、例えば８ビットインターフェースであり得る。ブート制御ユニット１０８は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または特定用途向け集積回路（ＡＳＩＣ）である。これらのユニットの両方は、特定の機能を高速かつ効率的に実行するように構成され得る。ブート制御ユニット１０８は、例えば、ダイレクトメモリアクセス（ＤＭＡ）コントローラ１１０を含むように構成され得る。ブート制御ユニット１０８は、ＬＰＣバス１０７を介して、そしてＰＣＩｅバス１１１を介して、ＳＣＨ１０３とインターフェースを取る。ＰＣＩｅバス１１１は、ＬＰＣバス１０７よりも顕著に高いデータ転送レートを提供する。一般的にＰＣＩｅインターフェース１１１は、初期化されなければならないので、コンピューティングデバイス１００の始動時にはまだ利用可能ではない。

このようにして、ブート制御ユニット１０８は、ブートメモリ１０６にアクセスし、ＬＰＣバス１０７を介して、該ブートメモリに格納された制御命令の第１の部分をＳＣＨ１０３に転送する。これらの命令は実行され、ＰＣＩｅインターフェース１１１を初期化する。この初期ブートの間に、例えば１００〜３００ｋＢのブートコードがＳＣＨ１０３に転送され得る。初期ブートの後に、ブート制御ユニット１０８は、ＰＣＩｅインターフェース１１１にスイッチする。パラレルインターフェース１０９とＰＣＩｅインターフェース１１１とを介したブートメモリ１０６と、ブート制御ユニット１０８と、ＤＣＨ１０３との間の接続の非常に高い帯域幅に起因して、ブートコードの残りの部分は、標準的なＬＰＣバスを介して、できるだけ高いレートで転送され得る。例えば、２ＭＢのサイズのブートコードを用いるときに、ＬＰＣバスを介してブートフラッシュから直接的にデータをロードすることに比べると、転送は約９００ｍｓ速い。ブートデータはまた、その他のＤＭＡ使用可能大容量格納デバイス、例えばハードドライブ、ＳＤカードまたはその他のタイプのメモリカード等からロードされ得、これらは、数百ミリ秒のオーダーの遅延を有し得る。ＬＰＣバスを介してセキュアデジタル（ＳＤ）カードからデータをロードすることに比べると、本実施形態のコンピューティングデバイスは、ブートフラッシュ１０６からのブートデータの３００ｍｓ速いローディングを達成する。

上述のように、ブート制御ユニット１０８は、ＡＳＩＣまたはＦＰＧＡとして実装され得る。それ自体が初期化のために特定の時間を要求するＦＰＧＡを用いた実現と比べると、ＡＳＩＣのローディング時間は、約１５０〜３００ｍｓ短い。

制御命令の一部分または全体は、圧縮されたブートイメージとして、ブートメモリ１０６に提供され得る。ＰＣＩｅ１１１を介したブートイメージのＤＭＡ転送の間、中央プロセッシングユニット１０２は、ブートイメージデータを解凍し得る。この解凍は、比較的迅速に実行され得、その結果、ブートイメージがメモリ１０４に転送された直後に、対応するデータが解凍されたフォーマットで利用可能になり得る。

システム管理コントローラ１０５によってリセットのために要求されるＲＴＣクロック信号を提供することにより、そして、ＬＰＣバス１０７とＰＣＩｅバス１１１との両方を介してブートアプリケーションを転送することにより、本実施形態のコンピューティングデバイス１００は、約５００〜１０００ｍｓ以上の始動性能における向上を達成することができる。このようにして、コンピューティングデバイス１００を始動するために要求される時間は半減され得る。結果として、コンピューティングデバイス１００は、自動車用途のためのコンピューティングデバイスに提示される厳しい要求を満たすことができる。

その他の実施形態において、ＳＣＨ１０３が標準的なＲＴＣクロックからクロック信号を受信し得、その一方で、デバイス１００をブートするために要求される制御命令が上述のように転送され得ることが理解されるべきである。その他の実施形態において、例えばＬＰＣバスのみを介してブートメモリからブートアプリケーションを転送することにより、標準的なブート手順が実装され得、その一方で、上述のようにＳＭＣ１０５によってクロック信号が提供され得る。そのような実施形態もまた、従来型のコンピューティングデバイスと比べて向上した始動性能を提供するが、図１のデバイスは、さらに良好な性能を達成し得る。

コンピューティングデバイス１００は、従来型のコンピューティングデバイスと共通のさらなるコンポーネントを含む。そのようなコンポーネントは、当業者に公知なので、本明細書中ではより詳細に記載されることはない。例としては、シリアルアドバンスドテクノロジーアタッチメント（ＳＡＴＡ）インターフェース１１２、接続されたハードディスクドライブ（ＨＤＤ）１１３、さらなるクロック信号を生成するためのクロック１１４、コンピューティングデバイス１００に電力を供給する電源１１５を含む。クロック１１４は、例えば、クロック信号をＣＰＵ１０２に、そしてＰＣＩｅコンポーネントに提供するために用いられ得る。クロック１１４は、コンピューティングデバイス１００の始動時にリセット信号を処理するために要求されるクロック信号とは異なるクロック信号を提供する。ＳＭＣ１０５によって供給され、リセット信号を処理するときに用いられるクロック信号はまた、コンピューティングデバイス１００の動作の全体にわたって提供され得る。

さらに、ビデオ出力が提供され、コンバータ１１６が、シリアルデジタルビデオ出力（ＳＤＶＯ）を、低電圧差動信号（ＬＶＤＳ）に変換する。信号はディスプレイに提供され得る。図１に示されているコンポーネントの一部、例えばユニット１１２〜１１６、さらにはＬＶＤＳ、ＵＳＢ、ＳＤＩＯおよびＳＭバス等は、オプションであることが理解されるべきである。

コンピューティングデバイス１００は、例えば、車両のためのコンピューティングユニットとして実装され得る。例えば、該コンピューティングデバイスは、車両のライト、サウンド、またはエンジン関連機能を制御し得る。さらに、コンピューティングデバイス１００は、その他のデバイス、例えば、携帯型コンピュータ、スマートフォン、モバイルインターネットデバイス、パーソナルデジタルアシスタント等の携帯型コンピューティングデバイスに、実装され得る。当業者はその他の実装に想到し得、本発明の範囲は、上述の実装に限定されない。

図２は、本発明の一実施形態に従う方法の流れ図である。該方法は、図１に示されているコンピューティングデバイス１００上で実装され得る。該方法は、コンピューティングデバイスに電力供給すること（ステップ２００）と、リセット動作を実行すること（ステップ３００）とを含む。リセット動作３００は、図３に関連して以下でさらに詳細に記載される。ステップ４００において、初期プログラムロードが実行される。初期プログラムロードは、図４に関連して以下でさらに詳細に記載される。これらの始動動作の後に、コンピューティングデバイスは動作可能になり、ステップ５００において、その特定の機能性に従って動作可能になる。

図２に示されている始動手順は、従来型のデバイスの始動手順と共通のさらなるステップを含み得ることが理解されるべきである。そのような追加的なステップは、さらなる初期化フェーズを含み得、該さらなる初期化フェーズは、例えば、ｎｏｒｔｈｂｒｉｄｇｅ
とｓｏｕｔｈｂｒｉｄｇｅとを含むコンピューティングデバイスのチップセットを初期化すること、メモリ初期化を実行すること等を含み得る。そのような手順は、当業者には公知なので、本明細書ではさらに詳細に記載されることはない。

図３は、本発明の第２の局面の実施形態に従う方法の流れ図である。ステップ３０１において、ＳＭＣ１０５に接続された電子発振器が、クロック信号を生成することを開始する。ＳＭＣ１０５において、クロック信号の周波数をＳＣＨ１０３によって要求される周波数に適合させるように、周波数分割が実行される（ステップ３０２）。ステップ３０３において、リセット信号がＳＭＣ１０５からＳＣＨ１０３に供給される。さらに、ステップ３０４において、ＳＭＣ１０５における周波数分割によって生成されたクロック信号は、システムコントローラハブ１０３に供給される。ＳＣＨ１０３は、プロセッシングユニット１０２へと、リセット信号を供給し（ステップ３０５）、そしてクロック信号を供給する（ステップ３０６）。ＳＣＨおよびプロセッシングユニットにリセット信号とクロック信号とを供給する順番は、異なり得る、例えば逆転し得ることに留意されたい。これらの信号は、非同期的に供給され得る。一般的にリセットの認識は、特定数のクロックサイクルの後に起こる。従って、リセット信号の認識は、同期的に起こる。ＳＭＣ１０５からのクロック信号は、コンピューティングデバイス１００に電力供給した直後に利用可能になるので、ＣＰＵ１０２は、非常に短い遅延でリセット信号を処理することを開始することができる（ステップ３０７）。

そして、ステップ３０８において、リセット信号は非活動化される。リセット信号を処理するためにリアルタイムクロックからクロック信号を用いるシステムと比べると、リセット信号は、数百ミリ秒迅速に非活動化され得る。リセット信号が非活動化された後に、コンピューティングデバイス１００の始動手順が続けられる（ステップ３０９）。

図４は、本発明の第１の実施形態に従う方法の流れ図である。ステップ４０１において、ブート制御ユニット１０８は、ブートメモリ１０６に格納された制御命令の第１の部分にアクセスする。ブート制御ユニット１０８は、ＬＰＣバス１０７を介して、制御命令の第１の部分をコンピューティングユニット１０１に転送する。図１の実施形態において、命令はＳＣＨ１０３に転送されるが、ＬＰＣインターフェースを提供するために、その他のコントローラまたはユニットが用いられ得ることが理解されるべきである。転送は、例えば、ブート制御ユニット１０８において制御命令の大部分をバッファする必要性なしにビットワイズに起こり得る。制御命令の第１の部分は、例えば、１００〜３００ｋＢのデータを含み得る。ステップ４０３において、例えばＳＣＨ１０３およびＣＰＵ１０２により、制御命令の第１の部分が処理される。処理の結果として、ステップ４０４において、ＰＣＩｅバス１１１が初期化される。ＰＣＩｅバスの初期化の後に、ブートアプリケーションの転送は、ＰＣＩｅバスにスイッチオーバーされる。従って、ブート制御ユニットは、ＰＣＩｅバス１１１を介して、ブートメモリ１０６からコンピューティングユニット１１１に、制御命令の第２の部分を転送する（ステップ４０５）。制御命令の第２の部分の転送は、ＤＭＡコントローラ１１０によって制御され得、コンピューティングユニット１０１のメモリ１０４の中へと（例えば、ＳＣＨ１０３を介して）直接的に行われ得る。制御命令が圧縮フォーマットでブートメモリ１０６内に格納される場合に、ＣＰＵ１０２は、ＤＭＡ転送の間に、データを解凍する（ステップ４０６）。解凍はデータ転送と並列に実行され得るので、解凍の結果として生じる遅延は無視できるほど小さい。ブートアプリケーションがメモリ１０４にロードされた後に、コンピューティングデバイス１００は、これらの制御命令に従って動作することができる（ステップ４０７）。制御命令は、例えば、コンピューティングデバイス１００の基本オペレーティングシステムを含み得る。

図３および４に関連して記載された方法は、システムリセットの間およびブートアプリケーションのローディングの間のそれぞれにおいて共通して実行されるさらなるステップを含み得る。ステップはまた、異なる順序で実行されたり、または、並列に実行されたりし得る。例えば、ステップ３０４におけるＳＣＨへのクロック信号の生成および供給ならびにステップ３０５におけるＳＣＨへのリセット信号の供給は、並列に実行され得る。

要約すると、本発明は、コンピューティングデバイスの向上した始動性能を提供する。本発明によって達成され得る向上により、コンピューティングデバイスは自動車用途に利用可能になる。なぜならば、本発明によって達成され得る向上は、そのような環境に対する一連の要求を満たすことが可能だからである。

本明細書では本発明の特定の実施形態が記載されてきたが、様々な変更および改変が本発明の範囲から逸脱することなくなされ得る。本実施形態は、あらゆる点で例示的なものとして考えられるべきであり、添付の特許請求の範囲の均等物が、本明細書中に含まれることが意図されている。

１００ コンピューティングデバイス
１０１ コンピューティングユニット
１０２ プロセッシングユニット
１０４ ワーキングメモリ
１０６ ブートメモリ
１０８ ブート制御ユニット

Claims (21)

1. コンピューティングデバイスであって、
   ワーキングメモリ（１０４）とプロセッシングユニット（１０２）とを有するコンピューティングユニット（１０１）と、
   該コンピューティングデバイスの始動時に、該コンピューティングユニット（１０１）に転送される、該コンピューティングデバイス（１００）を動作する制御命令を含む、ブートメモリ（１０６）と
   を備え、
   少なくとも第１のインターフェースおよび第２のインターフェースによって該コンピューティングユニット（１０１）をインターフェースし、第３のインターフェースによって該ブートメモリ（１０６）をインターフェースするブート制御ユニット（１０８）をさらに備え、該ブート制御ユニット（１０８）は、該第１のインターフェースを介して、該制御命令の第１の部分を、該ブートメモリ（１０６）から該コンピューティングユニット（１０１）に転送し、該第２のインターフェースを介して、該制御命令の第２の部分を、該ブートメモリ（１０６）から該コンピューティングユニット（１０１）に転送するように構成されていることを特徴とする、コンピューティングデバイス。
2. 前記制御命令の前記第２の部分は、前記第１の部分よりも大きく、前記第２のインターフェースは、前記第１のインターフェースよりも速いレートでデータを転送するように構成されている、請求項１に記載のコンピューティングデバイス。
3. 前記ブート制御ユニット（１０８）は、前記第２のインターフェースを介して、前記制御命令の前記第２の部分を、前記コンピューティングユニット（１０１）の前記ワーキングメモリ（１０４）に転送する直接メモリアクセスコントローラ（１１０）を備えている、請求項１または２に記載のコンピューティングデバイス。
4. 前記ブート制御ユニット（１０８）は、フィールドプログラマブルゲートアレイまたは特定用途向け集積回路を備えている、請求項１〜３のいずれかに記載のコンピューティングデバイス。
5. 前記第１のインターフェースは、ローピンカウントバス（１０７）であり、前記第２のインターフェースは、ペリフェラルコンポーネントインターコネクトエクスプレスバス（１１１）である、請求項１〜４のいずれかに記載のコンピューティングデバイス。
6. 前記コンピューティングユニット（１０１）は、システムコントローラハブ（１０３）を備え、該システムコントローラハブ（１０３）は、前記第１のインターフェースおよび前記第２のインターフェースを提供し、該システムコントローラハブ（１０３）は、前記ワーキングメモリ（１０４）をインターフェースする、請求項１〜５のいずれかに記載のコンピューティングデバイス。
7. 前記ブートメモリ（１０６）は、フラッシュメモリを備え、前記コンピューティングユニット（１０１）は、前記システムコントローラハブ（１０３）を有するＩｎｔｅｌ Ｍｅｎｌｏｗプラットフォームを備え、前記プロセッシングユニット（１０２）は、ｘ８６互換性マイクロプロセッサである、請求項６に記載のコンピューティングデバイス。
8. 前記制御命令の前記第１の部分は、前記第２のインターフェースを初期化する制御命令を含み、前記ブート制御ユニット（１０８）は、該第２のインターフェースの初期化後に、該制御命令の前記第２の部分を転送するように構成されている、請求項１〜７のいずれかに記載のコンピューティングデバイス。
9. コンピューティングデバイスを動作する方法であって、該コンピューティングデバイスは、コンピューティングユニット（１０１）を備え、該コンピューティングユニット（１０１）は、ワーキングメモリ（１０４）と、プロセッシングユニット（１０２）と、ブートメモリ（１０６）であって、該ブートメモリ（１０６）は該コンピューティングデバイスの始動時に、該コンピューティングユニット（１０１）に転送される、該コンピューティングデバイス（１００）を動作する制御命令を含む、ブートメモリ（１０６）と、ブート制御ユニット（１０８）であって、該ブート制御ユニット（１０８）は、少なくとも第１のインターフェースおよび第２のインターフェースによって該コンピューティングデバイス（１０１）をインターフェースし、第３のインターフェースによって該ブートメモリ（１０６）をインターフェースするブート制御ユニット（１０８）とを含み、該方法は、
   該ブート制御ユニット（１０８）によって、該ブートメモリ（１０６）から、該制御命令を引き出すステップと、
   該制御命令の第１の部分を、該第１のインターフェースを介して、該コンピューティングユニット（１０１）に転送するステップと、
   該制御命令の第２の部分を、該第２のインターフェースを介して、該コンピューティングユニット（１０１）に転送するステップと
   を包含する、方法。
10. 前記制御命令は、前記ブートメモリ（１０６）内に圧縮フォーマットで格納され、前記方法は、
    該圧縮された制御命令が前記コンピューティングユニット（１０１）において受信された後で、前記プロセッシングユニット（１０２）によって該制御命令を解凍することをさらに包含する、請求項９に記載の方法。
11. 前記コンピューティングデバイスは、請求項１〜８のいずれかに従って構成されている、請求項９または１０に記載の方法。
12. コンピューティングデバイスであって、
    コンピューティングユニット（１０１）であって、該コンピューティングユニット（１０１）は、システムコントローラ（１０３）と、ワーキングメモリ（１０４）と、プロセッシングユニット（１０２）とを備え、該システムコントローラ（１０３）は、クロック信号を受信するクロックインターフェースを備え、該システムコントローラ（１０３）は、該コンピューティングデバイス（１００）の始動時に、該プロセッシングユニット（１０２）に、受信されたクロック信号およびリセット信号を提供するようにさらに構成され、該プロセッシングユニット（１０２）は、該リセット信号を処理するために該提供されたクロック信号を使用するように構成されている、コンピューティングユニット（１０１）を備え、
    該システムコントローラ（１０３）の該クロックインターフェースをインターフェースするシステム管理コントローラ（１０５）をさらに備え、該システム管理コントローラ（１０５）は、該クロックインターフェースを介して該システムコントローラ（１０３）にクロック信号を供給するように適合されていることを特徴とする、コンピューティングデバイス。
13. 前記クロック信号を生成する電子発振器をさらに備え、該電子発振器は、前記システム管理コントローラ（１０５）に接続される、請求項１２に記載のコンピューティングデバイス。
14. 前記電子発振器は、水晶発振器を含み、１ＭＨｚを超える周波数を有するクロック信号を生成し、前記システムコントローラ（１０３）は、１ＭＨｚ未満の周波数を有するクロック信号で動作するように適合されている、請求項１３に記載のコンピューティングデバイス。
15. 前記システム管理コントローラ（１０５）は、前記クロック信号の前記周波数を、前記システムコントローラ（１０３）によって要求される周波数に適合するように、前記電子発振器によって生成された該クロック信号の周波数を分割するように適合された周波数分割器を備えている、請求項１３または１４に記載のコンピューティングデバイス。
16. 前記システムコントローラは、システムコントローラハブ（１０３）であり、前記コンピューティングユニット（１０１）は、Ｉｎｔｅｌ Ｍｅｎｌｏｗプラットフォームを備え、前記プロセッシングユニット（１０２）は、ｘ８６互換性マイクロプロセッサである、請求項１２〜１５のいずれかに記載のコンピューティングデバイス。
17. 前記コンピューティングデバイスは、請求項１〜８のいずれかに従ってさらに構成されている、請求項１２〜１５のいずれかに記載のコンピューティングデバイス。
18. コンピューティングデバイスを動作する方法であって、該コンピューティングデバイスは、コンピューティングユニット（１０１）を備え、該コンピューティングユニット（１０１）は、システムコントローラ（１０３）と、ワーキングメモリ（１０４）と、プロセッシングユニット（１０２）とを備え、該システムコントローラ（１０３）は、クロック信号を受信するクロックインターフェースを備え、該コンピューティングデバイス（１００）は、該システムコントローラ（１０３）の該クロックインターフェースをインターフェースするシステム管理コントローラ（１０５）をさらに備え、該方法は、
    該コンピューティングデバイス（１００）の始動時に、該クロックインターフェースを介して、クロック信号を、該システム管理コントローラ（１０５）から該システムコントローラ（１０３）に供給するステップと、
    該システムコントローラ（１０３）によって、該受信されたクロック信号およびリセット信号を該プロセッシングユニット（１０２）に提供するステップと、
    該プロセッシングユニット（１０２）において、該リセット信号を処理するために該提供されたクロック信号を使用するステップと
    を包含する、方法。
19. 前記システム管理コントローラ（１０５）に接続された電子発振器または水晶によって、前記クロック信号を生成することと、
    該クロック信号の周波数を前記システムコントローラ（１０３）によって要求される周波数に適応するように、該システム管理コントローラ（１０５）内の電子発振器または水晶によって生成された該クロック信号の周波数を分割することと
    をさらに包含する、請求項１８に記載の方法。
20. 前記リセット信号を、前記システム管理コントローラ（１０５）から前記システムコントローラ（１０３）に提供することと、
    該リセット信号が前記プロセッシングユニット（１０２）によって処理された後に、該リセット信号を非活動化することと
    をさらに包含する、請求項１８または１９に記載の方法。
21. 前記コンピューティングデバイスは、請求項１２〜１７のいずれかに従って構成されている、請求項１８〜２０のいずれかに記載の方法。

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