WO2021200926A1 - ストレージシステム - Google Patents

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WO2021200926A1
WO2021200926A1 PCT/JP2021/013501 JP2021013501W WO2021200926A1 WO 2021200926 A1 WO2021200926 A1 WO 2021200926A1 JP 2021013501 W JP2021013501 W JP 2021013501W WO 2021200926 A1 WO2021200926 A1 WO 2021200926A1
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WO
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interface
storage system
host device
volatile memory
data
Prior art date
Application number
PCT/JP2021/013501
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English (en)
French (fr)
Inventor
加藤　勇雄
前田　卓治
小野　正
Original Assignee
パナソニックＩｐマネジメント株式会社
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Publication date
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Priority to CN202180016352.4A priority patent/CN115151895A/zh
Priority to EP21781641.2A priority patent/EP4130990A4/en
Publication of WO2021200926A1 publication Critical patent/WO2021200926A1/ja
Priority to US17/897,714 priority patent/US20220413709A1/en

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/4406—Loading of operating system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]

Definitions

  • This disclosure relates to a storage system and its host device that can be connected to each other.
  • the SD card which is a type of storage system, is a card that supports a single-ended parallel transmission system interface, and PCI Express (Peripheral Component Interconnect Express) (registration) that realizes high transmission speed by using a differential serial transmission system.
  • PCIe interface Peripheral Component Interconnect Express
  • the differential serial transmission method that realizes high-speed transmission takes a long time to start the interface after the power is turned on, and the transition to a state where data can be transferred compared to the conventional single-ended parallel transmission method interface. There is a problem that it is slow.
  • the data and the clock for punching the data are supplied from the host device, so that the storage system on the receiving side immediately receives the data and the clock. Data can be played back (data punching).
  • the clock is superimposed on the data and transmitted.
  • phase-locked loop In order to adjust the phase of the internal clock, a phase-locked loop (PLL) is generally used, and a considerable amount of time is required until the phase adjustment is completed (PLL locks).
  • a 100 MHz fixed reference clock (REFCLK +, REFCLK-) is transmitted from the host side (Root Complex side) to the device side (Endpoint side), and this reference clock is transmitted in single-ended parallel.
  • the purpose is to match the operating frequencies on the host side and the device side).
  • This disclosure has been made in view of the above problems, and is a storage system and a host capable of reading a boot loader, an OS, an application program, etc. for booting necessary for system booting of a host device from the storage system in a shorter time. To provide a device.
  • the storage system in the present disclosure includes a non-volatile memory, a controller that controls writing / reading of data to the non-volatile memory, a first interface, and a second interface, and includes a first interface and a second interface. It is a storage system connected to the host device in, and when the host device is started, the boot loader read from the non-volatile memory is transferred to the host device via the second interface, and the initialization of the first interface is performed. It is executed in parallel, and after the host device is started, the write data / read data to the non-volatile memory is transferred.
  • the storage system in the present disclosure includes two interfaces, a single-ended parallel transmission interface with a short interface startup time and a high-speed differential serial transmission interface with a high data transfer speed after the interface is activated.
  • the boot loader, OS, application program, etc. for booting required for system booting can be read from the storage system in a shorter time.
  • the figure which shows an example of the configuration of the storage system and the host apparatus which concerns on embodiment of this disclosure Comparison diagram showing an example of the configuration of a conventional storage system
  • the figure which shows an example of the configuration of the conventional storage system and the host device The figure which shows an example of the boot operation which concerns on embodiment of this disclosure.
  • FIG. 2 is a comparative diagram showing an example of the configuration of a conventional storage system.
  • FIG. 2 is a block diagram illustrating the configurations of the storage system 300 and the host device 350.
  • the storage system 300 is an example of an SSD (Solid State Drive) equipped with a PCIe interface, which is widely used at present.
  • SSD Solid State Drive
  • the storage system 300 includes a non-volatile memory 312, a controller 311 that controls writing / reading of data to the non-volatile memory, a non-volatile memory interface (NAND interface) 313 that connects the two, and a PCIe interface 314.
  • a non-volatile memory 312 a controller 311 that controls writing / reading of data to the non-volatile memory
  • a non-volatile memory interface (NAND interface) 313 that connects the two
  • PCIe interface 314 PCIe interface
  • the host device 350 includes a host SoC (System On a Chip) 360, a main memory (main memory) 370, a memory interface 363 for connecting the two, a host SoC built-in ROM 364, and an eMMC (embedded Multi Media Card) 330. Is connected to the storage system 300 by the eMMC interface 314.
  • a host SoC System On a Chip
  • main memory main memory
  • eMMC embedded Multi Media Card
  • the eMMC (embedded Multi Media Card) 330 includes a non-volatile memory 332, an eMMC controller 331 that controls writing / reading of data to the non-volatile memory, a non-volatile memory interface (NAND interface) 333 that connects the two, and a non-volatile memory interface (NAND interface) 333. It has an eMMC interface 334.
  • the main memory (main memory) 370 may be mixed (built-in) in the host SoC360.
  • the ROM 364 with a built-in host SoC may be externally attached to the host SoC 360.
  • the non-volatile memory 312 of the storage system 300 is a NAND flash memory
  • the controller 311 is a PCIe SSD controller
  • the interface 314 is a PCIe interface
  • the controller 311 and the non-volatile memory 312 are an open NAND flash interface. It is connected by (ONFI) or the like.
  • the conventional storage system 300 and the host device 350 read the boot loader from the non-volatile memory 312 via the PCIe interface 314 and transfer the boot loader to the main memory 370 of the host device, the problem is that the boot time becomes long. Therefore, it is common to separately provide an eMMC 330 equipped with a single-ended parallel transmission type eMMC interface 334 as a boot storage, which takes a short time until commands and data can be transferred.
  • FIG. 1 is a diagram showing an example of a configuration of a storage system and a host device according to an embodiment of the present disclosure.
  • the storage system 100 includes a non-volatile memory 112, a controller 111 that controls writing / reading of data to the non-volatile memory, a non-volatile memory interface (NAND interface) 113 that connects the two, a first interface 114, and a first interface. It has two interfaces 115.
  • NAND interface non-volatile memory interface
  • the host device 150 includes a host SoC (System On a Chip) 160, a main memory (main memory) 170, a memory interface 163 for connecting the two, and a ROM 164 with a built-in host SoC.
  • SoC System On a Chip
  • main memory main memory
  • memory interface 163 for connecting the two
  • ROM ROM
  • the first interface 114 and the second interface 115 are connected to the storage system 100.
  • the main memory 170 may be mixed (built-in) in the host SoC160.
  • the host SoC built-in ROM 164 may be externally attached to the host SoC 160.
  • the non-volatile memory 112 of the storage system 100 is composed of a NAND flash memory.
  • the controller 111 is composed of an SD-Express controller is shown.
  • the first interface 114 is configured by a PCIe interface of a high-speed differential serial transmission system.
  • the second interface 115 is composed of a single-ended parallel transmission type SD interface.
  • the controller 111 and the non-volatile memory 112 are connected by an open NAND flash interface (ONFI) or the like will be shown.
  • ONFI open NAND flash interface
  • the first interface 114 is a PCIe interface that enables high transmission speed by using a differential serial transmission method. Therefore, it takes time to start the interface of the first interface 114 after the power is turned on. For this reason, it is widely known that the first interface 114 has a slower transition to a data transferable state than the second interface 115 (SD interface) that employs the conventional single-ended parallel transmission method.
  • the data and the clock for punching the data are supplied from the host device, so that the storage system on the receiving side immediately receives the data and the clock. Data can be played back (data punching).
  • the clock is superimposed on the data and transmitted.
  • phase-locked loop PLL: Phase Locked Loop
  • PLL locks PLL locks
  • FIG. 7 is a diagram showing an example of a boot operation according to the embodiment of the present disclosure.
  • FIG. 7 is used to show the difference in startup time between the PCIe interface of the differential serial transmission method and the SD interface of the single-ended parallel transmission method.
  • the power supply voltage 1000 indicates the power supply voltage supplied to the storage system 100 and the host device 150.
  • the timing 1010 is the timing (time) when the voltage value of the power supply 1000 reaches the voltage required for the circuit operation of the storage system 100 and the host device 150, and the SD interface 115 is thereafter without any time delay.
  • the command and data can be transferred.
  • the timing 1014 indicates the timing (time) when the initialization of the PCIe interface 114 is completed and the command or data can be transferred.
  • the PCIe interface initialization time includes the time required for the PLL to lock, the time required for byte synchronization or symbol synchronization, and the time required for interface configuration as described above. ing.
  • the PCIe interface 114 of the differential serial transmission system has a much longer time to transition to the state in which commands and data can be transferred than the SD interface 115 of the single-ended parallel transmission system. Therefore, if the boot loader, the OS, and the application program for booting are read from the storage system connected by the PCIe interface when the host device 150 is booted, the booting of the system is delayed.
  • the storage system 100 and the host device 150 include the PCIe interface 114 and the SD interface 115, which has a short time until commands and data can be transferred. It was configured to be prepared.
  • the host device 150 reads the boot loader from the non-volatile memory 112 via the SD interface 115 and transfers the boot loader to the main memory 170 of the host device, and in parallel, the PCIe interface. It becomes possible to execute the initialization process of 114.
  • the OS and the OS and the data can be transferred via the PCIe interface 114, which has a faster interface speed (faster data transfer speed) than the SD interface 115.
  • the application program By reading the application program from the non-volatile memory 112 and transferring it to the main memory 170 of the host device, it is possible to realize high-speed startup of the system as a whole.
  • FIG. 6 is a diagram showing an example of the configuration of a conventional storage system and a host device.
  • FIG. 6 is a detailed block diagram illustrating the configuration of the storage system 900 and the host device 950, which is an example of the conventional system.
  • the storage system 900 is an example of an SD Expression card conforming to the SD Specializations Part 1 Physical Layer Specialization Version 7.0 or later standard by SDA (SD Association).
  • the storage system 900 includes a non-volatile memory 940, a controller 910 that controls writing / reading of data to the non-volatile memory, a non-volatile memory interface (NAND interface) 943 that connects the two, and a first interface (PCIe interface). It has a dedicated signal line group 934, a second interface (SD interface) dedicated signal line group 935, and a first interface and a second interface shared signal line group 936.
  • NAND interface non-volatile memory interface
  • PCIe interface first interface
  • the controller 910 includes a device-side transmission / reception circuit 912 of the first interface (926 to 933), a device-side transmission / reception circuit 811 of the second interface (920 to 925), and a CPU 913 that controls the overall operation of the controller.
  • NVMe control circuit 914 that performs write / read control to the non-volatile memory 940 via the first interface (926 to 933), and write / read to the non-volatile memory 940 via the second interface (920 to 925).
  • NVMe Non-Volatile Memory Express
  • PCI Express PCI Express interface
  • FIGS. 3 and 4 show the terminal arrangement and terminal table of the SD Expression card conforming to the SD Specializations Part 1 Physical Layer Specialization Version 7.0 or later standard by SDA (SD Association).
  • SD interface terminals are arranged in R1 (row 1) of FIG. 3, and PCIe interface terminals are arranged in R2 (row 2).
  • FIG. 5 is a diagram showing an example of the configuration of the storage system and the host device according to the embodiment of the present disclosure.
  • FIG. 5 is a block diagram illustrating the configurations of the storage system 100 and the host device 150 according to the present embodiment in more detail.
  • the host device 150 includes a host SoC (System On a Chip) 160, a main memory (main memory) 880, a memory interface 881 for connecting the two, and a ROM 866 with a built-in host SoC.
  • the first interface 114 and the second interface 115 are connected to the storage system 100.
  • the host SoC 160 includes a host-side transmission / reception circuit 862 of the first interface 114, a host-side transmission / reception circuit 861 of the second interface 115, a CPU 865 that controls the operation of the entire host SoC, and a program for starting the host SoC. It has a built-in ROM 866 for storing and.
  • the main memory (main memory) 880 may be mixed (built-in) in the host SoC160.
  • the ROM 866 with a built-in host SoC may be externally attached to the host SoC 160.
  • the storage system 100 includes a non-volatile memory 112, a controller 111 that controls writing / reading of data to the non-volatile memory, a non-volatile memory interface (NAND interface) 113 that connects the two, and a first interface (PCIe interface). It has 114 and a second interface (SD interface) 115.
  • NAND interface non-volatile memory interface
  • PCIe interface first interface
  • SD interface second interface
  • controller 111 passes through the device-side transmission / reception circuit 812 of the first interface 114, the device-side transmission / reception circuit 811 of the second interface 115, the CPU 813 that controls the overall operation of the controller, and the first interface 114.
  • NVMe control circuit 814 that controls writing / reading to the non-volatile memory 112
  • buffer control circuit 815 that controls writing / reading to the non-volatile memory 112 via the second interface 115, and writing / writing to the non-volatile memory 112.
  • a volatile memory 816 that temporarily stores read data
  • a NAND control circuit 817 that is connected to the non-volatile memory 112 to write / read to the non-volatile memory 112, and code for write / read data to the non-volatile memory. It has an dark decoding circuit 818 that performs dark decoding of data when conversion / decoding is required.
  • NVMe Non-Volatile Memory Express
  • PCI Express PCI Express interface
  • ON / OFF of the switch 834 is switched by the logic level (“H” or “L”) of the control signal (select signal) 835.
  • FIGS. 3 and 4 the terminal arrangement and terminal table of the SD Expression card conforming to the SD Specializations Part 1 Physical Layer Specialization Version 7.0 or later standard by SDA (SD Association) are shown in FIGS. 3 and 4.
  • SD interface terminals are arranged in R1 (row 1) of FIG.
  • a PCIe interface terminal is arranged in R2 (row 2).
  • R2 row 2
  • some of the terminals of the conventional SD interface in R1 (row 1) are shared as the terminals of the PCIe interface. It is a specification to do.
  • control signal (select signal) 835 that controls ON / OFF of the switch 834
  • the control signal (select signal) 835 is connected to the pin (terminal) of the controller 111, and the pin (the pin (terminal) of the controller 111 is connected.
  • the terminal By connecting the terminal) to an external switch, it is possible to input an "H” or "L” level signal with the external switch.
  • "H" or "L” level signals can be input.
  • control signal (select signal) 835 is connected to the general-purpose input / output (GPIO: General-purpose input / output) terminal of the CPU 813 of the controller 111, and the level is "H” or "L” depending on the firmware of the CPU 813. Signal can be input.
  • GPIO General-purpose input / output
  • FIG. 9 is a diagram showing an operation sequence at startup of the host device 150 and the storage system 100.
  • the built-in ROM 1220 corresponds to the built-in ROM 164 of the host SoC160.
  • the SoC startup program is stored in the built-in ROM 1220.
  • the main memory 1230 corresponds to the main memory 170 of the host SoC160.
  • the boot loader, OS, application program, etc. are transferred and stored in the main memory 1230 at startup, and a part of the area is used as a work memory.
  • the SD interface 1240 corresponds to the SD interface (second interface) 114 that connects the host device 150 and the storage system.
  • the PCIe interface 1250 corresponds to the PCIe interface (first interface) 114 that connects the host device 150 and the storage system.
  • the storage 1260 corresponds to the non-volatile memory 112 of the storage system 100.
  • a logical memory map is also described for each of the above components as needed.
  • the boot loader checksum (512 bytes) stored in the non-volatile memory of the storage system is transferred to the main memory via the SD interfaces 1240 and 115.
  • the boot loader stored in the non-volatile memory of the storage system is transferred to the main memory via the SD interfaces 1240 and 115.
  • Boot operation 1204 Calculate the checksum value from the boot loader data transferred to the main memory, and compare it with the boot loader checksum value transferred from the non-volatile memory of the storage system to the main memory. Confirm the match and proceed to the next step.
  • the boot loader executes setting processing (terminal setting, register setting) for accessing the SD interfaces 1240 and 115. (1208) (9) Instruct the memory initialization process via the SD interface. (1209) As described above, the processes up to this point are executed by the boot loader program via the SD interfaces 1240 and 115.
  • the partition in which the application program is stored is selected and instructed via the PCIe interface 1250.
  • (1210) (11)
  • the application program stored in the non-volatile memory of the storage system is transferred to the main memory via the PCIe interfaces 1250 and 114.
  • (1211) (12)
  • (12) Branch to the entry point (starting address of the application program) of the application program on the main memory, and execute the application program.
  • (1212) The operation of the host device 150 and the storage system 100 at startup will be described on the time axis with reference to FIG. 7.
  • the timing 1011 is the timing at which the CMD line 820 of the SD interface 115 is set to “L” and the boot operation is started.
  • Timing 1012 is the timing at which the boot loader transfer from the storage system 100 to the host device 150 is completed, the CMD line 820 of the SD interface 115 is set to "H", and the boot operation is terminated.
  • Timing 1013 is a timing at which memory initialization is completed and reading / writing to the non-volatile memory 112 of the storage system 100 becomes possible.
  • (A) shows the operation at the time of startup in the storage system 100 and the host device 150 according to the present embodiment.
  • (B) shows the operation at the time of starting when the storage system 100 and the host device 150 are started, the boot loader is transferred, the memory is initialized, and the OS and the application program are transferred only through the PCIe interface 114.
  • the PCIe interface 114 At startup of the storage system 100 and the host device 150 according to the present embodiment, as shown in FIG. 7A, two interfaces, the PCIe interface 114 and the SD interface 115, are operated in parallel.
  • the boot loader can be read from the non-volatile memory 112 of the storage system 100 via the SD interface 115 that starts up quickly, and the OS and application programs stored in the non-volatile memory 112 of the storage system 100 can be read at the initial memory.
  • the PCIe interface 114 which has a slow start-up, is initialized in parallel.
  • the OS having a larger data capacity than the boot loader and the application program should be read through the PCIe interface 114, which has a faster transfer speed than the SD interface 115. As a whole, it enables a tans clause of the time until the system starts up.
  • FIG. 8 is a timing chart of the boot operation operation of eMMC.
  • SDCLK821 is the SDCLK (clock) of the SD interface 115.
  • CMD820 is a CMD (command) of SD interface 115.
  • DAT822, 823, 824, and 825 are DAT0 (data 0), DAT1 (data 1), DAT2 (data), and DAT3 (data 3) of the SD interface 115, respectively.
  • the SD interface 115 recognizes that it is a transition instruction to the boot operation mode, and uses the packets indicated by 1120, 1121, and 1122 to boot knowledge. Is transmitted to the host device 150.
  • 1120 is a start bit
  • 1121 is a bit pattern of "010" indicating boot knowledge
  • 1122 is an end bit.
  • the SD interface After transmitting the boot knowledge to the host device 150, the SD interface transmits the boot loader checksum to the host device 150 using a packet composed of 1130, 1131, and 1132.
  • 1130 is a start bit
  • 1131 is a 512-byte boot loader checksum and its CRC
  • 1132 is an end bit.
  • the SD interface transmits the boot loader to the host device 150 for the required number of packets using a plurality of packets composed of 1160, 1161, and 1162.
  • 1160 is a start bit
  • 1161 is a 512-byte boot loader and its CRC
  • 1162 is an end bit
  • 1160, 1161, and 1162 indicate the nth packet of the packet that transfers the boot loader. , Illustrated as the final packet.
  • the storage system 100 and the host device 150 have two interfaces, a single-ended parallel transmission system interface having a short interface startup time and a high-speed differential serial transmission system interface having a high data transfer speed after the interface startup. Therefore, it is possible to read the boot loader, OS, application program, etc. for booting required for system booting of the host device from the storage system in a shorter time.
  • the storage system 100 and the host device 150 according to the present embodiment can realize high-speed booting without separately providing boot storage, which makes it possible to reduce the number of parts and the cost of the system.
  • the switch so that the signal line of the first interface 114 and the signal line of the second interface 115 can be used independently without being shared. Since the configuration is provided with 834, by turning on the switch 834 and connecting a part of the signal line of the PCIe interface (826 to 829) and a part of the signal line of the SD interface (822 to 825), the SD It can operate as an SD Expression card that conforms to the Standards Part 1 Physical Layer Specialization Version 7.0 or later.
  • the SD interface can be used completely independently.
  • the host device 150 reads the boot loader from the non-volatile memory 112 via the SD interface 115, transfers the boot loader to the main memory 880 of the host device, and in parallel, the PCIe interface. It becomes possible to execute the initialization process of 114.
  • the OS and the OS and the data can be transferred via the PCIe interface 114, which has a faster interface speed (faster data transfer speed) than the SD interface 115.
  • the application program By reading the application program from the non-volatile memory 112 and transferring it to the main memory 170 of the host device, it is possible to realize high-speed startup of the system as a whole.
  • the storage system 100 has an eMMC boot operation function built into the SD interface function.
  • SD interface protocol was formulated based on the MMC (MultiMediaCard) interface, and then SD and MMC (MultiMediaCard) including eMMC (embedded MultiMediaCard) have added their own functions.
  • the boot operation function is one of them, and it is formulated as a specification of eMMC (embedded Multi MediaCard).
  • the SD controller on the host side generally supports SD, MMC including eMMC, and SDIO.
  • the SD interface 115 of the storage system 100 supports the boot operation of eMMC, but if it is connected to the SD controller on the general host side, the SD interface function and the boot operation function can be obtained. And can be dealt with.
  • the present disclosure is suitable for use in host devices and storage systems that require a reduction in startup time.
  • Non-volatile memory (NAND flash memory) 113 Non-volatile memory interface (NAND interface) 114 PCI Express Interface 115 SD Interface 116 Storage System I / O Port (for PCI Express Interface) 117 Storage system input / output port (for SD interface) 150 Host device 160 Host SoC (System on a Chip) 163 Memory Interface 164 Host Soc Built-in ROM 170 Main memory 120 Ethernet / PCIe interface converter 121 Ethernet interface 122 Ethernet input / output port (for Ethernet interface) 123 Memory interface 124 Ethernet / PCIe interface converter built-in ROM 180 Main memory 300 Storage system 311 PCIe SSD controller 312 Non-volatile memory (NAND flash memory) 313 Non-volatile memory interface (NAND interface) 314 PCI Express Interface 330 eMMC (embedded MultiMediaCard) 331 eMMC controller 332 Non-volatile memory (NAND flash memory) 333 Non-vola

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Abstract

ストレージシステムは、不揮発性メモリと、不揮発性メモリに対するデータの書込み／読み出しを制御するコントローラと、第１のインターフェースと、第２のインターフェースとを備え、第１のインターフェース及び第２のインターフェースでホスト装置と接続されるストレージシステムであって、ホスト装置の起動時に、不揮発性メモリから読みだしたブートローダを第２のインターフェースを介してホスト装置に転送するとともに、第１のインターフェースの初期化を並行して実行し、ホスト装置の起動後は、不揮発性メモリに対する書込みデータ／読み出しデータを第１のインターフェース及び／又は第２のインターフェースを介して転送する。

Description

ストレージシステム
　本開示は、相互に接続が可能なストレージシステム及びそのホスト装置に関する。
　近年、フラッシュメモリ等の大容量の不揮発性記憶素子を備え、高速でのデータ処理が可能な、例えばカード形状のＳＤカード（Ｓｅｃｕｒｅ　Ｄｉｇｉｔａｌ　ｃａｒｄ）や、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）といったストレージシステムが市場に普及している。このようなストレージシステムは、パーソナルコンピュータ、スマートフォン、デジタルカメラ、オーディオプレーヤ及び、カーナビゲーションをはじめとする車載システム等のホスト装置に装着されて使用される（特許文献１参照）。
　ストレージシステムの一種であるＳＤカードには、シングルエンド・パラレル伝送方式のインターフェースをサポートするカード、差動シリアル伝送方式を用いることで伝送速度高速化を実現したＰＣＩ　Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　Ｅｘｐｒｅｓｓ）（登録商標）インターフェース（略称：ＰＣＩｅインターフェース）をサポートするカード等があり、ストレージシステムの大容量化が進むのにあわせ、インターフェースの高速化が進んでいる。
特開２０１６－１６７１６７号公報
　しかしながら、高速伝送を実現する差動シリアル伝送方式は、一方で、電源投入後、インターフェースの起動に時間がかかり、従来のシングルエンド・パラレル伝送方式のインターフェースに比べ、データ転送可能な状態への遷移が遅いという課題がある。
　従来のシングルエンド・パラレル伝送方式のインターフェースでは、ホスト装置から、データと、データを打ち抜くためのクロックとが供給されるため、受け側のストレージシステムでは、データとクロックとが入力された時点から直ちにデータの再生（データの打ち抜き）が可能となる。
　一方、差動シリアル伝送方式では、データにクロックが重畳されて伝送される。
　このため、受信側では、データ信号のエッジ（信号遷移）を検出し、内部のクロックの位相を調整して、データ信号の各ビットを正しいタイミングで判定する（正しいタイミングで打ち抜く）必要がある。
　この内部のクロックの位相調整を行うため、一般的に位相同期回路（ＰＬＬ：Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）が用いられ、位相調整が完了する（ＰＬＬがロックする）までに相応の時間を必要とする。（なお、ＰＣＩｅインターフェースでは、ホスト側（Ｒｏｏｔ　Ｃｏｍｐｌｅｘ側）から、デバイス側（Ｅｎｄｐｏｉｎｔ側）に１００ＭＨｚ固定のリファレンスクロック（ＲＥＦＣＬＫ＋，　ＲＥＦＣＬＫ－）が送信されるが、このリファレンスクロックは、シングルエンド・パラレル伝送方式のインターフェースで用いられるデータ打ち抜き用（データストローブ用）のクロックとは異なり、ホスト側とデバイス側の動作周波数を合わせることを目的にしている）。
　こうしたＰＬＬによる位相調整に加え、従来のシングルエンド・パラレル伝送方式のインターフェースでは、例えば８ｂｉｔパラレル伝送の場合、１クロック毎にバイト（Ｂｙｔｅ）単位でデータが送信されるため、受信側でバイトの切れ目を検出する必要はないが、差動シリアル伝送方式では、受信側でバイト（Ｂｙｔｅ）もしくはシンボルの切れ目を正しく検出し、バイト（Ｂｙｔｅ）単位のデータとして再生する（切り出す）必要があり、こうしたバイト（Ｂｙｔｅ）同期もしくはシンボル同期にも相応の時間を必要とする。
　一方で、ホスト装置側の事情としては、電源投入後、ストレージシステムから起動用のブートローダや、ＯＳ（Ｏｐｅｒａｔｉｎｇ　ｓｙｓｔｅｍ）、アプリケーションプログラム等を読み出して、システム稼働状態に遷移するまでの時間の短縮が求められている。例えばカーナビゲーションの機能と、自動車後部に取り付けられるカメラからの映像を映し出すバックモニタの機能とを併せ持つ車載システムが広く普及しているが、こうした車載システムでは、エンジン始動後、ユーザーが直ちにシフトレバーをリバースレンジ（車両後退走行用レンジ）に切り替えた場合に、遅れることなく後方の映像がモニタに映し出されることが、事故防止のため求められている。
　また、デジタルスチルカメラや、デジタルムービーでは、ユーザーが撮影チャンスを逃すことのないよう、電源投入後、可能な限り短い時間でシステムが稼働状態（撮影可能な状態）に遷移することが求められる。
　こうしたホスト装置に求められる短時間でのシステム稼働状態への遷移（高速起動）を実現するためには、起動用のブートローダ、ＯＳ、アプリケーションプログラム等をストレージシステムから読み出すのにかかる時間を短縮する必要がある。
　本開示は、上記課題に鑑みてなされたものであり、ホスト装置のシステム起動に必要な起動用のブートローダ、ＯＳ、アプリケーションプログラム等を、ストレージシステムからより短時間で読み出すことができるストレージシステム及びホスト装置を提供することである。
　本開示におけるストレージシステムは、不揮発性メモリと、不揮発性メモリに対するデータの書込み／読み出しを制御するコントローラと、第１のインターフェースと、第２のインターフェースとを備え、第１のインターフェース及び第２のインターフェースでホスト装置と接続されるストレージシステムであって、ホスト装置の起動時に、不揮発性メモリから読みだしたブートローダを第２のインターフェースを介してホスト装置に転送するとともに、第１のインターフェースの初期化を並行して実行し、ホスト装置の起動後は、不揮発性メモリに対する書込みデータ／読み出しデータを転送する。
　本開示におけるストレージシステムは、インターフェースの起動時間の短いシングルエンド・パラレル伝送方式のインターフェースと、インターフェース起動後のデータ転送速度が速い高速差動シリアル伝送方式の２つのインターフェースを合わせ備えたため、ホスト装置のシステム起動に必要な起動用のブートローダ、ＯＳ、アプリケーションプログラム等を、ストレージシステムからより短時間で読み出すことが可能になる。
本開示の実施の形態に係るストレージシステムとホスト装置の構成の一例を示す図 従来のストレージシステムの構成の一例を示す比較図 ストレージシステムの一例であるＳＤ（Ｓｅｃｕｒｅ　Ｄｉｇｉｔａｌ）カードの端子配置の一例を示す図 ストレージシステムの一例であるＳＤ（Ｓｅｃｕｒｅ　Ｄｉｇｉｔａｌ）カードの端子配置の一例を示す図 本開示の実施の形態に係るストレージシステムとホスト装置の構成の一例を示す図 従来のストレージシステムとホスト装置の構成の一例を示す図 本開示の実施の形態に係るブート動作の一例を示す図 本開示の実施の形態に係るブート動作の一例を示す図 本開示の実施の形態に係るブート動作の流れの一例を示す図
　（実施の形態）
　以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、同じ符号を付した構成要素については、それぞれの実施の形態において同一の機能を有するものとする。
　なお、本開示は、当業者が理解するための添付図面及び以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　［１－１．従来のストレージシステムの構成及び動作］
　図２は、従来のストレージシステムの構成の一例を示す比較図である。図２はストレージシステム３００とホスト装置３５０の構成を説明したブロック図である。
　ストレージシステム３００は、現在広く普及している、ＰＣＩｅインターフェースを備えたＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）を例としている。
　ストレージシステム３００は、不揮発性メモリ３１２と、不揮発性メモリに対するデータの書込み／読み出しを制御するコントローラ３１１と、両者を接続する不揮発性メモリインターフェース（ＮＡＮＤインターフェース）３１３と、ＰＣＩｅインターフェース３１４とを有する。
　また、ホスト装置３５０は、ホストＳｏＣ（Ｓｙｓｔｅｍ　Ｏｎ　ａ　Ｃｈｉｐ）３６０と、主記憶（メインメモリ）３７０と、両者を接続するメモリインターフェース３６３と、ホストＳｏＣ内蔵ＲＯＭ３６４と、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ　Ｍｕｌｔｉ　Ｍｅｄｉａ　Ｃａｒｄ）３３０を有し、ｅＭＭＣインターフェース３１４で、ストレージシステム３００に接続される。
　また、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ　Ｍｕｌｔｉ　Ｍｅｄｉａ　Ｃａｒｄ）３３０は、不揮発性メモリ３３２と、不揮発性メモリに対するデータの書込み／読み出しを制御するｅＭＭＣコントローラ３３１と、両者を接続する不揮発性メモリインターフェース（ＮＡＮＤインターフェース）３３３と、ｅＭＭＣインターフェース３３４とを有する。
　なお、主記憶（メインメモリ）３７０は、ホストＳｏＣ３６０に混載（内蔵）されていても良い。
　また、ホストＳｏＣ内蔵ＲＯＭ３６４は、ホストＳｏＣ３６０に外付けされていても良い。
　ストレージシステム３００の、不揮発性メモリ３１２と、は、ＮＡＮＤフラッシュメモリ、コントローラ３１１は、ＰＣＩｅ　ＳＳＤコントローラ、インターフェース３１４は、ＰＣＩｅインターフェース、また、コントローラ３１１と、不揮発性メモリ３１２とは、オープンＮＡＮＤフラッシュ・インターフェース（ＯＮＦＩ）等で接続される。
　このように、従来のストレージシステム３００とホスト装置３５０は、ＰＣＩｅインターフェース３１４を介して、不揮発性メモリ３１２からブートローダを読み出し、ホスト装置のメインメモリ３７０に転送を行うと、起動時間が長くなるという課題があるため、コマンドやデータの転送が可能になるまでの時間が短いシングルエンド・パラレル伝送方式のｅＭＭＣインターフェース３３４を備えたｅＭＭＣ３３０を、起動用ストレージとして別途備えることが一般的である。
　［１－２．実施の形態にかかるストレージシステムの構成及び動作］
　図１は、本開示の実施の形態に係るストレージシステムとホスト装置の構成の一例を示す図である。
　ストレージシステム１００は、不揮発性メモリ１１２と、不揮発性メモリに対するデータの書込み／読み出しを制御するコントローラ１１１と、両者を接続する不揮発性メモリインターフェース（ＮＡＮＤインターフェース）１１３と、第１のインターフェース１１４と、第２のインターフェース１１５とを有する。
　また、ホスト装置１５０は、ホストＳｏＣ（Ｓｙｓｔｅｍ　Ｏｎ　ａ　Ｃｈｉｐ）１６０と、主記憶（メインメモリ）１７０と、両者を接続するメモリインターフェース１６３と、ホストＳｏＣ内蔵ＲＯＭ１６４を有する。
　第１のインターフェース１１４と、第２のインターフェース１１５で、ストレージシステム１００に接続される。
　なお、主記憶（メインメモリ）１７０は、ホストＳｏＣ１６０に混載（内蔵）されていても良い。
　また、ホストＳｏＣ内蔵ＲＯＭ１６４は、ホストＳｏＣ１６０に外付けされていても良い。
　本実施の形態においては、ストレージシステム１００の不揮発性メモリ１１２が、ＮＡＮＤフラッシュメモリで構成される例を示す。同じく、コントローラ１１１が、ＳＤ－Ｅｘｐｒｅｓｓコントローラで構成される例を示す。同じく、第１のインターフェース１１４が、高速差動シリアル伝送方式のＰＣＩｅインターフェースで構成される例を示す。同じく第２のインターフェース１１５が、シングルエンド・パラレル伝送方式のＳＤインターフェースで構成される例を示す。同じく、コントローラ１１１と、不揮発性メモリ１１２とが、オープンＮＡＮＤフラッシュ・インターフェース（ＯＮＦＩ）等で接続される例を示す。これらの構成要素は例示であり、本開示の趣旨を逸脱しない範囲で具体的な構成要素は適宜変更可能である。
　第１のインターフェース１１４は、差動シリアル伝送方式を用いることで伝送速度高速化を可能とするＰＣＩｅインターフェースである。そのため第１のインターフェース１１４は電源投入後、インターフェースの起動に時間がかかる。この理由から第１のインターフェース１１４は従来のシングルエンド・パラレル伝送方式を採用した第２のインターフェース１１５（ＳＤインターフェース）に比べ、データ転送可能な状態への遷移が遅いことが広く知られている。
　従来のシングルエンド・パラレル伝送方式のインターフェースでは、ホスト装置から、データと、データを打ち抜くためのクロックとが供給されるため、受け側のストレージシステムでは、データとクロックとが入力された時点から直ちにデータの再生（データの打ち抜き）が可能となる。
　一方、差動シリアル伝送方式では、データにクロックが重畳されて伝送される。
　このため、受信側では、データ信号のエッジ（信号遷移）を検出し、内部のクロックの位相を調整して、データ信号の各ビットを正しいタイミングで判定する（正しいタイミングで打ち抜く）必要がある。
　この内部のクロックの位相調整を行うため、一般的に位相同期回路（ＰＬＬ：Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）が用いられ、位相調整が完了する（ＰＬＬがロックする）までに相応の時間を必要とする。
　これに加え、従来のシングルエンド・パラレル伝送方式のインターフェースでは、例えば８ｂｉｔパラレル伝送の場合、１クロック毎にバイト（Ｂｙｔｅ）単位でデータが送信されるため、受信側でバイトの切れ目を検出する必要はないが、差動シリアル伝送方式では、受信側でバイト（Ｂｙｔｅ）もしくはシンボルの切れ目を正しく検出し、バイト（Ｂｙｔｅ）単位のデータとして再生する（切り出す）必要があり、こうしたバイト（Ｂｙｔｅ）同期もしくはシンボル同期にも相応の時間を必要とする。
　図７は本開示の実施の形態に係るブート動作の一例を示す図である。図７を用いて、差動シリアル伝送方式のＰＣＩｅインターフェースと、シングルエンド・パラレル伝送方式のＳＤインターフェースの起動時間の差を示す。
　図７の（Ａ）において、電源電圧１０００は、ストレージシステム１００とホスト装置１５０に供給される電源電圧を示す。タイミング１０１０は、電源１０００の電圧値が、ストレージシステム１００とホスト装置１５０の回路動作に必要な電圧に到達するタイミング（時間）であり、ＳＤインターフェース１１５は、これ以降、時間的に遅れることなく、コマンドやデータの転送が可能な状態になる。タイミング１０１４は、ＰＣＩｅインターフェース１１４の初期化が完了し、コマンドやデータの転送が可能になるタイミング（時間）を示している。
　なお、ＰＣＩｅインターフェースの初期化時間には、前述の、ＰＬＬがロックするのに必要な時間、バイト（Ｂｙｔｅ）同期もしくはシンボル同期に必要な時間や、インターフェースのコンフィギュレーションを行うための時間が含まれている。
　このように、差動シリアル伝送方式のＰＣＩｅインターフェース１１４は、コマンドやデータの転送が可能な状態に遷移するまでの時間が、シングルエンド・パラレル伝送方式のＳＤインターフェース１１５に比べて非常に長くなる。よって、ホスト装置１５０の起動時に、ＰＣＩｅインターフェースで接続されたストレージシステムから、起動のためのブートローダ、ＯＳ、アプリケーションプログラムを読み出す構成にした場合、システムの起動が遅くなる。
　発明者らは以上に着目し、本実施の形態に係るストレージシステム１００とホスト装置１５０は、ＰＣＩｅインターフェース１１４に加え、コマンドやデータの転送が可能になるまでの時間が短いＳＤインターフェース１１５をあわせて備えるように構成した。
　この構成により、電源投入後等の起動時には、ホスト装置１５０が、ＳＤインターフェース１１５を介して、不揮発性メモリ１１２からブートローダを読み出し、ホスト装置のメインメモリ１７０に転送するとともに、並行して、ＰＣＩｅインターフェース１１４の初期化処理を実行することが可能になる。
　ＰＣＩｅインターフェース１１４の初期化が完了し、ＰＣＩｅインターフェースによるコマンドやデータの転送が可能になって以降、ＳＤインターフェース１１５よりインターフェース速度の速い（データ転送速度の速い）ＰＣＩｅインターフェース１１４を介して、ＯＳや、アプリケーションプログラムを不揮発性メモリ１１２から読み出し、ホスト装置のメインメモリ１７０に転送することにより、トータルとして、システムの高速起動を実現出来る。
　なお、起動時のストレージシステム１００とホスト装置１５０の動作については、［３－１．起動処理］で詳しく説明する。
　［２－１．従来のストレージシステムの構成及び動作］
　図６は、従来のストレージシステムとホスト装置の構成の一例を示す図である。図６は、従来のシステムの一例である、ストレージシステム９００とホスト装置９５０の構成を説明した詳細ブロック図である。
　ストレージシステム９００は、ＳＤＡ（ＳＤ　Ａｓｓｏｃｉａｔｉｏｎ）によるＳＤ　Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ　Ｐａｒｔ　１　Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　Ｖｅｒｓｉｏｎ　７．０以降の規格に準拠したＳＤ　Ｅｘｐｒｅｓｓカードを例としている。
　ストレージシステム９００は、不揮発性メモリ９４０と、不揮発性メモリに対するデータの書込み／読み出しを制御するコントローラ９１０と、両者を接続する不揮発性メモリインターフェース（ＮＡＮＤインターフェース）９４３と、第１のインターフェース（ＰＣＩｅインターフェース）専用信号線群９３４と、第２のインターフェース（ＳＤインターフェース）専用信号線群９３５と、第１のインターフェースと第２のインターフェース共用信号線群９３６とを有する。
　また、コントローラ９１０は、第１のインターフェース（９２６～９３３）のデバイス側送受信回路９１２と、第２のインターフェース（９２０～９２５）のデバイス側送受信回路８１１と、コントローラの全体の動作を制御するＣＰＵ９１３と、第１のインターフェース（９２６～９３３）を介して不揮発性メモリ９４０に対する書込み／読み出し制御を行うＮＶＭｅ制御回路９１４と、第２のインターフェース（９２０～９２５）を介して不揮発性メモリ９４０に対する書込み／読み出し制御を行うバッファ制御回路９１５と、不揮発性メモリ９４０に対する書込み／読み出しデータを一時的に蓄積する揮発性メモリ９１６と、不揮発性メモリ９４０に接続し、不揮発性メモリ９４０対する書込み／読み出しを行うためのＮＡＮＤ制御回路９１７と、不揮発性メモリに対する書込み／読み出しデータに暗号化／復号化が必要な場合に、データの暗復号を行う暗復号回路９１８と、を有する。
　なお、ＮＶＭｅ（Ｎｏｎ－Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ｅｘｐｒｅｓｓ）は、ＰＣＩｅ（ＰＣＩ　Ｅｘｐｒｅｓｓ）インターフェース（物理インターフェース）を通じて、不揮発性ストレージメディアを接続するための論理デバイスインターフェースの規格である。
　ここまでの、前記コントローラ９１０の構成及び動作については、既によく知られた事項であるため詳細な動作説明については省略する。
　上述のように、従来のストレージシステム９００は、ＳＤＡ（ＳＤ　Ａｓｓｏｃｉａｔｉｏｎ）によるＳＤ　Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ　Ｐａｒｔ　１　Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　Ｖｅｒｓｉｏｎ　７．０以降の規格に準拠するため、異なる２つのインターフェースの信号線の一部を共有している。図３，及び、図４に、ＳＤＡ（ＳＤ　Ａｓｓｏｃｉａｔｉｏｎ）によるＳＤ　Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ　Ｐａｒｔ　１　Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　Ｖｅｒｓｉｏｎ　７．０以降の規格に準拠したＳＤ　Ｅｘｐｒｅｓｓカードの端子配置、端子表を示す。
　図３のＲ１（列１）には、従来ＳＤインターフェースの端子が配置され、Ｒ２（列２）には、ＰＣＩｅインターフェースの端子が配置されている。
　ただし、ＰＣＩｅインターフェースに必要な端子は、Ｒ２（列２）に全て配置することが物理サイズ的に難しいため、Ｒ１（列１）の従来ＳＤインターフェースの端子の一部を、ＰＣＩｅインターフェースの端子として共用する仕様になっている。
　この仕様は、ＰＣＩｅインターフェースと、ＳＤインターフェースの両インターフェースを同時には使用しない、即ち、排他的に使用する前提に立っている。
　［２－２．実施の形態にかかるストレージシステムの構成及び動作］
　図５は、本開示の実施の形態に係るストレージシステムとホスト装置の構成の一例を示す図である。図５は、本実施の形態に係るストレージシステム１００とホスト装置１５０の構成をより詳細に説明したブロック図である。
　ホスト装置１５０は、ホストＳｏＣ（Ｓｙｓｔｅｍ　Ｏｎ　ａ　Ｃｈｉｐ）１６０と、主記憶（メインメモリ）８８０と、両者を接続するメモリインターフェース８８１と、ホストＳｏＣ内蔵ＲＯＭ８６６を有する。第１のインターフェース１１４と、第２のインターフェース１１５で、ストレージシステム１００に接続される。
　また、ホストＳｏＣ１６０は、第１のインターフェース１１４のホスト側送受信回路８６２と、第２のインターフェース１１５のホスト側送受信回路８６１と、ホストＳｏＣ全体の動作を制御するＣＰＵ８６５と、ホストＳｏＣ起動用のプログラムを格納するための内蔵ＲＯＭ８６６と、を有する。
　なお、主記憶（メインメモリ）８８０は、ホストＳｏＣ１６０に混載（内蔵）されていても良い。
　また、ホストＳｏＣ内蔵ＲＯＭ８６６は、ホストＳｏＣ１６０に外付けされていても良い。
　ストレージシステム１００は、不揮発性メモリ１１２と、不揮発性メモリに対するデータの書込み／読み出しを制御するコントローラ１１１と、両者を接続する不揮発性メモリインターフェース（ＮＡＮＤインターフェース）１１３と、第１のインターフェース（ＰＣＩｅインターフェース）１１４と、第２のインターフェース（ＳＤインターフェース）１１５とを有する。
　また、コントローラ１１１は、第１のインターフェース１１４のデバイス側送受信回路８１２と、第２のインターフェース１１５のデバイス側送受信回路８１１と、コントローラの全体の動作を制御するＣＰＵ８１３と、第１のインターフェース１１４を介して不揮発性メモリ１１２に対する書込み／読み出し制御を行うＮＶＭｅ制御回路８１４と、第２のインターフェース１１５を介して不揮発性メモリ１１２に対する書込み／読み出し制御を行うバッファ制御回路８１５と、不揮発性メモリ１１２に対する書込み／読み出しデータを一時的に蓄積する揮発性メモリ８１６と、不揮発性メモリ１１２に接続し、不揮発性メモリ１１２対する書込み／読み出しを行うためのＮＡＮＤ制御回路８１７と、不揮発性メモリに対する書込み／読み出しデータに暗号化／復号化が必要な場合に、データの暗復号を行う暗復号回路８１８と、を有する。
　なお、ＮＶＭｅ（Ｎｏｎ－Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ｅｘｐｒｅｓｓ）は、ＰＣＩｅ（ＰＣＩ　Ｅｘｐｒｅｓｓ）インターフェース（物理インターフェース）を通じて、不揮発性ストレージメディアを接続するための論理デバイスインターフェースの規格である。
　一方、本実施の形態では、さらに、第１のインターフェース１１４の信号線の一部と、第２のインターフェース１１５の信号線の一部の共用を解除する場合に：
ＳＤインターフェースのＤＡＴ０の信号線（８２２）と、ＰＣＩｅインターフェースのＲＥＦＣＬＫ＋信号の信号線（８２９）との接続、ＳＤインターフェースのＤＡＴ１の信号線（８２３）と、ＰＣＩｅインターフェースのＲＥＦＣＬＫ－信号の信号線（８２８）との接続、ＳＤインターフェースのＤＡＴ２の信号線（８２４）と、ＰＣＩｅインターフェースのＣＬＫＲＥＱ＃信号の信号線（８２７）との接続、ＳＤインターフェースのＤＡＴ３の信号線（８２５）と、ＰＣＩｅインターフェースのＰＥＲＳＴ＃信号の信号線（８２６）との接続、を、それぞれ解除（スイッチＯＦＦ）するスイッチ８３４を備えている。
　また、スイッチ８３４のＯＮ／ＯＦＦは、制御信号（セレクト信号）８３５の論理レベル（“Ｈ”もしくは“Ｌ”）によって切り替えられる。
　ここで、ＳＤＡ（ＳＤ　Ａｓｓｏｃｉａｔｉｏｎ）によるＳＤ　Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ　Ｐａｒｔ　１　Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　Ｖｅｒｓｉｏｎ　７．０以降の規格に準拠したＳＤ　Ｅｘｐｒｅｓｓカードの端子配置、端子表を、図３，及び、図４に示す。
　図３のＲ１（列１）には、従来ＳＤインターフェースの端子が配置されている。Ｒ２（列２）には、ＰＣＩｅインターフェースの端子が配置されている。ただし、ＰＣＩｅインターフェースに必要な端子は、Ｒ２（列２）に全て配置することが物理サイズ的に難しいため、Ｒ１（列１）の従来ＳＤインターフェースの端子の一部を、ＰＣＩｅインターフェースの端子として共用する仕様になっている。
　この仕様は、ＰＣＩｅインターフェースと、ＳＤインターフェースの両インターフェースを同時には使用しない、即ち、排他的に使用する前提に立っている。本実施の形態では、前述の構成としたので、ＳＤＡ（ＳＤ　Ａｓｓｏｃｉａｔｉｏｎ）によるＳＤ　Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ　Ｐａｒｔ　１　Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　Ｖｅｒｓｉｏｎ　７．０以降の規格に準拠したＳＤ　Ｅｘｐｒｅｓｓカードのコントローラとして動作させる場合には、スイッチ８３４をＯＮにして、ＳＤインターフェースの信号線の一部と、ＰＣＩｅインターフェースの信号線の一部とを接続し、高速起動を目的とした、図１に示す本実施の形態係るストレージシステム１００とホスト装置１５０の構成時には、スイッチ８３４をＯＦＦにして、ＳＤインターフェースの信号線と、ＰＣＩｅインターフェースの信号線との接続を解除し、ＳＤインターフェース１１５と、ＰＣＩｅインターフェース１１４とを、完全に独立して使用することが可能になる。
　なお、スイッチ８３４のＯＮ／ＯＦＦを制御する制御信号（セレクト信号）８３５については、例えば、制御信号（セレクト信号）８３５をコントローラ１１１のピン（端子）に接続しておき、コントローラ１１１の前記ピン（端子）を外付けスイッチに接続することにより、外付けスイッチで“Ｈ”もしくは“Ｌ”レベルの信号を入力することができる。あるいは、制御信号（セレクト信号）８３５をコントローラ１１１のピン（端子）に接続しておき、コントローラ１１１が実装される基板上で、コントローラ１１１の前記ピン（端子）を、プルアップもしくはプルダウンすることにより、“Ｈ”もしくは“Ｌ”レベルの信号を入力することができる。
　また、あるいは、制御信号（セレクト信号）８３５をコントローラ１１１のＣＰＵ８１３の汎用入出力（ＧＰＩＯ：Ｇｅｎｅｒａｌ－ｐｕｒｐｏｓｅ　ｉｎｐｕｔ／ｏｕｔｐｕｔ）端子に接続しておき、ＣＰＵ８１３のファームウェアによって、“Ｈ”もしくは“Ｌ”レベルの信号を入力することができる。
　［３－１．起動処理］
　図９は、ホスト装置１５０とストレージシステム１００の起動時の動作シーケンスを示す図である。
　図９において、内蔵ＲＯＭ１２２０は、ホストＳｏＣ１６０の内蔵ＲＯＭ１６４に相当する。内蔵ＲＯＭ１２２０にはＳｏＣの起動用プログラムが格納されている。
　メインメモリ１２３０は、ホストＳｏＣ１６０のメインメモリ１７０に相当する。メインメモリ１２３０は、起動時に、ブートローダ、ＯＳ、アプリケーションプラグラム等が転送、格納され、また、一部の領域はワークメモリとして使用される。
　ＳＤインターフェース１２４０は、ホスト装置１５０と、ストレージシステムとを接続するＳＤインターフェース（第２のインターフェース）１１４に相当する。
　ＰＣＩｅインターフェース１２５０は、ホスト装置１５０と、ストレージシステムとを接続するＰＣＩｅインターフェース（第１のインターフェース）１１４に相当する。
　ストレージ１２６０は、ストレージシステム１００の不揮発性メモリ１１２に相当する。上記構成要素はそれぞれ必要に応じて論理的なメモリマップを併記している。
　電源投入後等に生じる、起動時の動作を以下、図９を用い、順を追って説明する。
　（１）電源投入（電源ＯＮ）後等に実行されるリセットの解除後、起動用内蔵ＲＯＭプログラムを実行する。（１２０１）
　（２）起動用内蔵ＲＯＭプログラムにより、ＳＤインターフェースにアクセスするための設定処理（端子設定、レジスタ設定）を実行する。（１２０２）
　本処理で、ＳＤインターフェース１２４０，１１５のＣＭＤ８２０が“Ｌ”に駆動され、これにより、ＳＤインターフェース１２４０，１１５がブートオペレーションモードに入る。
　（３）ストレージシステムの不揮発性メモリに格納されているブートローダ用チェックサム（５１２バイト）を、ＳＤインターフェース１２４０，１１５経由でメインメモリに転送する。（ブートオペレーション１２０３）
　（４）ストレージシステムの不揮発性メモリに格納されているブートローダを、ＳＤインターフェース１２４０，１１５経由でメインメモリに転送する。（ブートオペレーション１２０４）
　（５）メインメモリ上に転送したブートローダのデータからチェックサム値を計算し、ストレージシステムの不揮発性メモリからメインメモリに転送したブートローダ用チェックサム値との比較を実行。一致を確認し、次ステップに進む。（１２０５）
　（６）起動用内蔵ＲＯＭプログラムで使用したＳＤインターフェース１２４０，１１５にアクセスするための端子設定、レジスタ設定を初期状態に戻す。（１２０６）
　（７）メインメモリ上のブートローダのエントリポイント（ブートローダの先頭番地）に分岐し、ブートローダを実行する。（１２０７）
　以上、ここまでの処理が、起動用内蔵ＲＯＭプログラムによって実行される。
　（８）ブートローダにより、ＳＤインターフェース１２４０，１１５にアクセスするための設定処理（端子設定、レジスタ設定）を実行する。（１２０８）
　（９）ＳＤインターフェース経由でメモリの初期化処理を指示する。（１２０９）
　以上、ここまでの処理が、ブートローダのプログラムによって、ＳＤインターフェース１２４０，１１５を介して実行される。
　（１０）アプリケーションプログラムが格納されているパーティションを、ＰＣＩｅインターフェース１２５０，経由で選択指示する。（１２１０）
　（１１）ストレージシステムの不揮発性メモリに格納されているアプリケーションプログラムを、ＰＣＩｅインターフェース１２５０，１１４経由でメインメモリに転送する。（１２１１）
　（１２）メインメモリ上のアプリケーションプログラムのエントリポイント（アプリケーションプログラムの先頭番地）に分岐し、アプリケーションプログラムを実行する。（１２１２）
　ホスト装置１５０とストレージシステム１００の起動時の動作を、図７を用いて時間軸で説明する。図７において、タイミング１０１１は、ＳＤインターフェース１１５のＣＭＤライン８２０を“Ｌ”にして、ブートオペレーションを開始するタイミングである。
　タイミング１０１２は、ストレージシステム１００からホスト装置１５０へのブートローダ転送が完了し、ＳＤインターフェース１１５のＣＭＤライン８２０を“Ｈ”にして、ブートオペレーションを終了するタイミングである。
　タイミング１０１３は、メモリ初期化が完了し、ストレージシステム１００の不揮発性メモリ１１２への読み出し／書込みが可能になるタイミングである。
　（Ａ）は、本実施の形態に係るストレージシステム１００とホスト装置１５０における起動時の動作を示す。
　（Ｂ）は、ストレージシステム１００とホスト装置１５０の起動時に、ＰＣＩｅインターフェース１１４のみを介してブートローダの転送、メモリの初期化、ＯＳやアプリケーションプログラムの転送を行った場合の起動時の動作を示す。
　本実施の形態に係るストレージシステム１００とホスト装置１５０における起動時には、図７の（Ａ）に示すように、ＰＣＩｅインターフェース１１４と、ＳＤインターフェース１１５の２つのインターフェースを並列に動作させる。これにより、立ち上がりの速いＳＤインターフェース１１５を介して、ストレージシステム１００の不揮発性メモリ１１２からブートローダを読み出し、ストレージシステム１００の不揮発性メモリ１１２に格納されたＯＳやアプリケーションプログラムの読み出しが行えるよう、メモリ初期化を行う。その一方で、立ち上がりの遅いＰＣＩｅインターフェース１１４の初期化を並行して行うようにしている。
　ＰＣＩｅインターフェースが立ち上がって以降（図７の１０１４で示したタイミング以降）、ブートローダに比べデータ容量の大きいＯＳや、アプリケーションプログラムの読み出しは、ＳＤインターフェース１１５より転送速度の速いＰＣＩｅインターフェース１１４を介して行うことにより、トータルとして、システムが起動するまでの時間のタンス句が可能になる。
　図８は、ｅＭＭＣのブートオペレーション動作のタイミングチャートである。
　図８において、ＳＤＣＬＫ８２１はＳＤインターフェース１１５のＳＤＣＬＫ（クロック）である。
　ＣＭＤ８２０はＳＤインターフェース１１５のＣＭＤ（コマンド）である。
　ＤＡＴ８２２、８２３、８２４、８２５は、それぞれＳＤインターフェー１１５のＤＡＴ０（データ０）、ＤＡＴ１（データ１）、ＤＡＴ２（データ）、ＤＡＴ３（データ３）である。
　タイミング１０１１に従い、ホスト装置１５０がＣＭＤ８２０を“Ｌ”に駆動すると、ＳＤインターフェース１１５は、ブートオペレーションモードへの遷移指示であると認識し、１１２０、１１２１、１１２２で示されるパケットを用いてブートアクナレッジをホスト装置１５０に対して送信する。
　ここで、１１２０はスタートビット、１１２１はブートアクナレッジを示す“０１０”のビットパターン、１１２２はエンドビットである。
　ブートアクナレッジをホスト装置１５０に送信した後、ＳＤインターフェースは、ブートローダ用チェックサムを１１３０、１１３１，１１３２で構成されるパケットを用いてホスト装置１５０に送信する。
　ここで、１１３０はスタートビット、１１３１は５１２バイトのブートローダ用チェックサムとそのＣＲＣ、１１３２はエンドビットである。
　以降、ＳＤインターフェースは、ブートローダを、１１６０、１１６１、１１６２で構成される複数のパケットを用いて、必要数分だけ、ホスト装置１５０に送信する。
　ここで１１６０はスタートビット、１１６１は５１２バイト分のブートローダとそのＣＲＣ、１１６２はエンドビットであり、１１６０、１１６１、１１６２は、ブートローダを転送するパケットのｎパケット目を示しており、図８においては、最終パケットとして図示している。
　ブートローダの最終パケットの転送が完了すると、１０１２のタイミングでブートオペレーションモードを終了する。（Ｂｏｏｔ　ｔｅｒｍｉｎａｔｅｄ）
　［４．効果］
　本実施の形態に係るストレージシステム１００とホスト装置１５０は、インターフェースの起動時間の短いシングルエンド・パラレル伝送方式のインターフェースと、インターフェース起動後のデータ転送速度が速い高速差動シリアル伝送方式の２つのインターフェースを合わせ備えたため、ホスト装置のシステム起動に必要な起動用のブートローダ、ＯＳ、アプリケーションプログラム等を、ストレージシステムからより短時間で読み出すことが可能になる。
　また、本実施の形態に係るストレージシステム１００とホスト装置１５０では、起動用ストレージを別途備えることなく、高速起動を実現でき、これにより、部品点数の削減とシステムのコストダウンが可能になる。
　また、本実施の形態に係るストレージシステム１００とホスト装置１５０では、第１のインターフェース１１４の信号線と、第２のインターフェース１１５の信号線とを、共用することなく、独立に使用できるよう、スイッチ８３４を備える構成としたので、スイッチ８３４をＯＮにして、ＰＣＩｅインターフェースの信号線の一部（８２６～８２９）と、ＳＤインターフェースの信号線の一部（８２２～８２５）を接続することにより、ＳＤ　Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ　Ｐａｒｔ　１　Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　Ｖｅｒｓｉｏｎ　７．０以降の規格に準拠したＳＤ　Ｅｘｐｒｅｓｓカードとしての動作が可能である。
　一方、スイッチ８３４をＯＦＦにして、ＰＣＩｅインターフェースの信号線の一部（８２６～８２９）と、ＳＤインターフェースの信号線の一部（８２２～８２５）の接続を解除する（切り離す）ことにより、ＳＤインターフェース１１５と、ＰＣＩｅインターフェース１１４とを、完全に独立して使用することが可能になる。
　この構成により、電源投入後等の起動時には、ホスト装置１５０が、ＳＤインターフェース１１５を介して、不揮発性メモリ１１２からブートローダを読み出し、ホスト装置のメインメモリ８８０に転送するとともに、並行して、ＰＣＩｅインターフェース１１４の初期化処理を実行することが可能になる。
　ＰＣＩｅインターフェース１１４の初期化が完了し、ＰＣＩｅインターフェースによるコマンドやデータの転送が可能になって以降、ＳＤインターフェース１１５よりインターフェース速度の速い（データ転送速度の速い）ＰＣＩｅインターフェース１１４を介して、ＯＳや、アプリケーションプログラムを不揮発性メモリ１１２から読み出し、ホスト装置のメインメモリ１７０に転送することにより、トータルとして、システムの高速起動を実現出来る。
　本実施の形態に係るストレージシステム１００は、ＳＤインターフェースの機能に、ｅＭＭＣのブートオペレーション機能を内蔵している。
　もともとＳＤインターフェースのプロトコルはＭＭＣ（Ｍｕｌｔｉ　Ｍｅｄｉａ　Ｃａｒｄ）インターフェースをベースに策定されており、その後ＳＤと、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ　Ｍｕｌｔｉ　Ｍｅｄｉａ　Ｃａｒｄ）含むＭＭＣ（Ｍｕｌｔｉ　Ｍｅｄｉａ　Ｃａｒｄ）は、それぞれ独自の機能を追加してきており、ブートオペレーション機能もその一つで、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ　Ｍｕｌｔｉ　Ｍｅｄｉａ　Ｃａｒｄ）の仕様として策定されている。
　一方、ベースとなるプロトコル、物理インターフェースは、ＳＤとｅＭＭＣとで多くの部分が共通なので、ホスト側のＳＤコントローラは、一般的に、ＳＤと、ｅＭＭＣ含むＭＭＣと、ＳＤＩＯとに対応している。
　よって、本実施の形態に係るストレージシステム１００のＳＤインターフェース１１５は、ｅＭＭＣのブートオペレーション対応をしているが、一般的なホスト側のＳＤコントローラに接続すれば、ＳＤインターフェースの機能と、ブートオペレーション機能とに対応することができる。
　本開示は、起動時間の短縮が求められるホスト装置およびストレージシステムに用いるに好適である。
　１００　ストレージシステム
　１１０　半導体ストレージ
　１１１　ＳＤ　Ｅｘｐｒｅｓｓコントローラ
　１１２　不揮発性メモリ（ＮＡＮＤフラッシュメモリ）
　１１３　不揮発性メモリインターフェース（ＮＡＮＤインターフェース）
　１１４　ＰＣＩ　Ｅｘｐｒｅｓｓインターフェース
　１１５　ＳＤインターフェース
　１１６　ストレージシステムの入出力ポート（ＰＣＩ　Ｅｘｐｒｅｓｓインターフェース用）
　１１７　ストレージシステムの入出力ポート（ＳＤインターフェース用）
　１５０　ホスト装置
　１６０　ホストＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　Ｃｈｉｐ）
　１６３　メモリインターフェース
　１６４　ホストＳｏｃ内蔵ＲＯＭ
　１７０　メインメモリ
　１２０　Ｅｔｈｅｒｎｅｔ・ＰＣＩｅインターフェースコンバータ
　１２１　Ｅｔｈｅｒｎｅｔインターフェース
　１２２　ストレージシステムの入出力ポート（Ｅｔｈｅｒｎｅｔインターフェース用）
　１２３　メモリインターフェース
　１２４　Ｅｔｈｅｒｎｅｔ・ＰＣＩｅインターフェースコンバータ内蔵ＲＯＭ
　１８０　メインメモリ
　３００　ストレージシステム
　３１１　ＰＣＩｅ　ＳＳＤコントローラ
　３１２　不揮発性メモリ（ＮＡＮＤフラッシュメモリ）
　３１３　不揮発性メモリインターフェース（ＮＡＮＤインターフェース）
　３１４　ＰＣＩ　Ｅｘｐｒｅｓｓインターフェース
　３３０　ｅＭＭＣ（ｅｍｂｅｄｄｅｄ　Ｍｕｌｔｉ　Ｍｅｄｉａ　Ｃａｒｄ）
　３３１　ｅＭＭＣコントローラ
　３３２　不揮発性メモリ（ＮＡＮＤフラッシュメモリ）
　３３３　不揮発性メモリインターフェース（ＮＡＮＤインターフェース）
　３５０　ホスト装置
　３６３　メモリインターフェース
　３６４　ホストＳｏＣ内蔵ＲＯＭ
　３７０　メインメモリ
　１４０　２対１セレクタスイッチ
　１４１　セレクト信号
　１４２　２対１セレクタスイッチ入出力１（ＳＤインターフェース）
　１４３　２対１セレクタスイッチ入出力２（ＳＤインターフェース）
　１４４　ストレージシステムの入出力ポート（ＳＤインターフェース用）
　１３０　ＵＳＢ・ＳＤインターフェースコンバータ
　１３１　ＵＳＢインターフェース
　１３２　ストレージシステムの入出力ポート（ＵＳＢインターフェース用）
　６００　ＳＤ　Ｅｘｐｒｅｓｓカード
　８１１　ＳＤインターフェース回路（デバイス側）１（ブート対応）
　８１２　ＰＣＩｅインターフェース回路（デバイス側（Ｅｎｄｐｏｉｎｔ））
　８１３　マイコン
　８１４　ＮＶＭｅ制御回路
　８１５　バッファ制御回路
　８１６　揮発性メモリ（ＲＡＭ）
　８１７　ＮＡＮＤ制御回路
　８１８　暗号回路
　８２０　ＳＤインターフェースのＣＭＤ（コマンドライン）
　８２１　ＳＤインターフェースのＳＤＣＬＫ（クロックライン）
　８２２　ＳＤインターフェースのＤＡＴ０（データライン０）
　８２３　ＳＤインターフェースのＤＡＴ１（データライン１）
　８２４　ＳＤインターフェースのＤＡＴ２（データライン２）
　８２５　ＳＤインターフェースのＤＡＴ３（データライン３）
　８２６　ＰＣＩｅインターフェースのＰＥＲＳＴ＃信号（リセット信号）
　８２７　ＰＣＩｅインターフェースのＣＬＫＲＥＱ＃信号（クロックリクエスト信号）
　８２８　ＰＣＩｅインターフェースのＲＥＦＣＬＫ－信号（差動リファレンスクロックの－信号）
　８２９　ＰＣＩｅインターフェースのＲＥＦＣＬＫ＋信号（差動リファレンスクロックの＋信号）
　８３０　ＰＣＩｅインターフェースのＰＣＩｅ　Ｔｘ＋（下り差動信号伝送路の＋信号）
　８３１　ＰＣＩｅインターフェースのＰＣＩｅ　Ｔｘ－（下り差動信号伝送路の－信号）
　８３２　ＰＣＩｅインターフェースのＰＣＩｅ　Ｒｘ－（上り差動信号伝送路の－信号）
　８３３　ＰＣＩｅインターフェースのＰＣＩｅ　Ｒｘ＋（上り差動信号伝送路の＋信号）
　８３４　スイッチ回路
　８３５　スイッチ回路の制御信号
　８６１　ＳＤインターフェース回路（ホスト側）
　８６２　ＰＣＩｅインターフェース回路（ホスト側（Ｒｏｏｔ　Ｃｏｍｐｌｅｘ））
　８６５　マイコン
　８６６　内蔵ＲＯＭ
　８８０　メインメモリ
　９１１　ＳＤインターフェース回路（デバイス側）２（ブート非対応）
　９１２　ＰＣＩｅインターフェース回路（デバイス側（Ｅｎｄｐｏｉｎｔ））
　９１３　マイコン
　９１４　ＮＶＭｅ制御回路
　９１５　バッファ制御回路
　９１６　揮発性メモリ（ＲＡＭ）
　９１７　ＮＡＮＤ制御回路
　９１８　暗号回路
　９２０　ＳＤインターフェースのＣＭＤ（コマンドライン）
　９２１　ＳＤインターフェースのＳＤＣＬＫ（クロックライン）
　９２２　ＳＤインターフェースのＤＡＴ０（データライン０）
　９２３　ＳＤインターフェースのＤＡＴ１（データライン１）
　９２４　ＳＤインターフェースのＤＡＴ２（データライン２）
　９２５　ＳＤインターフェースのＤＡＴ３（データライン３）
　９２６　ＰＣＩｅインターフェースのＰＥＲＳＴ＃信号（リセット信号）
　９２７　ＰＣＩｅインターフェースのＣＬＫＲＥＱ＃信号（クロックリクエスト信号）
　９２８　ＰＣＩｅインターフェースのＲＥＦＣＬＫ－信号（差動リファレンスクロックの－信号）
　９２９　ＰＣＩｅインターフェースのＲＥＦＣＬＫ＋信号（差動リファレンスクロックの＋信号）
　９３０　ＰＣＩｅインターフェースのＰＣＩｅ　Ｔｘ＋（下り差動信号伝送路の＋信号）
　９３１　ＰＣＩｅインターフェースのＰＣＩｅ　Ｔｘ－（下り差動信号伝送路の－信号）
　９３２　ＰＣＩｅインターフェースのＰＣＩｅ　Ｒｘ－（上り差動信号伝送路の－信号）
　９３３　ＰＣＩｅインターフェースのＰＣＩｅ　Ｒｘ＋（上り差動信号伝送路の＋信号）
　９３４　第１のインターフェース（ＰＣＩｅインターフェース）専用信号線群
　９３５　第２のインターフェース（ＳＤインターフェース）専用信号線群
　９３６　第１のインターフェースと第２のインターフェース共用信号線群
　９６１　ＳＤインターフェース回路（ホスト側）
　９６２　ＰＣＩｅインターフェース回路（ホスト側（Ｒｏｏｔ　Ｃｏｍｐｌｅｘ））
　９６５　マイコン
　９６６　内蔵ＲＯＭ
　９８０　メインメモリ
　１０００　電源
　１０１０　起動開始のタイミング
　１０１１　ＳＤインターフェースのＣＭＤ（コマンドライン）を“Ｌ”レベルにするタイミング
　１０１２　ＳＤインターフェースのＣＭＤ（コマンドライン）を“Ｈ”レベルにするタイミング
　１０１３　ブートローダ転送及びメモリ初期化の終了タイミング
　１０１４　ＰＣＩｅインターフェースの初期化終了タイミング
　１０２０、１０４０　ＰＣＩｅインターフェースの初期化期間
　１０２３　ＯＳ及び／又はアプリケーションプログラムの転送期間
　１０３０　ＳＤインターフェースの設定期間
　１０３１　ＳＤインターフェースを介したブートローダの転送期間
　１０３２　メモリ初期化期間
　１０４１　ＰＣＩｅインターフェースを介したブートローダ転送期間
　１０４２　メモリ初期化期間
　１０４３　ＯＳ及び／又はアプリケーションプログラムの転送期間
　１１２０、１１３０、１１６０　スタートビット（“０”）
　１１２１　Ｂｏｏｔ　Ａｃｋｎｏｗｌｅｄｇｅパターン（“０１０”）
　１１２２、１１３２、１１６２　エンドビット（“１”）
　１１３１　ブートローダのチェックサム
　１１６１　ブートローダのｎセクタ目（ブートローダ転送の最終セクタ）
　１２０１　起動用プログラムの実行処理
　１２０２　ＳＤインターフェースの端子とレジスタの設定処理
　１２０３　ブートローダのチェックサム転送処理
　１２０４　ブートローダの転送処理
　１２０５　チェックサムの計算と比較処理
　１２０６　ＳＤインターフェースの端子開放とレジスタ初期化処理
　１２０７　ブートローダへの分岐処理
　１２０８　ＳＤインターフェースの端子とレジスタの設定処理
　１２０９　ＳＤ初期化処理
　１２１０　アプリケーションプラグラム格納パーティション選択処理
　１２１１　アプリケーションプログラムの転送処理
　１２１２　アプリケーションプログラムへの分岐処理
　１２２０　起動用プログラム
　１２３０　ＳｏＣのメインメモリ（ＤＲＡＭ）のマップ
　１２４０　ＳＤインターフェース（ホスト側及びデバイス側）
　１２５０　ＰＣＩｅインターフェース（ホスト側及びデバイス側）
　１２６０　ストレージ（ＮＡＮＤフラッシュメモリ）のマップ

Claims (3)

  1. 　不揮発性メモリと、
    　前記不揮発性メモリに対するデータの書込み／読み出しを制御するコントローラと、
    　第１のインターフェースと、
    　第２のインターフェースとを備えるストレージシステムであって、
    　前記ストレージシステムは、前記第１のインターフェース及び前記第２のインターフェースでホスト装置と接続され、
    　前記ストレージシステムは、前記ホスト装置の起動時に、
    　　前記不揮発性メモリから読みだしたブートローダを前記第２のインターフェースを介して前記ホスト装置に転送し、
    　　前記ブートローダの転送と並行して、前記第１のインターフェースの初期化を実行し、
    　前記ストレージシステムは、前記ホスト装置の起動後は、
    　　前記不揮発性メモリに対する書込みデータ／読み出しデータを、前記第１のインターフェース又は前記第２のインターフェースのうち少なくとも一方を介して転送する、
    　ストレージシステム。
  2. 　前記ストレージシステムは、前記ホスト装置の起動後は、
    　　前記不揮発性メモリに対する書込みデータ／読み出しデータを、前記第１のインターフェース及び前記第２のインターフェースを介して転送する、
    　請求項１に記載のストレージシステム。
  3. 　前記第１のインターフェイスは、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　ｅｘｐｒｅｓｓ）インターフェースであり、
    　前記第２のインターフェースは、ＳＤ（Ｓｅｃｕｒｅ　Ｄｉｇｉｔａｌ）インターフェースである、
    　請求項１または２に記載のストレージシステム。
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