KR20220045764A - 저장 장치 및 그 동작 방법 - Google Patents

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KR20220045764A KR1020200128796A KR20200128796A KR20220045764A KR 20220045764 A KR20220045764 A KR 20220045764A KR 1020200128796 A KR1020200128796 A KR 1020200128796A KR 20200128796 A KR20200128796 A KR 20200128796A KR 20220045764 A KR20220045764 A KR 20220045764A
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김기성
양운모
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 저장 장치는 메모리 장치 및 복수의 코어들을 포함하는 메모리 컨트롤러를 포함할 수 있다. 메모리 컨트롤러는 복수의 코어들 중 임의로 선택된 코어의 메모리에 펌웨어 업데이트 구동을 위한 부트 로더 이미지를 로드하고, 선택된 코어에서 실행되는 부트 로더 이미지에 따라 호스트로부터 신규 펌웨어 이미지를 수신하고, 복수의 코어들 각각의 메모리에 저장된 펌웨어 이미지를 신규 펌웨어 이미지로 업데이트할 수 있다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 펌웨어 업데이트 성능을 갖는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는 복수의 코어들을 포함하는 프로세서 및 버퍼 메모리를 포함할 수 있다. 버퍼 메모리는 펌웨어 업데이트 구동을 위한 부트 로더 이미지를 저장할 수 있다. 프로세서는 버퍼 메모리로부터, 복수의 코어들 중 임의로 선택된 코어의 메모리에 부트 로더 이미지를 로드하고, 선택된 코어에서 실행되는 부트 로더 이미지에 따라 호스트로부터 신규 펌웨어 이미지를 수신하고, 복수의 코어들 각각의 메모리에 저장된 펌웨어 이미지를 신규 펌웨어 이미지로 업데이트할 수 있다.
본 발명의 실시 예에 따른 복수의 코어들 및 버퍼 메모리를 포함하고 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은, 버퍼 메모리에 저장된 펌웨어 업데이트 구동을 위한 부트 로더 이미지를 복수의 코어들 중 임의로 선택된 코어의 메모리에 로드하는 단계; 선택된 코어에서 실행되는 부트 로더 이미지에 따라 호스트로부터 신규 펌웨어 이미지를 수신하는 단계; 및 복수의 코어들 각각의 메모리에 저장된 펌웨어 이미지를 신규 펌웨어 이미지로 업데이트하는 단계;를 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치는 메모리 장치 및 복수의 코어들을 포함하는 메모리 컨트롤러를 포함할 수 있다. 메모리 컨트롤러는 복수의 코어들 중 임의로 선택된 코어의 메모리에 펌웨어 업데이트 구동을 위한 부트 로더 이미지를 로드하고, 선택된 코어에서 실행되는 부트 로더 이미지에 따라 호스트로부터 신규 펌웨어 이미지를 수신하고, 복수의 코어들 각각의 메모리에 저장된 펌웨어 이미지를 신규 펌웨어 이미지로 업데이트할 수 있다.
본 기술에 따르면 향상된 펌웨어 업데이트 성능을 갖는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 일 실시 예에 따른 도 1의 프로세서의 구성 및 동작을 설명하기 위한 도면이다.
도 3은 도 2의 펌웨어 이미지를 설명하기 위한 도면이다.
도 4는 일 실시 예에 따른 도 1의 프로세서의 구성 및 동작을 설명하기 위한 도면이다.
도 5은 도 4의 펌웨어 이미지를 설명하기 위한 도면이다.
도 6은 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 7은 도 6을 상세히 설명하기 위한 순서도이다.
도 8은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트(300) 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 프로세서(210) 및 버퍼 메모리(220)를 포함할 수 있다. 프로세서(210)는 복수의 코어들을 포함할 수 있다. 각 코어는 저장 장치(50)의 동작을 위한 펌웨어 이미지를 저장할 수 있다. 각 코어는 저장된 펌웨어를 실행시켜 저장 장치(50)의 동작 전반을 제어할 수 있다.
메모리 컨트롤러(200)는 복수의 코어들 중 임의로 선택된 코어의 메모리에 버퍼 메모리(220)로부터 저장된 부트 로더 이미지를 로드할 수 있다. 메모리 컨트롤러(200)는 선택된 코어의 메모리에서, 부트 로더 이미지를 로드할 타겟 메모리 영역의 어드레스를 동적으로 할당할 수 있다. 메모리 컨트롤러(200)는 타겟 메모리 영역에 로드된 부트 로더 이미지를 실행할 수 있다. 메모리 컨트롤러(200)는 실행된 부트 로더 이미지에 따라, 호스트(300)로부터 신규 펌웨어 이미지를 수신할 수 있다. 메모리 컨트롤러(200)는 복수의 코어들 각각의 메모리에 저장된 펌웨어 이미지를 신규 펌웨어 이미지로 업데이트할 수 있다. 실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 수신한 요청의 처리와 병행하여, 복수의 코어들 각각의 메모리에 저장된 펌웨어 이미지를 신규 펌웨어 이미지로 업데이트할 수 있다.
메모리 컨트롤러(200)는 파워 오프 이전에, 복수의 코어들 각각의 메모리에 업데이트된 신규 펌웨어 이미지를 저장하도록 메모리 장치(100)를 제어할 수 있다.
버퍼 메모리(220)는 펌웨어 업데이트 구동을 위한 부트 로더 이미지를 저장할 수 있다. 실시 예에서 버퍼 메모리(220)는 휘발성 메모리 장치일 수 있다. 이 경우, 파워 온 이후 메모리 장치(100)에 저장된 부트 로더 이미지는 버퍼 메모리(220)로 로드될 수 있다. 다른 실시 예에서 버퍼 메모리(220)는 비휘발성 메모리 장치일 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 일 실시 예에 따른 도 1의 프로세서의 구성 및 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 프로세서는 복수의 코어들(Core 1~Core 4)을 포함할 수 있다. 프로세서에 포함되는 코어의 개수는 본 실시 예에 제한되지 않는다.
제1 코어(Core 1)는 펌웨어 업데이트 구동을 위한 전용 프로세서일 수 있다. 제1 코어(Core 1)의 메모리에 로드되는 펌웨어 이미지는 펌웨어 업데이트 구동을 위한 펌웨어 업데이트 코드를 포함할 수 있다. 펌웨어 업데이트 코드는 제1 코어(Core 1)의 메모리에서 고정된 어드레스에 대응되는 메모리 영역에 로드될 수 있다.
제1 코어(Core 1)는 실행되는 펌웨어 업데이트 코드에 따라 다른 코어들(Core 2~Core 4)의 메모리에 저장된 펌웨어 이미지를 호스트로부터 수신한 신규 펌웨어 이미지로 업데이트할 수 있다.
제1 코어(Core 1)의 메모리에 저장된 펌웨어 이미지의 경우, 펌웨어 이미지에 포함된 펌웨어 업데이트 코드가 실행 중이므로 펌웨어 업데이트가 수행될 수 없다. 즉 제1 코어(Core 1)는 실행되는 펌웨어 업데이트 코드에 따라 호스트와 통신을 수행하므로, 호스트와 통신을 수행하는 동안 스스로 펌웨어 이미지 업데이트 수행이 불가능하다.
파워 오프 이전에, 다른 코어들(Core 2~Core 4)의 메모리에 업데이트된 신규 펌웨어 이미지는 메모리 장치에 저장될 수 있다. 이후 메모리 장치에 저장된 신규 펌웨어 이미지는 파워 온 이후에 제1 코어(Core 1)의 메모리에 로드됨으로써, 제1 코어(Core 1)에 대응되는 펌웨어 이미지는 업데이트될 수 있다.
다시 말해서, 제1 코어(Core 1)의 메모리에 저장되는 펌웨어 이미지는 호스트와의 통신이 종료된 이후 파워 오프 및 파워 온 과정을 통해서 업데이트될 수 있다.
도 3은 도 2의 펌웨어 이미지를 설명하기 위한 도면이다.
도 3을 참조하면, 각 코어의 메모리는 대응되는 펌웨어 이미지를 저장할 수 있다.
이 때 펌웨어 업데이트 구동을 위한 펌웨어 업데이트 코드는 펌웨어 업데이트 전용 프로세서인 제1 코어(Core 1)에 대응되는 펌웨어 이미지에 포함될 수 있다. 펌웨어 업데이트 코드는 제1 코어(Core 1)의 메모리에서 고정된 어드레스에 대응되는 메모리 영역에 저장될 수 있다.
도 4는 일 실시 예에 따른 도 1의 프로세서의 구성 및 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 프로세서는 복수의 코어들(Core 1~Core 4)을 포함할 수 있다. 프로세서에 포함되는 코어의 개수는 본 실시 예에 제한되지 않는다.
도 4에서, 펌웨어 업데이트 구동을 위한 전용 프로세서는 별도로 존재하지 않을 수 있다. 복수의 코어들 중 임의로 어느 하나의 코어가 펌웨어 업데이트 구동을 위해 선택될 수 있다.
펌웨어 업데이트 코드는 부트 로더 이미지로 생성될 수 있다. 생성된 부트 로더 이미지는 버퍼 메모리에 저장될 수 있다. 펌웨어 업데이트 구동을 위한 부트 로더 이미지는 버퍼 메모리로부터 복수의 코어들 중 임의로 선택된 코어의 메모리에 로드될 수 있다. 실시 예에서 부트 로더 이미지는 바이너리 코드로 생성될 수 있다.
선택된 코어는 선택된 코어의 메모리 영역 중 부트 로더 이미지를 로드할 타겟 메모리 영역을 동적으로 할당할 수 있다. 타겟 메모리 영역은 데이터를 저장하지 않은 빈 영역일 수 있다. 따라서 타겟 메모리 영역의 어드레스는 가변적일 수 있다.
도 2에서 선택된 코어는 제2 코어(Core 2)일 수 있다. 제2 코어(Core 2)는 타겟 메모리 영역에 로드된 부트 로더 이미지를 실행할 수 있다. 제2 코어(Core 2)는 실행된 부트 로더 이미지에 따라 호스트로부터 신규 펌웨어 이미지를 수신할 수 있다. 제2 코어(Core 2)는 부트 로더 이미지에 따라 다른 코어들(Core 1, Core 3, Core 4)의 메모리에 저장된 펌웨어 이미지를 신규 펌웨어 이미지로 업데이트할 수 있다.
제2 코어(Core 2)의 메모리에 저장된 펌웨어 이미지도 신규 펌웨어 이미지로 함께 업데이트될 수 있다. 이는 부트 로더 이미지가 제2 코어(Core 2)의 메모리에서 펌웨어 이미지가 로드되는 영역과 무관하게 빈 영역이었던 타겟 메모리 영역에 로드되었기 때문이다. 따라서 부트 로더 이미지가 실행 중이더라도, 제2 코어(Core 2)의 메모리에서 타겟 메모리 영역을 제외한 나머지 영역에 저장된 펌웨어 이미지는 신규 펌웨어 이미지로 업데이트될 수 있다.
즉 제2 코어(Core 2)는 타겟 메모리 영역에 로드된 부트 로더 이미지 코드에 따라 호스트와 통신을 수행하나, 이는 제2 코어(Core 2)의 나머지 영역에 로드된 펌웨어 이미지의 구동과 무관하므로, 제2 코어(Core 2)는 호스트와 통신을 수행하는 동안 스스로 펌웨어 이미지를 업데이트 할 수 있다. 다시 말해서, 제2 코어(Core 2)는 호스트로부터 수신한 요청의 처리와 병행하여, 복수의 코어들(Core 1~Core 4) 각각의 메모리에 저장된 펌웨어 이미지 업데이트를 수행할 수 있다.
파워 오프 이전에, 각 코어들의 메모리에 업데이트된 신규 펌웨어 이미지는 메모리 장치에 저장될 수 있다.
도 5은 도 4의 펌웨어 이미지를 설명하기 위한 도면이다.
도 5를 참조하면, 각 코어의 메모리는 대응되는 펌웨어 이미지를 저장할 수 있다.
이 때 펌웨어 업데이트 구동을 위한 부트 로더 이미지는 특정 펌웨어 이미지에 포함되는게 아니라 별개로 생성될 수 있다. 부트 로더 이미지는 복수의 코어들 중 임의로 선택된 코어의 메모리에 로드될 수 있다.
도 5에서, 임의로 선택된 제2 코어(Core 2)의 메모리에서, 동적으로 할당되는 어드레스에 따라 빈 메모리 영역인 타겟 메모리 영역에 부트 로더 이미지가 로드될 수 있다.
도 6은 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 6을 참조하면, S601단계에서, 메모리 컨트롤러는 버퍼 메모리에 저장된 펌웨어 업데이트 구동을 위한 부트 로더 이미지를 복수의 코어들 중 선택된 코어의 메모리에 로드할 수 있다.
S603단계에서, 메모리 컨트롤러는 선택된 코어에서 실행되는 부트 로더 이미지에 따라 호스트로부터 신규 펌웨어 이미지를 수신할 수 있다.
S605단계에서, 메모리 컨트롤러는 복수의 코어들 각각의 메모리에 저장된 펌웨어 이미지를 신규 펌웨어 이미지로 업데이트할 수 있다.
도 7은 도 6을 상세히 설명하기 위한 순서도이다.
도 7을 참조하면, S701단계에서, 메모리 컨트롤러는 선택된 코어의 메모리에서 부트 로더 이미지를 로드할 타겟 메모리 영역의 어드레스를 동적으로 할당할 수 있다.
S703단계에서, 메모리 컨트롤러는 타겟 메모리 영역에 부트 로더 이미지를 로드한 이후에 후 실행할 수 있다.
S705단계에서, 메모리 컨트롤러는 실행되는 부트 로더 이미지에 따라 호스트로부터 신규 펌웨어 이미지 수신할 수 있다.
S707단계에서, 메모리 컨트롤러는 호스트로부터 수신한 요청의 처리와 병행하여, 복수의 코어들 각각의 메모리에 저장된 펌웨어 이미지를 신규 펌웨어 이미지로 업데이트할 수 있다.
도 8은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 비휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
실시 예에서, 도 1의 프로세서(210)는 프로세서부(1010)에 포함될 수 있다. 버퍼 메모리(220)는 메모리 버퍼부(1020)에 포함될 수 있다.
도 9는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 9를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 10은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 10을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 11은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 11을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 프로세서
220: 버퍼 메모리
300: 호스트

Claims (20)

  1. 복수의 코어들을 포함하는 프로세서; 및
    펌웨어 업데이트 구동을 위한 부트 로더 이미지를 저장하는 버퍼 메모리;를 포함하고,
    상기 프로세서는,
    상기 버퍼 메모리로부터, 상기 복수의 코어들 중 임의로 선택된 코어의 메모리에 상기 부트 로더 이미지를 로드하고, 상기 선택된 코어에서 실행되는 상기 부트 로더 이미지에 따라 호스트로부터 신규 펌웨어 이미지를 수신하고, 상기 복수의 코어들 각각의 메모리에 저장된 펌웨어 이미지를 상기 신규 펌웨어 이미지로 업데이트하는 메모리 컨트롤러.
  2. 제 1항에 있어서, 상기 선택된 코어는,
    상기 선택된 코어의 메모리에서, 상기 부트 로더 이미지를 로드할 타겟 메모리 영역의 어드레스를 동적으로 할당하고, 상기 타겟 메모리 영역에 로드된 상기 부트 로더 이미지를 실행시키는 메모리 컨트롤러.
  3. 제 2항에 있어서, 상기 선택된 코어는,
    상기 호스트로부터 수신한 요청의 처리와 병행하여, 상기 실행되는 상기 부트 로더 이미지에 따라 상기 복수의 코어들 각각의 메모리에 저장된 펌웨어 이미지를 상기 신규 펌웨어 이미지로 업데이트하는 메모리 컨트롤러.
  4. 제 3항에 있어서, 상기 선택된 코어는,
    상기 선택된 코어의 메모리에서 상기 타겟 메모리 영역을 제외한 나머지 영역에 저장된 펌웨어 이미지를 상기 신규 펌웨어 이미지로 업데이트하는 메모리 컨트롤러.
  5. 제 1항에 있어서,
    상기 복수의 코어들 각각의 메모리에 업데이트된 상기 신규 펌웨어 이미지는 상기 프로세서가 제어하는 메모리 장치에 저장되는 메모리 컨트롤러.
  6. 제 1항에 있어서, 상기 버퍼 메모리는,
    휘발성 메모리 장치를 포함하는 메모리 컨트롤러.
  7. 복수의 코어들 및 버퍼 메모리를 포함하고 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    상기 버퍼 메모리에 저장된 펌웨어 업데이트 구동을 위한 부트 로더 이미지를 상기 복수의 코어들 중 임의로 선택된 코어의 메모리에 로드하는 단계;
    상기 선택된 코어에서 실행되는 상기 부트 로더 이미지에 따라 호스트로부터 신규 펌웨어 이미지를 수신하는 단계; 및
    상기 복수의 코어들 각각의 메모리에 저장된 펌웨어 이미지를 상기 신규 펌웨어 이미지로 업데이트하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  8. 제 7항에 있어서, 상기 선택된 코어의 메모리에 로드하는 단계는,
    상기 선택된 코어의 메모리에서 상기 부트 로더 이미지를 로드할 타겟 메모리 영역의 어드레스를 동적으로 할당하는 단계; 및
    상기 타겟 메모리 영역에 상기 부트 로더 이미지를 로드하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  9. 제 8항에 있어서, 상기 신규 펌웨어 이미지로 업데이트하는 단계는,
    상기 호스트로부터 수신한 요청의 처리와 병행하여, 상기 실행되는 상기 부트 로더 이미지에 따라 상기 복수의 코어들 각각의 메모리에 저장된 펌웨어 이미지를 상기 신규 펌웨어 이미지로 업데이트하는 메모리 컨트롤러의 동작 방법.
  10. 제 9항에 있어서,
    상기 선택된 코어의 메모리에서 상기 타겟 메모리 영역을 제외한 나머지 영역에 저장된 펌웨어 이미지를 상기 신규 펌웨어 이미지로 업데이트하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  11. 제 7항에 있어서,
    파워 오프 이전에 상기 복수의 코어들 각각의 메모리에 업데이트된 상기 신규 펌웨어 이미지는 상기 메모리 장치에 저장하는 단계;를 더 포함하는 메모리 컨트롤러의 동작 방법.
  12. 제 7항에 있어서, 상기 버퍼 메모리는,
    휘발성 메모리 장치를 포함하는 메모리 컨트롤러의 동작 방법.
  13. 제 12항에 있어서,
    파워 온 이후에 상기 메모리 장치에 저장된 상기 부트 로더 이미지를 상기 버퍼 메모리에 로드하는 단계;를 더 포함하는 메모리 컨트롤러의 동작 방법.
  14. 제 7항에 있어서, 상기 버퍼 메모리는,
    비휘발성 메모리 장치를 포함하는 메모리 컨트롤러의 동작 방법.
  15. 메모리 장치; 및
    복수의 코어들을 포함하는 메모리 컨트롤러;를 포함하고,
    상기 메모리 컨트롤러는,
    상기 복수의 코어들 중 임의로 선택된 코어의 메모리에 펌웨어 업데이트 구동을 위한 부트 로더 이미지를 로드하고, 상기 선택된 코어에서 실행되는 상기 부트 로더 이미지에 따라 호스트로부터 신규 펌웨어 이미지를 수신하고, 상기 복수의 코어들 각각의 메모리에 저장된 펌웨어 이미지를 상기 신규 펌웨어 이미지로 업데이트하는 저장 장치.
  16. 제 15항에 있어서, 상기 메모리 컨트롤러는,
    상기 선택된 코어의 메모리에서 상기 부트 로더 이미지를 로드할 타겟 메모리 영역의 어드레스를 동적으로 할당하고, 상기 타겟 메모리 영역에 로드된 상기 부트 로더 이미지를 실행시키는 저장 장치.
  17. 제 16항에 있어서, 상기 메모리 컨트롤러는,
    상기 호스트로부터 수신한 요청의 처리와 병행하여, 상기 실행되는 상기 부트 로더 이미지에 따라 상기 복수의 코어들 각각의 메모리에 저장된 펌웨어 이미지를 상기 신규 펌웨어 이미지로 업데이트하는 저장 장치.
  18. 제 16항에 있어서, 상기 메모리 컨트롤러는,
    상기 선택된 코어의 메모리에서 상기 타겟 메모리 영역을 제외한 나머지 영역에 저장된 펌웨어 이미지를 상기 신규 펌웨어 이미지로 업데이트하는 저장 장치.
  19. 제 15항에 있어서, 상기 메모리 컨트롤러는,
    파워 오프 이전에, 상기 복수의 코어들 각각의 메모리에 업데이트된 상기 신규 펌웨어 이미지를 저장하도록 상기 메모리 장치를 제어하는 저장 장치.
  20. 제 15항에 있어서,
    상기 메모리 장치에 저장된 상기 부트 로더 이미지는 파워 온 이후, 상기 메모리 컨트롤러의 휘발성 메모리 장치로 로드되고, 상기 휘발성 메모리 장치에 로드된 상기 부트 로더 이미지는 상기 선택된 코어의 메모리로 로드되는 저장 장치.
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