CN115151895A - 存储系统 - Google Patents

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CN115151895A
CN115151895A CN202180016352.4A CN202180016352A CN115151895A CN 115151895 A CN115151895 A CN 115151895A CN 202180016352 A CN202180016352 A CN 202180016352A CN 115151895 A CN115151895 A CN 115151895A
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memory
data
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加藤勇雄
前田卓治
小野正
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Panasonic Intellectual Property Management Co Ltd
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Abstract

存储系统具备非易失性存储器、控制对非易失性存储器的数据的写入/读出的控制器；第一接口；以及第二接口，通过第一接口以及第二接口与主机装置连接，在主机装置起动时，将从非易失性存储器读出的引导加载程序经由第二接口转送至主机装置，并且并行地执行第一接口的初始化，在主机装置启动后，经由第一接口和/或第二接口转送对非易失性存储器的写入数据/读出数据。

Description

存储系统
技术领域
本公开涉及能够相互连接的存储系统及其主机装置。
背景技术
近年来，具备闪速存储器等大容量的非易失性存储元件，能够进行高速的数据处理的例如卡形状的SD卡(Secure Digital card，安全数字卡)、SSD(Solid State Drive，固态驱动器)这样的存储系统在市场中普及。这样的存储系统被装配在个人计算机、智能手机、数码相机、音频播放器以及以汽车导航为首的车载系统等主机装置中而使用(参照专利文献1)。
在作为存储系统的一种的SD卡中，具有支承单端并行传输方式的接口的卡、通过使用差动串行传输方式来实现传输速度高速化的PCI Express(Peripheral ComponentInterconnect Express，高速串行计算机扩展总线标准)(注册商标)接口(简称：PCIe接口)的卡等，随着存储系统的大容量化的进展，接口的高速化不断发展。
在先技术文献
专利文献
专利文献1：日本特开2016-167167号公报
发明内容
然而，实现高速传输的差动串行传输方式，在电源接通后，接口的启动耗费时间，与以往的单端并行传输方式的接口相比，存在向能够进行数据转送的状态的迁移慢的课题。
在以往的单端并行传输方式的接口中，从主机装置供给数据和用于取出数据的时钟，因此在接收侧的存储系统中，能够从数据和时钟被输入的时间点起立即进行数据的再现(数据的取出(take out，打ち拔く))。
另一方面，在差动串行传输方式中，时钟被重叠到数据而传输。
因此，在接收侧，需要检测数据信号的边缘(信号迁移)，调整内部的时钟的相位，在正确的定时判定数据信号的各比特(在正确的定时进行取出)。
为了进行该内部的时钟的相位调整，一般使用相位同步电路(PLL：Phase LockedLoop，锁相环)，需要相应的时间直到相位调整结束(PLL锁定)为止。(另外，PCIe接口中，从主机侧(Root Complex侧)，在设备侧(Endpoint侧)发送100MHz固定的参考时钟(REFCLK+，REFCLK-)，但该参考时钟与在单端并行传输方式的接口中使用的数据取出用(数据选通用)的时钟不同，以使主机侧与设备侧的动作频率一致为目的)。
在这样的基于PLL的相位调整的基础上，在以往的单端并行传输方式的接口中，例如在8比特并行传输的情况下，每1个时钟以字节(Byte)为单位发送数据，因此，在接收侧不需要检测字节的中断，但在差动串行传输方式中，需要在接收侧正确地检测字节(Byte)或符号的中断，作为字节(Byte)单位的数据进行再现(切出)，这样的字节(Byte)同步或符号同步也需要相应的时间。
另一方面，作为主机装置侧的情况，要求电源接通后从存储系统读出启动用的引导加载程序(Boot loader)、OS(Operating system，操作系统)、应用程序等，将迁移至系统运行状态为止的时间缩短。例如，兼具汽车导航的功能和放映来自安装于汽车后部的相机的影像的倒车监视器的功能的车载系统得到广泛普及，但在这样的车载系统中，在发动机起动后，用户立即将变速杆切换为倒车档(车辆后退行驶用档位)的情况下，为了防止事故而要求后方的影像不会延迟地放映在监视器上。
此外，在数字静物相机、数码相机中，要求在电源接通后，以尽可能短的时间将系统迁移到运行状态(能够摄影的状态)，以使得用户不会错过摄影机会。
为了实现这样的主机装置所要求的短时间内的向系统运行状态的迁移(高速启动)，需要缩短从存储系统读出启动用的引导加载程序、OS、应用程序等所花费的时间。
本公开是鉴于上述课题而完成的，提供能够在更短时间内从存储系统读出主机装置的系统启动所需的启动用的引导加载程序、OS、应用程序等的存储系统以及主机装置。
本公开中的存储系统具备非易失性存储器、控制对非易失性存储器的数据的写入/读出的控制器、第一接口以及第二接口，通过第一接口以及第二接口与主机装置连接，在主机装置启动时，将从非易失性存储器读出的引导加载程序经由第二接口转送至主机装置，并且并行地执行第一接口的初始化，在主机装置启动后，转送对非易失性存储器的写入数据/读出数据。
本公开中的存储系统具备接口的启动时间短的单端并行传输方式的接口和接口启动后的数据转送速度快的高速差动串行传输方式这两个接口，因此能够在更短的时间内从存储系统读出主机装置的系统启动所需的启动用的引导加载程序、OS、应用程序等。
附图说明
图1是表示本公开的实施方式所涉及的存储系统和主机装置的结构的一例的图。
图2是表示以往的存储系统的结构的一例的比较图。
图3是表示作为存储系统的一例的SD(Secure Digital，安全数字)卡的端子配置的一例的图。
图4是表示作为存储系统的一例的SD(Secure Digital，安全数字)卡的端子配置的一例的图。
图5是表示本公开的实施方式所涉及的存储系统和主机装置的结构的一例的图。
图6是表示以往的存储系统和主机装置的结构的一例的图。
图7是表示本公开的实施方式所涉及的引导动作的一例的图。
图8是表示本公开的实施方式所涉及的引导动作的一例的图。
图9是表示本公开的实施方式所涉及的引导动作的流程的一例的图。
具体实施方式
(实施方式)
以下，适当参照附图对实施方式进行详细说明。其中，有时省略必要以上的详细说明。例如，有时省略已经众所周知的事项的详细说明、对实质上相同的结构的重复说明。这是为了避免以下的说明不必要地冗长，使本领域技术人员容易理解。另外，对于标注相同符号的结构要素，在各个实施方式中具有相同的功能。
另外，本公开提供用于本领域技术人员所理解的附图以及以下的说明，并不意图通过这些来限定专利请求的范围所记载的主题。
[1-1.以往的存储系统的结构以及动作]
图2是表示以往的存储系统的结构的一例的比较图。图2是说明了存储系统300和主机装置350的结构的框图。
存储系统300以现在广泛普及的具备PCIe接口的SSD(Solid State Drive，固态驱动器)为例。
存储系统300具有非易失性存储器312、控制对非易失性存储器的数据的写入/读出的控制器311、连接两者的非易失性存储器接口(NAND接口)313以及PCIe接口314。
此外，主机装置350具有主机SoC(System On a Chip，芯片上系统)360、主存储(主存储器)370、连接两者的存储器接口363、主机SoC内置ROM364、eMMC(embedded MultiMedia Card，嵌入式多媒体卡)330，通过eMMC接口314与存储系统300连接。
此外，eMMC(embedded Multi Media Card)330具有非易失性存储器332、控制对非易失性存储器的数据的写入/读出的eMMC控制器331、连接两者的非易失性存储器接口(NAND接口)333以及eMMC接口334。
另外，主存储(主存储器)370也可以混载(内置)于主机SoC360。
此外，主机SoC内置ROM364也可以外装于主机SoC360。
存储系统300的非易失性存储器312与NAND闪速存储器连接，控制器311与PCIeSSD控制器连接，接口314与PCIe接口连接，此外，控制器311与非易失性存储器312通过开放式NAND闪存接口(ONFI)等连接。
这样，若以往的存储系统300和主机装置350经由PCIe接口314从非易失性存储器312读出引导加载程序，对主机装置的主存储器370进行转送，则存在启动时间变长的课题，因此，一般另外具备eMMC330作为启动用存储装置，该eMMC330具备直到能够转送指令、数据为止的时间短的单端并行传输方式的eMMC接口334。
[1-2.实施方式所涉及的存储系统的结构以及动作]
图1是表示本公开的实施方式所涉及的存储系统和主机装置的结构的一例的图。
存储系统100具有非易失性存储器112、控制对非易失性存储器的数据的写入/读出的控制器111、连接两者的非易失性存储器接口(NAND接口)113、第一接口114以及第二接口115。
此外，主机装置150具有主机SoC(System On a Chip，芯片上系统)160、主存储(主存储器)170、连接两者的存储器接口163以及主机SoC内置ROM164。
第一接口114和第二接口115与存储系统100连接。
另外，主存储(主存储器)170也可以混载(内置)于主机SoC160。
此外，主机SoC内置ROM164也可以外装于主机SoC160。
在本实施方式中，表示存储系统100的非易失性存储器112由NAND闪速存储器构成的例子。同样，示出控制器111由SD-Express控制器构成的例子。同样，示出第一接口114由高速差动串行传输方式的PCIe接口构成的例子。同样，第二接口115表示由单端并行传输方式的SD接口构成的例子。同样，示出控制器111与非易失性存储器112通过开放式NAND闪存接口(ONFI)等连接的例子。这些结构要素是例示，在不脱离本公开的主旨的范围内能够适当变更具体的结构要素。
第一接口114是通过使用差动串行传输方式能够实现传输速度高速化的PCIe接口。因此，第一接口114在电源接通后，接口的启动花费时间。众所周知，基于该理由，第一接口114与采用了以往的单端并行传输方式的第二接口115(SD接口)相比，向能够进行数据转送的状态的迁移慢。
在以往的单端并行传输方式的接口中，从主机装置供给数据和用于取出数据的时钟，因此在接受侧的存储系统中，能够从数据和时钟被输入的时间点起立即进行数据的再现(数据的取出)。
另一方面，在差动串行传输方式中，时钟被重叠到数据而被传输。
因此，在接收侧，需要检测数据信号的边缘(信号迁移)，调整内部的时钟的相位，在正确的定时判定数据信号的各比特(在正确的定时进行取出)。
为了进行该内部的时钟的相位调整，一般使用相位同步电路(PLL：Phase LockedLoop)，在相位调整结束(PLL锁定)之前需要相应的时间。
除此以外，在以往的单端并行传输方式的接口中，例如在8bit并行传输的情况下，每1个时钟以字节(Byte)为单位发送数据，因此，在接收侧不需要检测字节的中断，但在差动串行传输方式中，需要在接收侧正确地检测字节(Byte)或者符号的中断，作为字节(Byte)单位的数据进行再现(切出)，这样的字节(Byte)同步或者符号同步也需要相应的时间。
图7是表示本公开的实施方式所涉及的引导动作的一例的图。使用图7，示出差动串行传输方式的PCIe接口与单端并行传输方式的SD接口的启动时间之差。
在图7的(A)中，电源电压1000表示向存储系统100和主机装置150供给的电源电压。定时1010是电源1000的电压值达到存储系统100和主机装置150的电路动作所需的电压的定时(时间)，SD接口115以后，在时间上不延迟，成为能够转送指令、数据的状态。定时1014表示PCIe接口114的初始化结束，能够进行指令、数据的转送的定时(时间)。
另外，PCIe接口的初始化时间中包含前述的PLL锁定所需的时间、字节(Byte)同步或者符号同步所需的时间、用于进行接口的配置的时间。
这样，差动串行传输方式的PCIe接口114与单端并行传输方式的SD接口115相比，迁移为能够转送指令、数据的状态为止的时间变得非常长。因此，在主机装置150启动时，在从通过PCIe接口连接的存储系统中读出用于启动的引导加载程序、OS、应用程序的结构的情况下，系统的启动变慢。
本发明人等着眼于以上，本实施方式所涉及的存储系统100和主机装置150构成为，除了PCIe接口114以外，还一并具备直到能够进行指令、数据的转送为止的时间短的SD接口115。
根据该结构，在电源接通后等启动时，主机装置150能够经由SD接口115从非易失性存储器112读出引导加载程序，转送至主机装置的主存储器170，并且并行地执行PCIe接口114的初始化处理。
PCIe接口114的初始化结束，能够进行基于PCIe接口的指令、数据的转送之后，经由接口速度比SD接口115快(数据转送速度快)的PCIe接口114，从非易失性存储器112读出OS、应用程序，并转送至主机装置的主存储器170，由此，作为整体能够实现系统的高速启动。
另外，关于启动时的存储系统100和主机装置150的动作，在[3-1.启动处理]中进行详细说明。
[2-1.以往的存储系统的结构以及动作]
图6是表示以往的存储系统和主机装置的结构的一例的图。图6是说明作为以往的系统的一例的存储系统900和主机装置950的结构的详细框图。
存储系统900以依据SDA(SD Association)的SD Specifications Part1Physical Layer Specification Version 7.0以后的标准的SD Express卡为例。
存储系统900具有非易失性存储器940、控制对非易失性存储器的数据的写入/读出的控制器910、连接两者的非易失性存储器接口(NAND接口)943、第一接口(PCIe接口)专用信号线群934、第二接口(SD接口)专用信号线群935以及第一接口和第二接口共享信号线群936。
此外，控制器910具有：第一接口(926～933)的设备侧发送接收电路912；第二接口(920～925)的设备侧发送接收电路811；控制整个控制器的动作的CPU913；经由第一接口(926～933)进行对非易失性存储器940的写入/读出控制的NVMe控制电路914；经由第二接口(920～925)进行对非易失性存储器940的写入/读出控制的缓冲器控制电路915；暂时蓄积对非易失性存储器940的写入/读出数据的易失性存储器916；与非易失性存储器940连接，用于进行对非易失性存储器940的写入/读出的NAND控制电路917；以及在需要对非易失性存储器的写入/读出数据加密/解密的情况下，进行数据的加密解密的加密解密电路918。
另外，NVMe(Non-Volatile Memory Express，非易失性存储器标准)是用于通过PCIe(PCI Express)接口(物理接口)连接非易失性存储介质的逻辑设备接口的标准。
至此为止的所述控制器910的结构以及动作是已经众所周知的事项，因此省略详细的动作说明。
如上所述，以往的存储系统900依据SDA(SD Association)的SD SpecificationsPart 1Physical Layer Specification Version 7.0以后的标准，因此共享不同的两个接口的信号线的一部分。在图3以及图4中，示出依据SDA(SD Association)的SDSpecifications Part 1Physical Layer Specification Version 7.0以后的标准的SDExpress卡的端子配置、端子表。
在图3的R1(列1)配置有以往SD接口的端子，在R2(列2)配置有PCIe接口的端子。
其中，PCIe接口所需的端子由于物理尺寸而难以全部配置于R2(列2)，因此成为共享R1(列1)的以往SD接口的端子的一部分作为PCIe接口的端子的规格。
该规格在不同时使用PCIe接口和SD接口的两个接口、即排他性地使用的前提下成立。
[2-2.实施方式所涉及的存储系统的结构以及动作]
图5是表示本公开的实施方式所涉及的存储系统和主机装置的结构的一例的图。图5是更详细地说明本实施方式所涉及的存储系统100和主机装置150的结构的框图。
主机装置150具有主机SoC(System On a Chip)160、主存储(主存储器)880、连接两者的存储器接口881以及主机SoC内置ROM866。通过第一接口114和第二接口115与存储系统100连接。
此外，主机SoC160具有第一接口114的主机侧发送接收电路862、第二接口115的主机侧发送接收电路861、控制主机SoC整体的动作的CPU865、以及用于保存主机SoC启动用的程序的内置ROM866。
另外，主存储(主存储器)880也可以混载(内置)于主机SoC160。
此外，主机SoC内置ROM866也可以外装于主机SoC160。
存储系统100具有非易失性存储器112、控制对非易失性存储器的数据的写入/读出的控制器111、连接两者的非易失性存储器接口(NAND接口)113、第一接口(PCIe接口)114以及第二接口(SD接口)115。
此外，控制器111具有：第一接口114的设备侧发送接收电路812；第二接口115的设备侧发送接收电路811；对控制器的整体的动作进行控制的CPU813；经由第一接口114进行对非易失性存储器112的写入/读出控制的NVMe控制电路814；经由第二接口115进行对非易失性存储器112的写入/读出控制的缓冲器控制电路815；暂时蓄积对非易失性存储器112的写入/读出数据的易失性存储器816；与非易失性存储器112连接，用于进行对非易失性存储器112的写入/读出的NAND控制电路817；以及在需要对非易失性存储器的写入/读出数据加密/解密的情况下，进行数据的加密解密的加密解密电路818。
另外，NVMe(Non-Volatile Memory Express)通过PCIe(PCI Express)接口(物理接口)连接非易失性存储介质的逻辑设备接口的标准。
另一方面，在本实施方式中，进而，在解除第一接口114的信号线的一部分和第二接口115的信号线的一部分的共享的情况下：
具备开关834，该开关834将SD接口的DAT0的信号线(822)与PCIe接口的REFCLK+信号的信号线(829)的连接、SD接口的DAT1的信号线(823)与PCIe接口的REFCLK-信号的信号线(828)的连接、SD接口的DAT2的信号线(824)与PCIe接口的CLKREQ#信号的信号线(827)的连接、SD接口的DAT3的信号线(825)与PCIe接口的PERST#信号的信号线(826)的连接分别解除(即开关断开)。
此外，开关834的接通/断开通过控制信号(选择信号)835的逻辑电平(“H”或“L”)进行切换。
在此，在图3以及图4中示出依据SDA(SD Association)的SD SpecificationsPart 1Physical Layer Specification Version 7.0以后的标准的SD Express卡的端子配置、端子表。
在图3的R1(列1)中配置有以往SD接口的端子。在R2(列2)中配置有PCIe接口的端子。其中，PCIe接口所需的端子由于物理尺寸而难以全部配置于R2(列2)，因此成为共享R1(列1)的以往SD接口的端子的一部分作为PCIe接口的端子的规格。
该规格在不同时使用PCIe接口和SD接口的两个接口、即排他性地使用的前提下成立。在本实施方式中，设为前述结构，因此在作为依据SD Specifications Part 1Physical Layer Specification Version 7.0以后的标准的SD Express卡的控制器进行动作的情况下，将开关834设为接通，在将SD接口的信号线的一部分与PCIe接口的信号线的一部连接，以高速启动为目的的、图1所示的本实施方式所涉及的存储系统100和主机装置150的结构时，将开关834设为断开，将SD接口的信号线与PCIe接口的信号线的连接解除，能够完全独立地使用SD接口115和PCIe接口114。
另外，关于对开关834的接通/断开进行控制的控制信号(选择信号)835，例如，通过将控制信号(选择信号)835与控制器111的引脚(端子)连接，并将控制器111的所述引脚(端子)与外装开关连接，从而能够通过外装开关输入“H”或“L”电平的信号。或者，预先将控制信号(选择信号)835与控制器111的引脚(端子)连接，在安装有控制器111的基板上，通过上拉或者下拉控制器111的所述引脚(端子)，能够输入“H”或“L”电平的信号。
此外，或者，预先将控制信号(选择信号)835与控制器111的CPU813的通用输入输出(GPIO：General-purpose input/output)端子连接，通过CPU813的固件，能够输入“H”或“L”电平的信号。
[3-1.启动处理]
图9是表示主机装置150和存储系统100的启动时的动作时序的图。
在图9中，内置ROM1220相当于主SoC160的内置ROM164。在内置ROM1220中保存有SoC的启动用程序。
主存储器1230相当于主机SoC160的主存储器170。主存储器1230在启动时，转送、保存引导加载程序、OS、应用程序等，此外，一部分区域作为工件存储器使用。
SD接口1240相当于将主机装置150与存储系统连接的SD接口(第二接口)114。
PCIe接口1250相当于将主机装置150与存储系统连接的PCIe接口(第一接口)114。
存储装置1260相当于存储系统100的非易失性存储器112。上述结构要素分别根据需要一并记载了逻辑性的存储器映射。
以下，使用图9对电源接通后等产生的启动时的动作依次进行说明。
(1)电源接通(电源ON)后等执行的复位的解除后，执行启动用内置ROM程序。(1201)
(2)通过启动用内置ROM程序，执行用于访问SD接口的设定处理(端子设定、寄存器设定)。(1202)
在本处理中，SD接口1240、115的CMD820被驱动为“L”，由此，SD接口1240、115进入引导操作模式。
(3)将保存在存储系统的非易失性存储器中的引导加载程序用校验和(512字节)经由SD接口1240、115经由转送至主存储器。(引导操作1203)
(4)将保存在存储系统的非易失性存储器中的引导加载程序经由SD接口1240、115向主存储器转送。(引导操作1204)
(5)根据转送至主存储器上的引导加载程序的数据计算校验和值，执行与从存储系统的非易失性存储器转送至主存储器的引导加载程序用校验和值的比较。确认一致，进入下一步骤。(1205)
(6)将用于访问在启动用内置ROM程序中使用的SD接口1240、115的端子设定、寄存器设定返回到初始状态。(1206)
(7)在主存储器上的引导加载程序的输入点(引导加载程序的前端地址)分支，执行引导加载程序。(1207)
以上，至此为止的处理通过启动用内置ROM程序来执行。
(8)通过引导加载程序，执行用于访问SD接口1240、115的设定处理(端子设定、寄存器设定)。(1208)
(9)经由SD接口指示存储器的初始化处理。(1209)
以上，至此为止的处理通过引导加载程序的程序，经由SD接口1240、115来执行。
(10)将保存有应用程序的分区(partition)经由PCIe接口1250进行选择指示。(1210)
(11)将保存在存储系统的非易失性存储器中的应用程序经由PCIe接口1250、114转送至主存储器。(1211)
(12)分支到主存储器上的输入点(应用程序的前端地址)，执行应用程序。(1212)
使用图7，以时间轴对主机装置150与存储系统100的启动时的动作进行说明。在图7中，定时1011是将SD接口115的CMD线820设为“L”而开始引导操作的定时。
定时1012是结束从存储系统100向主机装置150的引导加载程序转送，将SD接口115的CMD线820设为“H”而结束引导操作的定时。
定时1013是存储器初始化结束，能够进行向存储系统100的非易失性存储器112的读出/写入的定时。
(A)表示本实施方式所涉及的存储系统100和主机装置150中的启动时的动作。
(B)表示在存储系统100和主机装置150启动时，仅经由PCIe接口114进行引导加载程序的转送、存储器的初始化、OS、应用程序的转送的情况下的启动时的动作。
在本实施方式所涉及的存储系统100和主机装置150中的启动时，如图7的(A)所示，使PCIe接口114和SD接口115这两个接口并行地动作。由此，经由上升较快的SD接口115，从存储系统100的非易失性存储器112读出引导加载程序，以能够进行保存于存储系统100的非易失性存储器112的OS、应用程序的读出地进行存储器初始化。另一方面，并行地进行上升较慢的PCIe接口114的初始化。
PCIe接口上升以后(图7的1014所示的定时以后)，与引导加载程序相比，数据容量大的OS、应用程序的读出经由转送速度比SD接口115快的PCIe接口114进行，由此作为总体，能够缩短直到系统启动为止的时间。
图8是eMMC的引导操作动作的时序图。
在图8中，SDCLK821是SD接口115的SDCLK(时钟)。
CMD820是SD接口115的CMD(指令)。
DAT822、823、824、825分别是SD界面115的DAT0(数据0)、DAT1(数据1)、DAT2(数据)、DAT3(数据3)。
根据定时1011，如果主机装置150将CMD820驱动为“L”，则SD接口115识别为是向引导操作模式的迁移指示，使用由1120、1121、1122所示的数据包对主机装置150发送引导确认(Boot Acknowledge)。
在此，1120是开始比特，1121是表示引导确认的“010”的比特模式、1122是结束比特。
在向主机装置150发送引导确认之后，SD接口使用由1130、1131、1132构成的数据包向主机装置150发送引导加载程序用校验和。
在此，1130是开始比特，1131是512字节的引导加载程序用校验和及其CRC，1132是结束比特。
以下，SD接口使用由1160、1161、1162构成的多个数据包，向主机装置150仅发送所需数量的量的引导加载程序。
在此，1160是开始比特，1161是512字节量的引导加载程序及其CRC，1162是结束比特，1160、1161、1162表示转送引导加载程序的数据包的第n个数据包，在图8中图示为最终数据包。
当引导加载程序的最终数据包的转送结束，在1012的定时结束操作模式。(Bootterminated，引导结束)
[4.效果]
本实施方式所涉及的存储系统100和主机装置150具备接口的启动时间短的单端并行传输方式的接口和接口启动后的数据转送速度快的高速差动串行传输方式这两个接口，因此能够在更短的时间内从存储系统读出主机装置的系统启动所需的启动用的引导加载程序、OS、应用程序等。
此外，在本实施方式所涉及的存储系统100和主机装置150中，无需另外具备启动用存储器，就能够实现高速启动，由此，能够实现部件件数的削减和系统的成本降低。
此外，在本实施方式所涉及的存储系统100和主机装置150中，由于设为具备开关834的结构，以使得不共享第一接口114的信号线和第二接口115的信号线而能够独立地使用，从而通过将开关834设为接通，将PCIe接口的信号线的一部分(826～829)和SD接口的信号线的一部分(822～825)连接，能够进行作为依据SD Specifications Part 1PhysicalLayer Specification Version 7.0以后的标准的SD Express卡的动作。
另一方面，通过将开关834设为断开，将PCIe接口的信号线的一部分(826～829)和SD接口的信号线的一部分(822～825)的连接解除(分离)，能够完全独立地使用SD接口115和PCIe接口114。
根据该结构，在电源接通后等启动时，主机装置150能够经由SD接口115从非易失性存储器112读出引导加载程序，转送至主机装置的主存储器880，并且并行地执行PCIe接口114的初始化处理。
PCIe接口114的初始化结束，能够进行基于PCIe接口的指令、数据的转送以后，经由接口速度比SD接口115快(数据转送速度快)的PCIe接口114，从非易失性存储器112读出OS、应用程序，并转送至主机装置的主存储器170，由此，能够实现作为整体的系统的高速启动。
本实施方式所涉及的存储系统100在SD接口的功能中内置eMMC的引导操作功能。
原本SD接口的协议是以MMC(Multi Media Card，多媒体卡)接口为基础而制定的，之后SD、包含eMMC(embedded Multi Media Card，嵌入式多媒体卡)的MMC(Multi MediaCard)分别追加了独自的功能，引导操作功能也是其中之一，制定为eMMC(embedded MultiMedia Card)的规格。
另一方面，成为基础的协议、物理接口由于在SD和eMMC中大部分是共同的，所以主机侧的SD控制器一般与SD、包含eMMC的MMC和SDIO对应。
因此，本实施方式所涉及的存储系统100的SD接口115与eMMC的引导操作对应，但如果与一般的主机侧的SD控制器连接，则能够与SD接口的功能和引导操作功能对应。
产业上的可利用性
本公开适合用于要求缩短启动时间的主机装置以及存储系统。
-符号说明-
100 存储系统
110 半导体存储装置
111 SD Express控制器
112 非易失性存储器(NAND闪速存储器)
113 非易失性存储器接口(NAND接口)
114 PCI Express接口
115 SD接口
116 存储系统的输入输出端口(PCI Express接口用)
117 存储系统的输入输出端口(SD接口用)
150 主机装置
160 主机SoC(System on a Chip，芯片上系统)
163 存储器接口
164 主机Soc内置ROM
170 主存储器
120 Ethernet·PCIe接口转换器
121 Ethernet接口
122 存储系统的输入输出端口(Ethernet接口用)
123 存储器接口
124 Ethernet·PCIe接口转换器内置ROM
180 主存储器
300 存储系统
311 PCIe SSD控制器
312 非易失性存储器(NAND闪速存储器)
313 非易失性存储器接口(NAND接口)
314 PCI Express接口
330 eMMC(embedded Multi Media Card，嵌入式多媒体卡)
331 eMMC控制器
332 非易失性存储器(NAND闪速存储器)
333 非易失性存储器接口(NAND接口)
350 主机装置
363 存储器接口
364 主机SoC内置ROM
370 主存储器
140 2对1选择器开关
141 选择信号
142 2对1选择器开关输入输出1(SD接口)
143 2对1选择器开关输入输出2(SD接口)
144 存储系统的输入输出端口(SD接口用)
130 USB·SD接口转换器
131 USB接口
132 存储系统的输入输出端口(USB接口用)
600 SD Express卡
811 SD接口电路(设备侧)1(引导对应)
812 PCIe接口电路(设备侧(Endpoint))
813 微型计算机
814 NVMe控制电路
815 缓冲器控制电路
816 易失性存储器(RAM)
817 NAND控制电路
818 加密电路
820 SD接口的CMD(指令线)
821 SD接口的SDCLK(时钟线)
822 SD接口的DAT0(数据线0)
823 SD接口的DAT1(数据线1)
824 SD接口的DAT2(数据线2)
825 SD接口的DAT3(数据线3)
826 PCIe接口的PERST#信号(复位信号)
827 PCIe接口的CLKREQ#信号(时钟请求信号)
828 PCIe接口的REFCLK-信号(差动参考时钟的-信号)
829 PCIe接口的REFCLK+信号(差动参考时钟的+信号)
830 PCIe接口的PCIe Tx+(下行差动信号传输路径的+信号)
831 PCIe接口的PCIe Tx-(下行差动信号传输路径的-信号)
832 PCIe接口的PCIe Rx-(上行差动信号传输路径的-信号)
833 PCIe接口的PCIe Rx+(上行差动信号传输路径的+信号)
834 开关电路
835 开关电路的控制信号
861 SD接口电路(主机侧)
862 PCIe接口电路(主机侧(Root Complex))
865 微型计算机
866 内置ROM
880 主存储器
911 SD接口电路(设备侧)2(引导非对应)
912 PCIe接口电路(设备侧(Endpoint))
913 微型计算机
914 NVMe控制电路
915 缓冲器控制电路
916 易失性存储器(RAM)
917 NAND控制电路
918 加密电路
920 SD接口的CMD(指令线)
921 SD接口的SDCLK(时钟线)
922 SD接口的DAT0(数据线0)
923 SD接口的DAT1(数据线1)
924 SD接口的DAT2(数据线2)
925 SD接口的DAT3(数据线3)
926 PCIe接口的PERST#信号(复位信号)
927 PCIe接口的CLKREQ#信号(时钟请求信号)
928 PCIe接口的REFCLK-信号(差动参考时钟的-信号)
929 PCIe接口的REFCLK+信号(差动参考时钟的+信号)
930 PCIe接口的PCIe Tx+(下行差动信号传输路径的+信号)
931 PCIe接口的PCIe Tx-(下行差动信号传输路径的-信号)
932 PCIe接口的PCIe Rx-(上行差动信号传输路径的-信号)
933 PCIe接口的PCIe Rx+(上行差动信号传输路径的+信号)
934 第一接口(PCIe接口)专用信号线群
935 第二接口(SD接口)专用信号线群
936 第一接口和第二接口共享信号线群
961 SD接口电路(主机侧)
962 PCIe接口电路(主机侧(Root Complex))
965 微型计算机
966 内置ROM
980 主存储器
1000 电源
1010 启动开始的定时
1011 将SD接口的CMD(指令线)设为“L”电平的定时
1012 将SD接口的CMD(指令线)设为“H”电平的定时
1013 引导加载程序转送以及存储器初始化的结束定时
1014 PCIe接口的初始化结束定时
1020、1040 PCIe接口的初始化期间
1023 OS和/或应用程序的转送期间
1030 SD接口的设定期间
1031 经由SD接口的引导加载程序的转送期间
1032 存储器初始化期间
1041 经由PCIe接口的引导加载程序转送期间
1042 存储器初始化期间
1043 OS和/或应用程序的转送期间
1120、1130、1160 开始比特(“0”)
1121 Boot Acknowledge(引导确认)图案(“010”)
1122、1132、1162 结束比特(“1”)
1131 引导加载程序的校验和
1161 引导加载程序的第n扇区(引导加载程序转送的最终扇区)
1201 启动用程序的执行处理
1202 SD接口的端子和寄存器的设定处理
1203 引导加载程序的校验和转送处理
1204 引导加载程序的转送处理
1205 校验和的计算与比较处理
1206 SD接口的端子开放和寄存器初始化处理
1207 向引导加载程序的分支处理
1208 SD接口的端子和寄存器的设定处理
1209 SD初始化处理
1210 应用程序保存分区选择处理
1211 应用程序的转送处理
1212 向应用程序的分支处理
1220 启动用程序
1230 SoC的主存储器(DRAM)的映射
1240 SD接口(主机侧以及设备侧)
1250 PCIe接口(主机侧以及设备侧)
1260 存储装置(NAND闪速存储器)的映射。

Claims (3)

1.一种存储系统，具备：
非易失性存储器；
控制器，控制对所述非易失性存储器的数据的写入/读出；
第一接口；以及
第二接口，
所述存储系统通过所述第一接口以及所述第二接口与主机装置连接，
所述存储系统在所述主机装置启动时，
将从所述非易失性存储器读出的引导加载程序经由所述第二接口转送至所述主机装置，
与所述引导加载程序的转送并行地执行所述第一接口的初始化，
所述存储系统在所述主机装置启动后，
将对所述非易失性存储器的写入数据/读出数据经由所述第一接口或者所述第二接口中的至少一方进行转送。
2.根据权利要求1所述的存储系统，其中，
所述存储系统在所述主机装置启动后，
将对所述非易失性存储器的写入数据/读出数据经由所述第一接口以及所述第二接口进行转送。
3.根据权利要求1或者2所述的存储系统，其中，
所述第一接口是PCIe接口即高速串行计算机扩展总线标准接口，
所述第二接口是SD接口即安全数字接口。
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