JP3618301B2

JP3618301B2 - パルススワロ方式ｐｌｌ回路

Info

Publication number: JP3618301B2
Application number: JP2001110055A
Authority: JP
Inventors: 成悟佐藤; 尚志高橋
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-04-09
Filing date: 2001-04-09
Publication date: 2005-02-09
Anticipated expiration: 2021-04-09
Also published as: JP2002314405A

Description

【０００１】
【発明の属する技術分野】
本発明は通信・信号処理分野に使用するパルススワロ方式ＰＬＬ回路に関するものであり、特に低消費電力のパルススワロ方式ＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
図５は従来のパルススワロ方式ＰＬＬ回路の分周器部分のブロック図である。図５において、１は電圧制御発振器（図示せず）の出力を分周するための２つの分周比［１／Ｐ、１／（Ｐ＋１）、Ｐは２以上の整数］をもつデュアルモジュラスプリスケーラである。
【０００３】
３はデュアルモジュラスプリスケーラ１の出力ＦＣＫをＮ分周（Ｎは２以上の整数）するプログラムカウンタである。
【０００４】
４はデュアルモジュラスプリスケーラ１の出力ＦＣＫをＡ分周（ＡはＡ＜Ｎの整数）するスワロカウンタである。
【０００５】
２はプログラムカウンタ３とスワロカウンタ４の出力によりデュアルモジュラスプリスケーラ１の分周比を制御するモジュラスコントローラである。
【０００６】
具体的には、プログラムカウンタ３のＮカウント終了信号とスワロカウンタ４のＡカウント終了信号とに基づきプログラムカウンタ３がデュアルモジュラスプリスケーラ１の出力をＮ個カウントする期間においてスワロカウンタ４がデュアルモジュラスプリスケーラ１の出力をＡ個カウントする前の期間とＡ個カウントした後の期間とでデュアルモジュラスプリスケーラ１の分周比を切り替え制御する。
【０００７】
以下、図６を参照して、このパルススワロ方式ＰＬＬ回路における分周動作を説明する。なお、図６はＮ＝８、Ａ＝３の場合を例にとって図示している。
【０００８】
プログラムカウンタ３とスワロカウンタ４とは、デュアルモジュラスプリスケーラ１の出力ＦＣＫ（図６のａ）を受けて同時にカウントを開始する。同時にカウントを開始するのは、以下の理由からである。すなわち、Ｎ値、Ａ値のデータが（例えばＮ＝８、Ａ＝３）がセットされるのが、同じ信号（後述のリセット信号）に呼応するので、同時にカウントを開始する。
【０００９】
そして、プログラムカウンタ３のＮカウント終了信号（図６のｂ）とスワロカウンタ４のＡカウント終了信号（図６のｃ）とがモジュラスコントローラ２に入力されることで、デュアルモジュラスプリスケーラ１は、以下のように分周比が切り替え制御される。
【００１０】
すなわち、モジュラスコントローラ２は、プログラムカウンタ３が図６のｄに示すように、デュアルモジュラスプリスケーラ１の出力をＮ個カウントする期間においてスワロカウンタ４がデュアルモジュラスプリスケーラ１の出力をＡ個カウントする前の期間にローレベルとなり、Ａ個カウントした後の期間にハイレベルとなるモジュラスコントロール信号を出力する。これによって、デュアルモジュラスプリスケーラ１の出力がＮ個カウントされる期間においてスワロカウンタ４がデュアルモジュラスプリスケーラ１の出力がＡ個カウントされる前の期間とＡ個カウントされた後の期間とでデュアルモジュラスプリスケーラ１の分周比が切り替え制御される。
【００１１】
具体的に説明すると、スワロカウンタ４がデュアルモジュラスプリスケーラ１の出力をＡ個カウントする前の期間（スワロカウンタ４のＡカウント中［Ａ］）はデュアルモジュラスプリスケーラ１は（Ｐ＋１）分周する。また、スワロカウンタ４がデュアルモジュラスプリスケーラ１の出力をＡ個カウントした後の期間（スワロカウンタ４のＡカウント終了からプログラムカウンタ３のＮカウント終了まで［Ｎ−Ａ］）はＰ分周する。それにより基準周波数の（Ｐ×Ｎ＋Ａ）分周の周波数を出力することができる。
【００１２】
なお、図６のｅはスワロカウンタ４へ入力されるクロック入力である。
【００１３】
【発明が解決しようとする課題】
しかし、上記の構成では、プログラムカウンタ３とスワロカウンタ４とは、同じデュアルモジュラスプリスケーラ１の出力ＦＣＫをカウントしており、かつデュアルモジュラスプリスケーラ１の出力ＦＣＫは高い周波数であるため、プログラムカウンタ３とスワロカウンタ４とは多くの電力を消費することになる。
【００１４】
上記したように、従来、通信・信号処理分野に使用するパルススワロ方式ＰＬＬ回路においては、高周波での動作時や分周数が大きい場合に、分周器ブロックでの低消費電力化が課題であった。
【００１５】
本発明は上記従来の課題を解決するものであり、分周器ブロックでの低消費電力化を図ることができるパルススワロ方式ＰＬＬ回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
この目的を達成するために、本発明は、プログラムカウンタおよびスワロカウンタの分周動作の期間を短く（最小限に）制限することによりパルススワロ方式ＰＬＬ回路の低消費電力化を可能とするものである。
【００１７】
すなわち、本発明のパルススワロ方式ＰＬＬ回路は、図１に示すように、電圧制御発振器の出力を分周するための２つの分周比［１／Ｐ、１／（Ｐ＋１）、Ｐは２以上の整数］をもつデュアルモジュラスプリスケーラと、デュアルモジュラスプリスケーラの出力をＮ分周（Ｎは２以上の整数）するプログラムカウンタと、デュアルモジュラスプリスケーラの出力をＡ分周（ＡはＡ＜Ｎの整数）するスワロカウンタと、プログラムカウンタの出力とスワロカウンタの出力とに基づきデュアルモジュラスプリスケーラの分周比を切り替え制御するモジュラスコントローラと、Ｎ−Ａのデータを作成してプログラムカウンタに設定するＮ−Ａ作成回路と、デュアルモジュラスプリスケーラの出力とスワロカウンタの入力との間に設けたスワロカウンタ制御回路と、デュアルモジュラスプリスケーラの出力とプログラムカウンタの入力との間に設けたプログラムカウンタ制御回路とを備えている。
【００１８】
そして、プログラムカウンタのＮ−Ａカウント終了のタイミングを受けてスワロカウンタへデュアルモジュラスプリスケーラの出力を供給してスワロカウンタのＡカウント中（モジュラス動作中）はスワロカウンタにデュアルモジュラスプリスケーラの出力を分周動作させ、スワロカウンタのＡカウント終了のタイミングを受けてスワロカウンタへのデュアルモジュラスプリスケーラの出力の供給を止めてスワロカウンタのＡカウント終了からプログラムカウンタのＮ−Ａカウント終了まで（モジュラス動作をしていない期間中）はスワロカウンタの不要な動作を停止する制御をスワロカウンタ制御回路で行う。
【００１９】
また、スワロカウンタのＡカウント終了のタイミングを受けてプログラムカウンタへデュアルモジュラスプリスケーラの出力を供給してプログラムカウンタのＮ−Ａカウント中（モジュラス動作中）はプログラムカウンタにデュアルモジュラスプリスケーラの出力を分周動作させ、プログラムカウンタのＮ−Ａカウント終了のタイミングを受けてプログラムカウンタへのデュアルモジュラスプリスケーラの出力信号の供給を止めてプログラムカウンタのＮ−Ａカウント終了からスワロカウンタのＡカウント終了まで（モジュラス動作をしていない期間中）はプログラムカウンタの不要な動作を停止する制御をプログラムカウンタ制御回路で行う。
【００２０】
さらに、スワロカウンタの分周動作中とプログラムカウンタの分周動作中とでデュアルモジュラスプリスケーラの分周比を切り替える。
【００２１】
この構成によれば、スワロカウンタのＡカウント終了からプログラムカウンタのＮ−Ａカウント終了まで（プログラムカウンタのＮ−Ａカウントの間）はスワロカウンタの不要な動作を停止するので、その期間におけるスワロカウンタの消費電力を少なく抑えることができる。また、プログラムカウンタのＮ−Ａカウント終了からスワロカウンタのＡカウント終了まで（スワロカウンタのＡカウントの間）はプログラムカウンタの不要な動作を停止するので、その期間におけるプログラムカウンタの消費電力を少なく抑えることができる。したがって、分周器ブロックでの低消費電力化が可能となる。
【００２２】
本発明の請求項２記載のパルススワロ方式ＰＬＬ回路は、請求項１記載のパルススワロ方式ＰＬＬ回路において、スワロカウンタ制御回路は、プログラムカウンタの（Ｎ−Ａ−１）カウント終了信号またはそれより少ない任意の数値のカウント終了信号をクロック入力とし、スワロカウンタのＡカウント終了信号をリセット入力とし、電源電位をデータ入力とするＤフリップフロップと、ＤフリップフロップのＱ出力とデュアルモジュラスプリスケーラの出力とを入力とする２入力論理積回路とで構成されている。
【００２３】
この構成によれば、請求項１記載のパルススワロ方式ＰＬＬ回路と同様の作用効果を有する。
【００２４】
本発明の請求項３記載のパルススワロ方式ＰＬＬ回路は、請求項１記載のパルススワロ方式ＰＬＬ回路において、スワロカウンタ制御回路は、プログラムカウンタの（Ｎ−Ａ−１）カウント終了信号またはそれより少ない任意の数値のカウント終了信号をセット入力とし、スワロカウンタのＡカウント終了信号をクロック入力とし、接地電位をデータ入力とするＤフリップフロップ（５９）と、Ｄフリップフロップ（５９）のＱ出力とデュアルモジュラスプリスケーラの出力とを入力とする２入力論理積回路（６０）とで構成されている。
【００２５】
この構成によれば、請求項１記載のパルススワロ方式ＰＬＬ回路と同様の作用効果を有する。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について詳しく説明する。
【００２７】
図２は本発明の第１の実施の形態におけるパルススワロ方式ＰＬＬ回路における分周器部分のブロック図を示すものである。図２において、１は電圧制御発振器の出力を分周するための２つの分周比［１／Ｐ、１／（Ｐ＋１）、Ｐは２以上の整数］をもつデュアルモジュラスプリスケーラである。
【００２８】
３はデュアルモジュラスプリスケーラ１の出力ＦＣＫ（図３のｃ）をＮ分周（Ｎは２以上の整数）するプログラムカウンタである。
【００２９】
４はデュアルモジュラスプリスケーラ１の出力ＦＣＫをＡ分周（ＡはＡ＜Ｎの整数）するスワロカウンタである。
【００３０】
２はプログラムカウンタ３とスワロカウンタ４の出力によりデュアルモジュラスプリスケーラ１の分周比を切り替え制御するモジュラスコントローラである。具体的には、プログラムカウンタ３のＮ−Ａカウント終了信号（図３のｄ）とスワロカウンタ４のＡカウント終了信号（図３のｆ）とに基づきデュアルモジュラスプリスケーラ１の分周比をモジュラスコントロール信号（図３のｇ）により切り替え制御する。この際、プログラムカウンタ３のＮ−Ａカウント終了のタイミングからスワロカウンタ４のＡカウント終了のタイミングの間は（Ｐ＋１）分周動作がデュアルモジュラスプリスケーラ１で行われ、スワロカウンタ４のＡカウント終了のタイミングからプログラムカウンタ３のＮ−Ａカウント終了のタイミングの間はＰ分周動作がデュアルモジュラスプリスケーラ１で行われる。
【００３１】
５はデュアルモジュラスプリスケーラ１の出力とスワロカウンタ４の入力との間に設けたスワロカウンタ制御回路であり、プログラムカウンタ３の（Ｎ−Ａ−１）カウント終了信号（図３のｅ）とスワロカウンタ３のＡカウント終了信号（図３のｆ）とに基づいてデュアルモジュラスプリスケーラ１の出力ＦＣＫのスワロカウンタ４への供給を制御する。
【００３２】
６はデュアルモジュラスプリスケーラ１の出力とプログラムカウンタ３の入力との間に設けたプログラムカウンタ制御回路であり、プログラムカウンタ３の（Ｎ−Ａ−１）カウント終了信号（図３のｅ）とスワロカウンタ３のＡカウント終了信号（図３のｆ）とに基づいてデュアルモジュラスプリスケーラ１の出力ＦＣＫのプログラムカウンタ３への供給を制御する。
【００３３】
７はプログラムカウンタ分周比データＮとスワロカウンタ分周比データＡとを入力として（Ｎ−Ａ）のデータを作成するＮ−Ａ作成回路であり、このＮ−Ａ作成回路７で設定されたデータ（Ｎ−Ａ）がプログラムカウンタ７に設定される。このときの、プログラムカウンタ７の分周比が結果的にＮとなる。
【００３４】
そして、スワロカウンタ制御回路６は、遅くともプログラムカウンタ３のＮ−Ａカウント終了のタイミングを受けてスワロカウンタ４へデュアルモジュラスプリスケーラ１の出力を供給してスワロカウンタ４のＡカウント中（モジュラス動作中）はスワロカウンタ４にデュアルモジュラスプリスケーラ１の出力を分周動作させ、スワロカウンタ４のＡカウント終了のタイミングを受けてスワロカウンタ４へのデュアルモジュラスプリスケーラ１の出力の供給を止めてスワロカウンタ４のＡカウント終了からプログラムカウンタ３のＮ−Ａカウント終了まで（モジュラス動作をしていない期間中）はスワロカウンタ４の不要な動作を停止する制御を行う。
【００３５】
また、プログラムカウンタ制御回路６は、スワロカウンタ４のＡカウント終了のタイミングを受けてプログラムカウンタ３へデュアルモジュラスプリスケーラ１の出力を供給してプログラムカウンタ３のＮ−Ａカウント中（モジュラス動作中）はプログラムカウンタ３にデュアルモジュラスプリスケーラ１の出力を分周動作させ、プログラムカウンタ３のＮ−Ａカウント終了のタイミングを受けてプログラムカウンタ３へのデュアルモジュラスプリスケーラ１の出力信号の供給を止めてプログラムカウンタ３のＮ−Ａカウント終了からスワロカウンタ４のＡカウント終了まで（モジュラス動作をしていない期間中）はプログラムカウンタ３の不要な動作を停止する制御を行う。
【００３６】
フリップフロップ５１はプログラムカウンタ３の（Ｎ−Ａ−１）カウント終了信号（図３のｅ）をＣＫ入力とし、ＶＣＣ［Ｈｉｇｈ］をＤ入力およびＳ入力とし、スワロカウンタ４のＡカウント終了カウント終了信号（図３のｆ）の反転信号［Ａカウント終了信号入力を反転するインバータ５３の出力］をＲ入力とし、Ｑ出力（図３のｈ）を論理積回路５２への入力としている。また、論理積回路５２は、フリップフロップ５１のＱ出力とＦＣＫ信号（図３のｃ）をそれぞれ入力とし、出力（図３のｉ）をスワロカウンタ４へのＣＫ入力としている。以上のフリップフロップ５１、論理積回路５２およびインバータ５３で、スワロカウンタ制御回路５が構成される。
【００３７】
フリップフロップ５４はＡカウント終了信号（図３のｆ）をＣＫ入力とし、ＶＣＣ［Ｈｉｇｈ］をＤ入力とし、ＲＥＳＥＴ［Ｌｏｗ〜Ｈｉｇｈに立ち上がる］をＳ入力とし、（Ｎ−Ａ−１）カウント終了カウント終了信号（図３のｅ）の反転信号［（Ｎ−Ａ−１）カウント終了信号入力を反転するインバータ５７の出力］をＲ入力とする。フリップフロップ５５はＦＣＫ信号（図３のｃ）をＣＫ入力とし、フリップフロップ５４のＱ出力（図３のｊ）をＤ入力とし、論理和回路５８の出力［スワロカウンタ４のＡの分周比が０の時にＬｏｗ信号を出力、それ以外の分周比ではＨｉｇｈ信号を出力する］をＳ入力およびＲ入力とし、Ｑ出力（図３のｋ）を論理積回路５６への入力とする。論理積回路５６は、フリップフロップ５５のＱ出力（図３のｋ）とＦＣＫ信号（図３のｃ）をそれぞれ入力とし、出力（図３のｌ）をプログラムカウンタ３へのＣＫ入力とする。以上のフリップフロップ５４，５５と論理積回路５６とインバータ５７とで、プログラムカウンタ制御回路６が構成される。なお、図２において、符号ａはＮ−Ａ作成回路７からプログラムカウンタ３へ与えられる（Ｎ−Ａ）のデータ、つまり分周数信号である。また、符号ｂはスワロカウンタ４へ与えられるＡのデータ、つまり分周数信号である。
【００３８】
以上のように構成された第１の実施の形態のパルススワロ方式ＰＬＬ低消費回路について以下、図３を用いてその動作を説明する。
【００３９】
図３において、ｃはデュアルモジュラスプリスケーラ１の分周出力ＦＣＫ、ｄはプログラムカウンタ３のＮ−Ａカウント終了信号、ｅはプログラムカウンタ３の（Ｎ−Ａ−１）カウント終了信号、ｆはスワロカウンタ４のＡカウント終了信号、ｇはデュアルモジュラスプリスケーラ１を制御するためのモジュラス動作コントロール信号、ｈはフリップフロップ５１のＱ出力、ｉは論理積回路５２の出力でスワロカウンタ４へのＣＫ入力、ｊはフリップフロップ５４のＱ出力、ｋはフリップフロップ５５のＱ出力、ｌは論理積回路５６の出力でスワロカウンタ４へのＣＫ入力である。
【００４０】
プログラムカウンタ３の（Ｎ−Ａ−１）分周終了のタイミングで（Ｎ−Ａ−１）カウント終了信号（ｅ）がＨｉｇｈ出力され、フリップフロップ５１のＱ［論理積回路５２への入力（ｈ）］がＨｉｇｈ出力され、論理積回路５２の出力（ｉ）にはＦＣＫ信号（ｃ）がそのまま出力される。ＦＣＫ信号（ｃ）がスワロカウンタ４に供給されることにより、スワロカウンタ４はＡ分周動作を開始する。
【００４１】
また、スワロカウンタ４のＡ分周終了のタイミングでＡカウント終了信号（ｆ）がＨｉｇｈ出力され、インバータ５３でＬｏｗが出力され、フリップフロップ５１のＲ入力に入り、フリップフロップ５１のＱ出力［論理積回路５２への入力（ｈ）］がＬｏｗ出力され、論理積回路５２の出力（ｉ）はＬｏｗになる。その結果、ＦＣＫ信号がスワロカウンタ４に供給されないので、スワロカウンタ４の分周動作は停止する。そのため、その間の消費電力を削減することができる。
【００４２】
一方、スワロカウンタ４のＡ分周終了のタイミングでＡカウント終了信号（ｆ）がＨｉｇｈ出力され、フリップフロップ５４のＱ出力［フリップフロップ５５のＤ入力の（ｊ）］がＨｉｇｈ出力され、その後フリップフロップ５５のＱ出力［論理積回路５６への入力（ｋ）］がＨｉｇｈ出力され、論理積回路５６の出力（ｌ）には、ＦＣＫ信号がそのまま出力される。ＦＣＫ信号がプログラムカウンタ３に供給されることにより、プログラムカウンタ３はＮ−Ａ分周動作を開始する。
【００４３】
また、プログラムカウンタ３の（Ｎ−Ａ−１）分周終了のタイミングで（Ｎ−Ａ−１）カウント終了信号（ｅ）がＨｉｇｈ出力され、インバータ５７でＬｏｗが出力され、フリップフロップ５４のＲ入力に入り、フリップフロップ５４のＱ出力［フリップフロップ５５のＤ入力（ｊ）］がＬｏｗ出力され、その後フリップフロップ５５のＱ出力がＬｏｗ出力され、論理積回路５６の出力（ｌ）はＬｏｗになる。その結果、ＦＣＫ信号がプログラムカウンタ３に供給されないので、プログラムカウンタ３の分周動作は停止するため、その間の消費電力を削減することができる。
【００４４】
上記において、スワロカウンタ４へ入力されるクロックはカウンタ動作をするためのクロックであるので、全部がカウントされるわけではない。すなわち、プログラムカウンタ３からリセット信号が供給されている。それによって、Ａ値のデータ（例えばＡ＝３）がセットされる。リセット信号は、プログラムカウンタ３のＮカウント終了信号またはそれに類似の信号（Ｎカウント終了の時点でリセットされておればよい。）を用いているので、それゆえ、スワロカウンタ４は（Ｎ−Ａ）カウント終了よりカウントを開始することになる。
【００４５】
なお、上記実施の形態では、プログラムカウンタ３の（Ｎ−Ａ−１）カウント終了信号（図３のｅ）をクロック入力ＣＫとしていたが、（Ｎ−Ａ−１）より少ない数値のカウント終了信号をクロック入力ＣＫとしてもよい。ただ、この場合、クロック入力ＣＫが段々早く入力されることになるので、スワロカウンタの４の消費電力の低減効果が少なくなる。
【００４６】
原理的には、プログラムカウンタ３の（Ｎ−Ａ）カウント終了信号をクロック入力Ｓとし、クロックＦＣＫの供給を開始すればよいのである。しかし、（Ｎ−Ａ）カウント終了してからクロックＦＣＫの供給が開始されるまでに遅延が伴うので、遅延による誤動作を避けるために、（Ｎ−Ａ−１）カウント終了信号またはそれより早い信号を用いている。
【００４７】
上記の実施の形態では、スワロカウンタ制御回路５をフリップフロップ５１と論理積回路５２とインバータ５３で構成したが、図４のようにＣＫ入力信号［スワロカウンタ４のＡカウント終了信号］の立ち上がりにより、Ｄ入力［ＧＮＤ］をＱ出力とし、Ｓ入力がＨｉｇｈの時Ｑ出力をＨｉｇｈ、Ｒ入力がＬｏｗの時Ｑ出力をＬｏｗにするフリップフロップ５９と、フリップフロップ５９のＱ出力がＨｉｇｈの時はデュアルモジュラスプリスケーラ１の出力ＦＣＫをそのまま出力し、Ｌｏｗの時は出力がＬｏｗの論理積回路６０と、スワロカウンタ４のＡ分周比が０の時にＬｏｗ信号を出力、それ以外の分周比ではＨｉｇｈを出力する論理和回路６１とで構成してもよい。
【００４８】
なお、上記の説明では、プログラムカウンタ３の（Ｎ−Ａ−１）カウント終了信号（図３のｅ）をセット入力Ｓとしていたが、（Ｎ−Ａ−１）より少ない数値のカウント終了信号をリセット入力Ｓとしてもよい。ただ、この場合、リセット入力Ｓが段々早く入力されることになるので、スワロカウンタの４の消費電力の低減効果が少なくなる。
【００４９】
原理的には、プログラムカウンタ３の（Ｎ−Ａ）カウント終了信号をセット入力Ｓとし、クロックＦＣＫの供給を開始すればよいのである。しかし、Ｎカウント終了してからクロックＦＣＫの供給が開始されるまでに遅延が伴うので、遅延による誤動作を避けるために、（Ｎ−Ａ−１）カウント終了信号またはそれより早い信号を用いている。
【００５０】
【発明の効果】
以上のように、本発明のパルススワロ方式ＰＬＬ回路によれば、デュアルモジュラスプリスケーラ出力とスワロカウンタの間にスワロカウンタ制御回路を備え、デュアルモジュラスカウンタとプログラムカウンタとの間にプログラムカウンタ制御回路を備え、スワロカウンタが分周動作を行っているときにはプログラムカウンタへのデュアルモジュラスカウンタの出力の供給を停止し、プログラムカウンタが分周動作を行っているときはスワロカウンタへのデュアルモジュラスカウンタの出力の供給を停止することにより、高周波数での動作や分周数が多い場合の分周動作時においても、分周器ブロックの低消費電力化をすることができる。
【図面の簡単な説明】
【図１】本発明のパルススワロ方式ＰＬＬ回路の分周器部分の原理を示すブロック図である。
【図２】本発明の第１の実施の形態におけるパルススワロ方式ＰＬＬ回路の分周器部分のブロック図である。
【図３】図１の動作を説明するタイムチャートである。
【図４】スワロカウンタ制御回路の他の回路例を示す回路図である。
【図５】従来のパルススワロ方式ＰＬＬ回路の分周器部分のブロック図である。
【図６】図５の動作を説明するタイムチャートである。
【符号の説明】
１デュアルモジュラスプリスケーラ
２モジュラスコントローラ
３プログラムカウンタ
４スワロカウンタ
５スワロカウンタ制御回路
６プログラムカウンタ制御回路
７Ｎ−Ａ作成回路
５１フリップフロップ
５２論理積回路
５３インバータ
５４フリップフロップ
５５フリップフロップ
５６論理積回路
５７インバータ
５８論理和回路
５９フリップフロップ
６０論理積回路
６１論理和回路

Claims

電圧制御発振器の出力を分周するための２つの分周比［１／Ｐ、１／（Ｐ＋１）、Ｐは２以上の整数］をもつデュアルモジュラスプリスケーラと、
前記デュアルモジュラスプリスケーラの出力をＮ分周（Ｎは２以上の整数）するプログラムカウンタと、
前記デュアルモジュラスプリスケーラの出力をＡ分周（ＡはＡ＜Ｎの整数）するスワロカウンタと、
前記プログラムカウンタの出力と前記スワロカウンタの出力とに基づき前記デュアルモジュラスプリスケーラの分周比を切り替え制御するモジュラスコントローラと、
Ｎ−Ａのデータを作成して前記プログラムカウンタに設定するＮ−Ａ作成回路と、
前記デュアルモジュラスプリスケーラの出力と前記スワロカウンタの入力との間に設けたスワロカウンタ制御回路と、
前記デュアルモジュラスプリスケーラの出力と前記プログラムカウンタの入力との間に設けたプログラムカウンタ制御回路とを備え、
前記プログラムカウンタのＮ−Ａカウント終了のタイミングを受けて前記スワロカウンタへ前記デュアルモジュラスプリスケーラの出力を供給して前記スワロカウンタがＡカウント中は前記スワロカウンタに前記デュアルモジュラスプリスケーラの出力を分周動作させ、前記スワロカウンタのＡカウント終了のタイミングを受けて前記スワロカウンタへの前記デュアルモジュラスプリスケーラの出力の供給を止めて前記スワロカウンタのＡカウント終了から前記プログラムカウンタのＮ−Ａカウント終了までは前記スワロカウンタの不要な動作を停止する制御を前記スワロカウンタ制御回路で行い、
前記スワロカウンタのＡカウント終了のタイミングを受けて前記プログラムカウンタへ前記デュアルモジュラスプリスケーラの出力を供給して前記プログラムカウンタのＮ−Ａカウント中は前記プログラムカウンタに前記デュアルモジュラスプリスケーラの出力を分周動作させ、前記プログラムカウンタのＮ−Ａカウント終了のタイミングを受けて前記プログラムカウンタへの前記デュアルモジュラスプリスケーラの出力信号の供給を止めて前記プログラムカウンタのＮ−Ａカウント終了から前記スワロカウンタがＡカウント終了までは前記プログラムカウンタの不要な動作を停止する制御を前記プログラムカウンタ制御回路で行うようにし、
前記スワロカウンタの分周動作中と前記プログラムカウンタの分周動作中とで前記デュアルモジュラスプリスケーラの分周比を切り替えるようにしたパルススワロ方式ＰＬＬ回路。
スワロカウンタ制御回路は、プログラムカウンタの（Ｎ−Ａ−１）カウント終了信号またはそれより少ない任意の数値のカウント終了信号をクロック入力とし、スワロカウンタのＡカウント終了信号をリセット入力とし、電源電位をデータ入力とするＤフリップフロップと、前記ＤフリップフロップのＱ出力とデュアルモジュラスプリスケーラの出力とを入力とする２入力論理積回路とで構成されている請求項１記載のパルススワロ方式ＰＬＬ回路。
スワロカウンタ制御回路は、プログラムカウンタの（Ｎ−Ａ−１）カウント終了信号またはそれより少ない任意の数値のカウント終了信号をセット入力とし、スワロカウンタのＡカウント終了信号をクロック入力とし、接地電位をデータ入力とするＤフリップフロップと、前記ＤフリップフロップのＱ出力とデュアルモジュラスプリスケーラの出力とを入力とする２入力論理積回路とで構成されている請求項１記載のパルススワロ方式ＰＬＬ回路。