JP4204655B2 - パルス出力機能付マイクロコンピュータ - Google Patents
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Description
【発明の属する技術分野】
この発明は、パルスを出力する機能を有するマイクロコンピュータに係り、詳しくは、当該マイクロコンピュータの演算処理装置に対して割り込み用トリガ信号を入力し、当該演算処理装置は当該割り込み用トリガ信号が入力されたら所定の処理を中断して当該割り込み信号に応じた割り込み処理を実行するように構成されたパルス出力機能付マイクロコンピュータに関するものである。
【0002】
【従来の技術】
図24は従来のパルス出力機能付マイクロコンピュータを示すブロック図である。図において、1は所定の処理を実行しつつ、割り込み用トリガ信号が入力されたら当該所定の処理を中断して当該割り込み信号に応じた割り込み処理を実行する演算処理装置であり、2は演算処理装置1に対してトリガ信号を出力するトリガ回路であり、3は演算処理装置1が使用するデータバスであり、4は演算処理装置1によりパルス幅制御データが書き込まれるとともに、当該パルス幅制御データに応じたパルス幅制御信号を出力するパルス幅制御レジスタであり、5は演算処理装置1によりパルス切替データが書き込まれるとともに、当該パルス切替データに応じたパルス切替信号を出力するパルス切替制御レジスタであり、6は演算処理装置1によりパルス出力期間データが書き込まれるとともに、パルス出力期間データに応じたパルス出力期間信号を出力するパルス出力期間レジスタであり、7は当該パルス出力期間信号を演算処理装置1に入力されるトリガ信号にてサンプリングしてパルス出力期間同期信号を出力するデータラッチ回路であり、8はパルス幅制御信号に応じたパルス幅のパルスをパルス列として連続的に出力するパルス発生回路であり、9は当該パルス列を反転させるインバータであり、10は当該反転パルス列およびパルス切替信号が入力されて、これらの反転論理和を第一の論理演算信号として出力するNAND回路であり、11は当該第一の論理演算信号およびパルス出力期間同期信号が入力されて、これらの論理和を第二の論理演算信号として出力するAND回路である。
【0003】
次に動作を説明する。
まず、トリガ回路2が演算処理装置1に対してトリガ信号を出力する。すると、このトリガ信号入力に応じて、演算処理装置1は所定の処理を中断して当該割り込み信号に応じた割り込み処理を実行する。この割り込み処理において演算処理装置1はパルス幅制御レジスタ4、パルス切替制御レジスタ5およびパルス出力期間レジスタ6に対して各種のデータを書き込む。
【0004】
その結果、パルス発生回路8は、パルス幅制御レジスタ4から出力されるパルス幅制御信号に応じた一定のパルス幅のパルス列を出力し、NAND回路10からは当該パルス列を一定の期間毎に間引いた波形の第一の論理演算信号が出力され、さらに、AND回路11からは当該第一の論理演算信号をラッチ信号と同期したパルス出力期間同期信号にて間引いた波形の第二の論理演算信号が出力される。そして、この第二の論理演算信号が出力パルスとして出力される。
【0005】
なお、トリガ回路2は、その内部タイマを有して当該内部タイマに応じてトリガ信号を出力するように構成されていても、外部信号入力端子を有して当該外部信号に応じてトリガ信号を出力するように構成されていてもよい。
【0006】
【発明が解決しようとする課題】
従来のパルス出力機能付マイクロコンピュータは以上のように構成されているので、トリガ信号に応じてリアルタイムに出力パルスを変化させようとした場合には各種の問題が生じ、リアルタイム動作に適していないという課題があった。
【0007】
マイクロコンピュータにおいて割り込み処理とは、演算処理装置が所定の処理を実行するのを妨げないように発生させる必要があり、当然、トリガ回路が演算処理装置に出力するトリガ信号も当該演算処理装置の本来の処理の実行に支障を来すことが無いように設定する必要がある。従って、従来のパルス出力機能付マイクロコンピュータのデータ書き替え動作によって出力パルスを切り替えるように構成したものでは、当該割り込みの発生周期に依存して上記出力パルスは比較的長い期間毎に更新させることになってしまい、高速に出力パルスを切り替えることは実質的にできなかった。
【0008】
また、従来のパルス出力機能付マイクロコンピュータでは、他の割り込み処理との優先関係などに起因してデータの書き替え動作がいつ実行されるのかを特定することはできない。従って、このデータの書き替え動作によって直ちに出力パルスを切り替えるように構成したものでは、出力パルスの切り替えタイミングも特定することはできず、同一の制御により同一の出力パルス列を得ることはできなかった。
【0009】
さらに、演算処理装置を占有した状態にしたり、トリガ回路による割り込みレベルを上げたりしてこれらの問題点をクリアしたとしても、トリガ回路からトリガ信号が出力されてから各種のデータの切り替わりタイミング、ひいては出力パルスの切り替わりタイミングまでの遅れが非常に長い。従って、1回のパルス出力期間の間に出力パルスを切り替えようとしても、当該出力パルスを非常に短い周期毎に切り替えてリアルタイム動作させることは到底できなかった。
【0010】
以上のように、従来のパルス出力機能付マイクロコンピュータでは、演算処理装置の負担を増加することなく、トリガ信号に応じてリアルタイムに出力パルスを変化させることはできなかった。
【0011】
この発明は上記のような課題を解決するためになされたもので、演算処理装置の負担を増加させることなく、出力パルスをトリガ信号に応じてリアルタイムに変化させることができるパルス出力機能付マイクロコンピュータを得ることを目的とする。
【0012】
【課題を解決するための手段】
請求項1記載の発明に係るパルス出力機能付マイクロコンピュータは、トリガ回路によるトリガ信号に応じて演算処理装置により所定の第一のパルス制御データが書き込まれるとともに、当該トリガ信号に応じて第一のパルス制御データに基づいた第一のパルス制御信号を出力する第一の出力制御回路を設けるとともに、当該第一のパルス制御信号を第一の二入力論理回路に入力するものである。
【0013】
請求項2記載の発明に係るパルス出力機能付マイクロコンピュータは、トリガ回路によるトリガ信号に応じて演算処理装置により所定の第二のパルス制御データが書き込まれるとともに、当該トリガ信号に応じて第二のパルス制御データに基づいた第二のパルス制御信号を出力する第二の出力制御回路を設けたものである。
【0014】
請求項3記載の発明に係るパルス出力機能付マイクロコンピュータは、第一の出力制御回路および第二の出力制御回路を有するものである。
【0015】
請求項4記載の発明に係るパルス出力機能付マイクロコンピュータは、トリガ回路からのトリガ信号に応じて演算処理装置により所定の第三のパルス制御データが書き込まれるとともに、当該第三のパルス制御データに応じた第三のパルス制御信号を当該トリガ回路から出力されるトリガ信号に応じて切り替えて出力する第三の出力制御回路と、第一の論理演算信号および第三のパルス制御信号が入力されて、これらの論理演算結果を第二の論理演算信号として出力する第二の二入力論理回路とを設けたものである。
【0016】
請求項5記載の発明に係るパルス出力機能付マイクロコンピュータは、第一の二入力論理回路は、パルス列入力を反転するインバータ回路と、当該インバータの出力と第一のパルス制御信号とが入力されるNAND回路とからなるとともに、第二の二入力論理回路は、AND回路からなるものである。
【0017】
請求項6記載の発明に係るパルス出力機能付マイクロコンピュータは、第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも1つは、演算処理装置によるパルス制御データの書き込みがなされるかわりに、トリガ信号に応じて一定のパターンで第二のパルス制御信号を切り替えて出力するものである。
【0018】
請求項7記載の発明に係るパルス出力機能付マイクロコンピュータは、パルス発生回路は、第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも1つに対しては、その他のものよりも少なくとも1回多くトリガ信号を出力するものである。
【0019】
請求項8記載の発明に係るパルス出力機能付マイクロコンピュータは、パルス発生回路は、パルスを出力する度にオーバフロー信号を出力するものであり、第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも1つは、パルス制御データを記憶することができる複数のレジスタを有するとともに、上記オーバフロー信号をトリガとしてパルス制御信号を各パルス制御データに応じたものに順次切り替えるものである。
【0020】
請求項9記載の発明に係るパルス出力機能付マイクロコンピュータは、パルス発生回路は、パルスを出力する度にオーバフロー信号を出力するものであり、第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも1つは、上記オーバフロー信号をトリガとしてパルス制御データをカウントアップおよび/またはカウントダウンしてパルス制御信号を順次切り替えるものである。
【0021】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1によるパルス出力機能付マイクロコンピュータを示すブロック図である。図において、1は所定の処理を実行しつつ、割り込み用トリガ信号が入力されたら当該所定の処理を中断して当該割り込み信号に応じた割り込み処理を実行する演算処理装置であり、2は演算処理装置1に対してトリガ信号を出力するトリガ回路であり、3は演算処理装置1が使用するデータバスであり、12は演算処理装置1の割り込み処理において所定の第一のパルス制御データが書き込まれるとともに、当該第一のパルス制御データに応じた第一の制御信号を出力する第一のパルス制御レジスタ(第一の出力制御回路)であり、13は当該第一の制御信号を演算処理装置1へのトリガ信号にてラッチして第一のパルス制御信号を出力する第一のデータラッチ回路(第一の出力制御回路)であり、14は一定のパルス幅のパルスからなるパルス列を出力するパルス発生回路であり、9は当該パルス列を反転させる第一のインバータ(第一の二入力論理回路)であり、10は当該反転パルス列および第一のパルス制御信号が入力されて、これらの反転論理和を第一の論理演算信号として出力するNAND回路(第一の二入力論理回路)である。そして、当該第一の論理演算信号が出力パルスとして外部に出力される。
【0022】
次に動作について説明する。
図2に示すように、初期状態として、第一のデータラッチ回路13から出力される第一のパルス制御信号はローレベルに制御され、第一のパルス制御レジスタ12には「1」が書き込まれて第一の制御信号がハイレベルに制御された状態とする。従って、パルス発生回路14から出力されるパルス列に拘らずNAND回路10の第一の論理演算信号はローレベルに制御され、出力パルスは出力されない状態となっている。
【0023】
このような状態において、トリガ回路2から演算処理装置1および第一のデータラッチ回路13に対して最初のトリガ信号が入力される。これに応じて、当該第一のデータラッチ回路13は第一の制御信号をラッチしてその出力をハイレベルに制御する。すると、パルス発生回路14から出力されるパルス列と同相で変化するパルス列がNAND回路10から出力され、出力パルスが出力される状態となる。またこれと同時に、演算処理装置1は最初のトリガ信号に応じて割り込み処理を行い、第一のパルス制御レジスタ12に新たなデータを書き込む。
【0024】
そして、この最初のトリガ信号に応じたデータ書き込みにおいて演算処理装置1が第一のパルス制御レジスタ12に「0」を書き込んだ場合には、2番目のトリガ信号がトリガ回路2から出力された際に第一のデータラッチ回路13の出力はローレベルに戻り、その結果、NAND回路10からは出力パルスが出力されない状態に戻る。
【0025】
また、この最初のトリガ信号に応じたデータ書き込みにおいて演算処理装置1が第一のパルス制御レジスタ12に「1」を書き込んだ場合には、2番目のトリガ信号がトリガ回路2から出力されても第一のデータラッチ回路13の出力はハイレベルの状態を維持し、その結果、NAND回路10からは継続して出力パルスが出力された状態となる。
【0026】
以上のように、この実施の形態1によれば、第一のパルス制御レジスタ12とNAND回路10との間に、トリガ信号でデータをラッチする第一のデータラッチ回路13を設けたので、トリガ信号に応じて直ちに且つ安定したタイミングにて出力パルスを切り替えることができ、リアルタイム動作を行うことができる。
【0027】
また、演算処理装置1は、1つ前のトリガ信号に応じて第一のパルス制御レジスタ12にデータを書き込むようにすればよいので、トリガ信号に応じて直ちに当該データの書き込みを行う必要はない。従って、従来のように演算処理装置1を占有状態に制御したり、当該トリガ信号の割り込みレベルを高くする必要もなく、従来のものに比べて演算処理装置1の負担は軽減される。
【0028】
実施の形態2.
図3はこの発明の実施の形態2によるパルス出力機能付マイクロコンピュータを示すブロック図である。図において、15は演算処理装置1の割り込み処理において所定の第三のパルス制御データが書き込まれるとともに、当該第三のパルス制御データに応じた第三の制御信号を出力する第三のパルス制御レジスタ(第三の出力制御回路)であり、16は当該第三の制御信号を演算処理装置1へのトリガ信号にてラッチして第三のパルス制御信号を出力する第三のデータラッチ回路(第三の出力制御回路)であり、17はNAND回路10から出力される第一の論理演算信号および第三のパルス制御信号が入力されて、これらの論理演算結果を第二の論理演算信号として出力するAND回路(第二の二入力論理回路)であり、当該第二の論理演算信号を出力パルスとして出力する。これ以外の構成は実施の形態1と同様であるので同一符号を付して説明を省略する。
【0029】
次に動作について説明する。
初期状態として、第三のデータラッチ回路16から出力される第三のパルス制御信号および第一のデータラッチ回路13から出力される第一のパルス制御信号はローレベルに制御され、第三のパルス制御レジスタ15および第一のパルス制御レジスタ12には「1」が書き込まれて第三のパルス制御信号および第一のパルス制御信号がハイレベルに制御された状態とする。従って、パルス発生回路14から出力されるパルス列に拘らずNAND回路10の第二の論理演算信号はローレベルに制御され、出力パルスは出力されない状態となっている。
【0030】
このような状態において、トリガ回路2から演算処理装置1、第一のデータラッチ回路13および第三のデータラッチ回路16に対して同時に最初のトリガ信号が入力される。これに応じて、当該第一のデータラッチ回路13および第三のデータラッチ回路16はそれぞれ第一のパルス制御信号あるいは第三のパルス制御信号をラッチしてその出力をハイレベルに制御する。すると、パルス発生回路14から出力されるパルス列と同相で変化するパルス列がAND回路17から出力され、出力パルスが出力される状態となる。またこれと同時に、演算処理装置1は最初のトリガ信号に応じて割り込み処理を行い、第一のパルス制御レジスタ12および第三のパルス制御レジスタ15に新たなデータを書き込む。
【0031】
そして、この最初のトリガ信号に応じたデータ書き込みにおいて演算処理装置1が第一のパルス制御レジスタ12および第三のパルス制御レジスタ15に「0」を書き込んだ場合には、2番目のトリガ信号がトリガ回路2から出力された際に第一のデータラッチ回路13および第三のデータラッチ回路16の出力は共にローレベルに戻り、その結果、AND回路17からは出力パルスが出力されない状態に戻る。なお、「0」のかわりに「1」を書き込んだ状態で2番目のトリガ信号が入力された場合には、第一のデータラッチ回路13および第三のデータラッチ回路16の出力はハイレベルの状態を維持し、その結果、AND回路17からは上記パルス列が継続して出力される。
【0032】
また、出力パルスが出力されていない状態において、演算処理装置1が第一のパルス制御レジスタ12に「0」を書き込むとともに、第三のパルス制御レジスタ15に「1」を書き込んだ場合には、NAND回路10から出力される第一の論理演算信号は、ハイレベルに固定された状態となる。他方、AND回路17にはハイレベルの第三のパルス制御信号が入力されているのでパルス列を出力する状態となる。従って、次のトリガ信号が入力されるまでの間をパルス幅とするパルスが出力される(図4参照)。
【0033】
以上のように、この実施の形態2によれば、第一のパルス制御レジスタ12とNAND回路10との間にトリガ信号でデータをラッチする第一のデータラッチ回路13を設けると共に、第三のパルス制御レジスタ15とAND回路17との間にトリガ信号でデータをラッチする第三のデータラッチ回路16を設けたので、実施の形態1と同様にリアルタイム動作の効果を奏するとともに、これら2つのレジスタに書き込むデータの組み合わせによりAND回路17から2種類の波形のパルスを出力することができる。また、この2種類の波形のパルスを連続的に出力するようにすれば、例えばモータ制御などに適した起動停止時の供給電力を抑えた波形を形成することができる。
【0034】
また、演算処理装置1は、1つ前のトリガ信号に応じて第一のパルス制御レジスタ12および第三のパルス制御レジスタ15にデータを書き込むようにすればよいので、トリガ信号に応じて直ちに当該データの書き込みを行う必要はなく、実施の形態1と同様に従来のものに比べて演算処理装置1の負担は軽減される。
【0035】
さらに、パルス発生回路14の出力を第一のインバータ9で反転しつつNAND回路10から出力すると共に、AND回路17を組み合わせるようにしたので、上記2種類の波形のパルスのトリガに対する最初の立ち上がりタイミングを揃えることができ、当該二種類の波形を利用した制御系を構築し易くなる。
【0036】
実施の形態3.
この発明の実施の形態3によるパルス出力機能付マイクロコンピュータの構成は実施の形態2と同様なので説明を省略する。
【0037】
次に動作について説明する。
初期状態として、第三のデータラッチ回路16からハイレベルの第三のパルス制御信号が出力されると共に、第一のデータラッチ回路13からもハイレベルの第一のパルス制御信号が出力された状態を想定する。また、第一のパルス制御レジスタ12には「0」が書き込まれるとともに、第三のパルス制御レジスタ15には「1」が書き込まれた状態とする。従って、AND回路17からはパルス発生回路14からのパルス列がそのまま出力された状態となっている。
【0038】
このような状態において、トリガ回路2から第一のデータラッチ回路13および演算処理装置1に対して同時にトリガ信号を入力する。すると、これに応じて、当該第一のデータラッチ回路13は第一の制御信号をラッチしてその出力をローレベルに制御する。その結果上記AND回路17からは一定のハイレベル信号が出力されるように変化する。また、これと同時に、演算処理装置1はトリガ信号に応じて割り込み処理を行い、第一のパルス制御レジスタ12のみに新たなデータを書き込む。
【0039】
さらに2つめのトリガ信号が第一のデータラッチ回路13および演算処理装置1に対してのみ入力されると、当該第一のデータラッチ回路13の出力はハイレベルに戻り、AND回路17からはパルス発生回路14のパルス列に応じたパルスが再度出力されるようになる(図5参照)。
【0040】
以上のように、この実施の形態3によれば、第一のデータラッチ回路13に対して第三のデータラッチ回路16よりも少なくとも1回多くトリガ信号を入力するようにしたので、演算処理装置1においてトリガの度に全てのデータラッチ回路に対してデータを書き替えることなく、つまり演算処理装置1やパルス発生回路14の負担を軽減しつつ連続して出力されるパルス列を複数の波形のパルスで構成することが可能となる。
【0041】
実施の形態4.
図6はこの発明の実施の形態4によるパルス出力機能付マイクロコンピュータのブロック図である。図において、18は演算処理装置1の1度の割り込み処理において所定の第一のパルス制御データが複数書き込まれるとともに、トリガ信号に応じて第一の制御信号を順次各第一のパルス制御データに応じた値に変更する第一のパルス制御レジスタ(マルチ)であり、19は演算処理装置1の1度の割り込み処理において所定の第三のパルス制御データが複数書き込まれるとともに、トリガ信号に応じて第三の制御信号を順次各第三のパルス制御データに応じた値に変更する第三のパルス制御レジスタ(マルチ)である。これ以外の構成については実施の形態2と同様であるので同一符号を付して説明を省略する。
【0042】
次に動作について説明する。
まず最初にトリガ信号が演算処理装置1などに入力されて、当該演算処理装置1が第一のパルス制御レジスタ18および第三のパルス制御レジスタ19に対してそれぞれ複数のパルス制御データを書き込む。
【0043】
次に、パルス発生回路14は、第一のパルス制御レジスタ18および第一のデータラッチ回路13に対してトリガ信号を出力する。すると、当該第一のデータラッチ回路13はその出力を第一の制御信号に応じた値に切り替える。それと同時に、第一のパルス制御レジスタ18は第一の制御信号を次の第一のパルス制御データに応じた値に切り替える。また、第三のパルス制御レジスタ19および第三のデータラッチ回路16に対してトリガ信号を出力すれば、パルス出力を制御することができる(図7参照)。
【0044】
以上のように、この実施の形態4では、第一のパルス制御レジスタ18が複数の第一のパルス制御データを記憶した状態で、第一のパルス制御レジスタ18および第一のデータラッチ回路13に対してのみトリガ信号を出力することで、2種類の波形からなるパルスを出力することができる。また、当該パルスでは、演算処理装置1によるデータの書き込みを待つ必要が無いので、従来よりも高速に波形を切り替えることができる。
【0045】
また逆に、演算処理装置1においても既に設定した波形を出力する間ではデータの書き込み処理をする必要が無いので、負担が軽減される。
【0046】
実施の形態5.
図8はこの発明の実施の形態5によるパルス出力機能付マイクロコンピュータのブロック図である。図において、20はトリガ信号に応じて出力をハイレベルとローレベルとに順次切り替えする第一のトグル回路(第一の出力制御回路)である。これ以外の構成は実施の形態2と同様であるので同一符号を付して説明を省略する。
【0047】
次に動作について説明する。
まず最初に第三のパルス制御レジスタ15に「1」が書き込まれた状態でトリガ回路2から第三のデータラッチ回路16に対してトリガ信号が出力される。これに応じて当該第三のデータラッチ回路16は第三のパルス制御信号出力をハイレベルに制御し、AND回路17からパルスが出力されるように変化する。
【0048】
そして、このような状態で、第一のトグル回路20に対してトリガ信号を入力すると、第一のパルス制御信号が切り替わり、AND回路17から出力されるパルスの波形が切り替わる。具体的には、当該第一のパルス制御信号がハイレベルからローレベルに切り替わった場合には、パルス発生回路14に応じて変化する波形から一定のハイレベルの波形に切り替わる。逆に、ローレベルからハイレベルに切り替わった場合には、一定のハイレベルの波形からパルス発生回路14に応じて変化する波形に切り替わる。
【0049】
さらに、第一のトグル回路20に対してトリガ信号が入力されると、AND回路17から出力されるパルスの波形は元に戻る。また、演算処理装置1がトリガ信号に応じて第三のパルス制御レジスタ15に「0」を書き込んだ後、第三のデータラッチ回路16に対してトリガ信号が入力されることでAND回路17からのパルス出力は終了する(図9参照)。
【0050】
以上のように、この実施の形態5では、第一の出力制御回路の出力パターンを一定のパターンに制限することで、演算処理装置1によるデータの書き込みを一切不要とすることで負担の軽減を図ることができる。また、第一の出力制御回路へのトリガ信号入力は、演算処理装置1によるデータの書き込みを待つ必要はないので、実施の形態4と同様に従来よりも高速に波形を切り替えることができる。
【0051】
実施の形態6.
図10はこの発明の実施の形態6によるパルス出力機能付マイクロコンピュータのブロック図である。図において、21はパルスを出力する度にオーバフロー信号を出力するパルス幅制御機能付きパルス発生回路21であり、第一のパルス制御レジスタ18および第一のデータラッチ回路13は当該オーバフロー信号に応じても第一のパルス制御信号を切り替える。これ以外の構成は実施の形態4と同様なので同一符号を付して説明を省略する。
【0052】
次に動作について説明する。
まず、トリガ信号に応じて演算処理装置1が第一のパルス制御レジスタ18および第三のパルス制御レジスタ19に対してそれぞれ複数のパルス制御データを書き込む。その後、トリガ回路2は各データラッチ回路および各パルス制御レジスタに対してトリガ信号を出力する。そして、このトリガ信号に応じて第三のデータラッチ回路16の出力がハイレベルに変化した場合には、AND回路17からパルスが出力されるようになる。
【0053】
そして、このようにパルスが出力されると、パルス発生回路21がパルスを出力する度に当該パルス発生回路21から第一のパルス制御レジスタ18および第一のデータラッチ回路13に対してオーバフロー信号が出力されるので、当該出力パルスはパルス制御回路のパルス発生周期ごとにパルスが切り替わる(図11参照)。
【0054】
以上のように、この実施の形態6では、パルス発生回路21から出力されるオーバフロー信号に応じて第一のパルス制御信号を切り替えるようにしたので、出力パルスを1パルスずつ制御することができる。また、トリガ回路2自体がパルスを発生して同様な動作をさせた場合に比べて、トリガ回路2自体の動作速度などを遅くすることができる。また、第一のパルス制御レジスタ18に書き込むデータを所定のステップ毎に変化するものとすることができる。
【0055】
また、この実施の形態6では実施の形態4を前提としてパルス発生回路21のオーバフロー信号を利用するように構成したが、実施の形態5を前提として構成してもよい。この場合には、この実施の形態6と同様な効果を奏すると共に、演算処理装置1による第一の出力制御回路によるデータの書き込みが不要となり、演算処理装置1の負担を軽減することができる。
【0056】
実施の形態7.
図12はこの発明の実施の形態7によるパルス出力機能付マイクロコンピュータを示すブロック図である。図において、22は演算処理装置1の割り込み処理において所定の第二のパルス制御データが書き込まれるとともに、当該第二のパルス制御データに応じた第二の制御信号を出力する第二のパルス制御レジスタ(第二の出力制御回路)であり、23は当該第二の制御信号を演算処理装置1へのトリガ信号にてラッチして第二のパルス制御信号を出力する第二のデータラッチ回路(第二の出力制御回路)である。そして、当該第二のパルス制御信号に応じてパルス発生回路14が動作するとともに、当該パルス発生回路14の出力が出力パルスとなる。これ以外の構成は実施の形態1と同様であるので同一符号を付して説明を省略する。
【0057】
次に動作について説明する。
初期状態として、第二のデータラッチ回路23から出力される第二のパルス制御信号はローレベルに制御され、第二のパルス制御レジスタ22には「1」が書き込まれて第二の制御信号がハイレベルに制御された状態とする。従って、パルス発生回路14は動作を停止して如何なるパルスも出力しない状態となっている。
【0058】
このような状態において、トリガ回路2から演算処理装置1および第二のデータラッチ回路23に対して最初のトリガ信号が入力される。これに応じて、当該第二のデータラッチ回路23は第二の制御信号をラッチしてその出力をハイレベルに制御する。すると、パルス発生回路14からパルス列が出力されるように変化する。またこれと同時に、演算処理装置1は最初のトリガ信号に応じて割り込み処理を行い、第二のパルス制御レジスタ22に新たなデータを書き込む。
【0059】
そして、この最初のトリガ信号に応じたデータの書き込みにおいて演算処理装置1が第二のパルス制御レジスタ22に「0」を書き込んだ場合には、2番目のトリガ信号がトリガ回路2から出力された際に第二のデータラッチ回路23の出力はローレベルに戻り、その結果、パルス発生回路14からは出力パルスが出力されない状態に戻る。
【0060】
また、この最初のトリガ信号に応じたデータの書き込みにおいて演算処理装置1が第二のパルス制御レジスタ22に「1」を書き込んだ場合には、2番目のトリガ信号がトリガ回路2から出力されても第二のデータラッチ回路23の出力はハイレベルの状態を維持し、その結果、パルス発生回路14からは継続して出力パルスが出力された状態となる(図13参照)。
【0061】
以上のように、この実施の形態7によれば、パルス発生回路14の動作を制御する第二のパルス制御レジスタ22の出力を、演算処理装置1へのトリガ信号に応じてラッチするように構成したので、トリガ信号に応じて直ちに且つ安定したタイミングにて出力パルスを切り替えることができ、リアルタイム動作を行うことができる。
【0062】
また、演算処理装置1は、1つ前のトリガ信号に応じて第二のパルス制御レジスタ22にデータを書き込むようにすればよいので、トリガ信号に応じて直ちに当該データの書き込みを行う必要はない。従って、従来のように演算処理装置1を占有状態に制御したり、当該トリガ信号の割り込みレベルを高くする必要もなく、従来のものに比べて演算処理装置1の負担は軽減される。
【0063】
実施の形態8.
図14はこの発明の実施の形態8によるパルス出力機能付マイクロコンピュータを示すブロック図である。図において、30はパルス発生回路14の出力を反転する第二のインバータ(第二の二入力論理回路)である。これ以外の構成は実施の形態2あるいは実施の形態7に示されたものと同一なので、同一符号を付して説明を省略する。
【0064】
次に動作について説明する。
初期状態として、第三のデータラッチ回路16から出力される第三のパルス制御信号および第二のデータラッチ回路23から出力される第二のパルス制御信号はローレベルに制御され、第三のパルス制御レジスタ15および第二のパルス制御レジスタ22には「1」が書き込まれて第三の制御信号および第二の制御信号がハイレベルに制御された状態とする。従って、パルス発生回路14からはパルス列が出力されず、ひいてはAND回路17の第二の論理演算信号はローレベルに制御され、出力パルスは出力されない状態となっている。
【0065】
このような状態において、トリガ回路2から演算処理装置1、第二のデータラッチ回路23および第三のデータラッチ回路16に対して同時に最初のトリガ信号が入力される。これに応じて、当該第二のデータラッチ回路23および第三のデータラッチ回路16はそれぞれ第二の制御信号あるいは第三の制御信号をラッチしてその出力をハイレベルに制御する。すると、パルス発生回路14から出力されるパルス列と逆相で変化するパルス列がAND回路17から出力され、出力パルスが出力される状態となる。またこれと同時に、演算処理装置1は最初のトリガ信号に応じて割り込み処理を行い、第二のパルス制御レジスタ22および第三のパルス制御レジスタ15に新たなデータを書き込む。
【0066】
そして、この最初のトリガ信号に応じたデータの書き込みにおいて上記演算処理装置1が第二のパルス制御レジスタ22および第三のパルス制御レジスタ15に「0」を書き込んだ場合には、2番目のトリガ信号がトリガ回路2から出力された際に第二のデータラッチ回路23および第三のデータラッチ回路16の出力は共にローレベルに戻り、その結果、AND回路17からは出力パルスが出力されない状態に戻る。なお、「0」のかわりに「1」を書き込んだ状態で2番目のトリガ信号が入力された場合には、第二のデータラッチ回路23および第三のデータラッチ回路16の出力はハイレベルの状態を維持し、その結果、上記AND回路17からは上記パルス列が継続して出力される。
【0067】
また、出力パルスが出力されていない状態において、演算処理装置1が第二のパルス制御レジスタ22に「0」を書き込むとともに、第三のパルス制御レジスタ15に「1」を書き込んだ場合には、AND回路17から出力される第二の論理演算信号は、ハイレベルに固定された状態となる。他方、上記AND回路17にはハイレベルの第三のパルス制御信号が入力されているのでパルス列を出力する状態となる。従って、次のトリガ信号が入力されるまでの間をパルス幅とする波形のパルスが出力される(図15参照)。
【0068】
以上のように、この実施の形態8によれば、第二のパルス制御レジスタ22とパルス発生回路14との間にトリガ信号でデータをラッチする第二のデータラッチ回路23を設けると共に、第三のパルス制御レジスタ15とAND回路17との間にトリガ信号でデータをラッチする第三のデータラッチ回路16を設けたので、実施の形態7と同様にリアルタイム動作の効果を奏するとともに、これら2つのレジスタに書き込むデータの組み合わせによりAND回路17から2種類の波形のパルスを出力することができる。また、この2種類の波形のパルスを連続的に出力するようにすれば、例えばモータ制御などに適した起動停止時の供給電力を抑えた波形を形成することができる。
【0069】
また、演算処理装置1は、1つ前のトリガ信号に応じて第二のパルス制御レジスタ22および第三のパルス制御レジスタ15にデータを書き込むようにすればよいので、トリガ信号に応じて直ちに当該データの書き込みを行う必要はなく、実施の形態1と同様に従来のものに比べて演算処理装置1の負担は軽減される。
【0070】
実施の形態9.
図16はこの発明の実施の形態9によるパルス出力機能付マイクロコンピュータのブロック図である。図において、25はトリガ信号が入力される度に出力をハイレベルとローレベルとの間で切り替える第二のトグル回路(第二の出力制御回路)であり、26はパルス発生回路14から出力されるパルス列および第三のデータラッチ回路16から出力される第三のパルス制御信号が入力されて、これらの少なくとも一方がハイレベルのときにハイレベル信号を出力するOR回路(第二の二入力論理回路)であり、このOR回路26の出力が出力パルスになる。これ以外の構成は実施の形態8と同様なので同一符号を付して説明を省略する。
【0071】
次に動作について説明する。
第二のトグル回路25はトリガ信号が入力される度にその出力を切り替え、これに応じてパルス発生回路14はパルスを発生したり停止したりする。具体的には、第二のトグル回路25の出力がハイレベルの時にパルス発生回路14はパルス列を出力する。
【0072】
そして、例えば第二のトグル回路25へのパルス出力とともに演算処理装置1により第三のパルス制御レジスタ15に「1」を書き込むとともに、第三のデータラッチ回路16にトリガ信号を入力すれば、第三のパルス制御信号はハイレベルに制御されることになり、OR回路26の出力レベルはハイレベルに固定される。
【0073】
以上のように、この実施の形態9では、実施の形態8と同様の作用効果を奏すると共に、第二の出力制御回路を第二のトグル回路25で構成して演算処理装置1の負担を軽減し、しかも、複数の波形を連続的に出力することができる。
【0074】
実施の形態10.
図17はこの発明の実施の形態10によるパルス出力機能付マイクロコンピュータのブロック図である。図において、27は第二のパルス制御レジスタ22に書き込まれた値に応じたパルス幅のパルスを出力するとともに、当該パルスを出力する度にオーバフロー信号を出力するパルス幅制御機能付きパルス発生回路である。これ以外の構成は実施の形態7と同様なので同一符号を付して説明を省略する。
【0075】
次に動作について説明する。
初期状態として、パルス発生回路27は、所定のパルス幅のパルスが出力された状態であるとともに、第二のパルス制御レジスタ22には、パルスの発生周期に一致するパルス幅に相当するデータが書き込まれているものとする。
【0076】
このような状態において、トリガ回路2から演算処理装置1および第二のデータラッチ回路23に対して最初のトリガ信号が入力される。これに応じて、当該第二のデータラッチ回路23は第二の制御信号をラッチしてパルスの発生周期に一致するパルス幅のパルスを出力する。またこれと同時に、演算処理装置1は最初のトリガ信号に応じて割り込み処理を行い、第二のパルス制御レジスタ22に新たなデータを書き込む。
【0077】
そして、この最初のトリガ信号に応じたデータ書き込みにおいて演算処理装置1が第二のパルス制御レジスタ22に初期状態のパルス幅に相当するデータを書き込んだ場合には、2番目のトリガ信号がトリガ回路2から出力された際に元の状態に戻る。
【0078】
また、この最初のトリガ信号に応じたデータ書き込みにおいて演算処理装置1が第二のパルス制御レジスタ22にパルス幅が「0」となるデータを書き込んだ場合には、2番目のトリガ信号がトリガ回路2から出力された際に、パルスを出力しない状態に変化する(図18参照)。
【0079】
以上のように、この実施の形態10によれば、パルス発生回路27としてパルス幅を制御することができるものを使用すると共に、第二のパルス制御レジスタ22とパルス発生回路27との間に、トリガ信号でデータをラッチする第二のデータラッチ回路23を設けたので、トリガ信号に応じて直ちに且つ安定したタイミングにて出力パルスを切り替えることができ、リアルタイム動作を行うことができる。また、当該パルス幅を「0」からパルス発生周期と一致するまで変化させることにより、複数の波形のパルスを連続的に出力することができる。
【0080】
また、演算処理装置1は、1つ前のトリガ信号に応じて第二のパルス制御レジスタ22にデータを書き込むようにすればよいので、トリガ信号に応じて直ちに当該データの書き込みを行う必要はない。従って、従来のように演算処理装置1を占有状態に制御したり、当該トリガ信号の割り込みレベルを高くする必要もなく、従来のものに比べて演算処理装置1の負担は軽減される。
【0081】
実施の形態11.
図19はこの発明の実施の形態11によるパルス出力機能付マイクロコンピュータのブロック図である。図において、22はパルス発生回路27から出力されるオーバフロー信号に応じて所定のステップ毎に第二のパルス制御データをカウントアップあるいはカウントダウンするカウント機能付き第二のパルス制御レジスタであり、上記オーバフロー信号は第二のデータラッチ回路23にも入力されている。これ以外の構成は実施の形態10と同様なので同じ符号を付して説明を省略する。
【0082】
次に動作について説明する。
初期状態として、パルス発生回路27は、パルスが出力されない状態であるとともに、第二のパルス制御レジスタ22には「0」が書き込まれているものとする。
【0083】
このような状態において、トリガ回路2から演算処理装置1および第二のデータラッチ回路23に対して最初のトリガ信号が入力される。これに応じて、当該第二のデータラッチ回路23は第二の制御信号に応じた第二のパルス制御信号を出力し、パルス発生回路27は当該第二のパルス制御信号に応じたパルス幅のパルスを出力する。
【0084】
また、当該パルス発生回路27は当該パルスを出力する度にオーバフロー信号を出力し、これに応じて第二のパルス制御レジスタ22の値はカウントアップされる。これとともに、オーバフロー信号は第二のデータラッチ回路23にも入力されているので、当該新たな第二の制御信号に応じた第二のパルス制御信号が出力され、この動作を繰り返すことによりパルス発生回路27から出力されるパルスの幅が当該パルスの出力周期に一致するようになる。
【0085】
また、あるパルス幅が出力されているときに、第二のデータラッチ回路23にトリガ信号が入力されると、第二のパルス制御レジスタ22はカウントダウンをさせると、トリガ信号ごとにパルス幅を可変できる。
【0086】
なお、説明では第二のパルス制御レジスタ22のスタートデータが「0」の場合について説明したが、演算処理装置1に対してトリガ信号を入力し、当該演算処理装置1により第二のパルス制御レジスタ22に所定のデータを書き込んでからスタートさせるようにすることもできる(図20参照)。
【0087】
以上のように、この実施の形態11では、実施の形態10と同様の作用効果を奏するとともに、パルス発生回路27のオーバフロー信号に応じてパルスの波形を変化させるようにしたので、トリガ回路2や演算処理装置1の負担が軽減される。また、パルス波形の切り替え周期も演算処理装置1の書き込み動作を待つ必要が無く、高速に切り替え動作を行うことができる。
【0088】
実施の形態12.
図21はこの発明の実施の形態12によるパルス出力機能付マイクロコンピュータのブロック図である。図において、29は演算処理装置1の1度の割り込み処理において所定の第二のパルス制御データが複数書き込まれるとともに、トリガ信号に応じて第二の制御信号を順次各第二のパルス制御データに応じた値に変更する第二のパルス制御レジスタ(マルチ)である。これ以外の構成は実施の形態11と同様なので同一符号を付して説明を省略する。
【0089】
次に動作について説明する。
まず、トリガ信号に応じて演算処理装置1が第二のパルス制御レジスタ29に対して複数の第二のパルス制御データを書き込む。その後、トリガ回路2は第二のデータラッチ回路23および第二のパルス制御レジスタ29に対してトリガ信号を出力する。そして、このトリガ信号に応じて第二のデータラッチ回路23の出力がハイレベルに変化した場合には、パルス発生回路27からパルスが出力されるようになる。
【0090】
そして、このようにパルスが出力されると、パルス発生回路27がパルスを出力する度に当該パルス発生回路27から第二のパルス制御レジスタ29および第二のデータラッチ回路23に対してオーバフロー信号が出力されるので、当該出力パルスはパルス制御回路のパルス発生周期ごとにパルスが切り替わる(図22参照)。
【0091】
以上のように、この実施の形態12では、実施の形態11と同様の作用効果を奏すると共に、任意のステップにてパルス幅を制御することができる。
【0092】
実施の形態13.
図23はこの発明の実施の形態13によるパルス出力機能付マイクロコンピュータのブロック図である。図において、各構成は以上の実施の形態で説明したものなので同一符号を付して説明を省略する。
【0093】
次に動作について説明する。
まず、トリガ回路2が演算処理装置1にトリガ信号を出力し、当該演算処理装置1が各パルス制御レジスタにデータを書き込む。そして、第一のパルス制御レジスタ12および第三のパルス制御レジスタ15に「1」を書き込んだとすると、各データラッチ回路に対してトリガ信号を出力することにより、第二のパルス制御信号に応じたパルス幅のパルスがAND回路17から同相にて出力される。
【0094】
次に、パルス発生回路27から出力されたオーバフロー信号に応じて第二のパルス制御信号はカウントアップされ、これに伴ってAND回路17から出力されるパルスの幅も増加し、最終的にはパルス繰り返し周期に一致するパルス幅となる。そして、当該出力パルスの幅が最大となる前に、トリガ信号を演算処理装置1および第一のデータラッチ回路13に入力することによっても、AND回路17の出力をハイレベルに固定することができる。
【0095】
最後に、パルス出力を停止した場合には、第二のデータラッチ回路23あるいは第三のデータラッチ回路16に対してトリガ信号を出力するようにすればよい。ちなみに、第二のデータラッチ回路23に対してトリガ信号を出力した場合には、パルス幅がだんだんと細くなって最終的にはパルスが出力されなくなるように変化し、第三のデータラッチ回路16に対してトリガ信号を出力した場合には、パルス出力は直ぐに停止する。
【0096】
以上のように、この実施の形態13では、演算処理装置1はパルス出力の最初と最後にデータ書き込みを行えばさまざまな波形のパルスを出力することができる。
【0097】
【発明の効果】
以上のように、この発明によれば、トリガ回路によるトリガ信号に応じて演算処理装置により所定の第一のパルス制御データが書き込まれるとともに、当該トリガ信号に応じて第一のパルス制御データに基づいた第一のパルス制御信号を出力する第一の出力制御回路を設け、しかも、当該第一のパルス制御信号を第一の二入力論理回路に入力するようにしたので、当該第一の二入力論理回路から出力される第一の論理演算信号はトリガ信号に応じて直ちに且つ安定したタイミングにて切り替わる。他方、演算処理装置では1つ前のトリガ信号に応じて当該タイミングにて使用する第一のパルス制御データを出力しておけばよく、トリガ信号が入力されてから直ちに割り込み処理を行う必要がない。従って、従来のものに比べて演算処理装置の負担を軽減しつつ、トリガ信号に応じて直ちに且つ安定して出力パルスを制御することができ、リアルタイム動作を行うことができる。
【0098】
また、この発明によれば、トリガ回路によるトリガ信号に応じて演算処理装置により所定の第二のパルス制御データが書き込まれるとともに、当該トリガ信号に応じて第二のパルス制御データに基づいた第二のパルス制御信号を出力する第二の出力制御回路を設け、しかも、当該第二のパルス制御信号をパルス発生回路に入力するようにしたので、当該パルス発生回路から出力されるパルス列は上記トリガ信号に応じて直ちに且つ安定したタイミングにて切り替わる。他方、演算処理装置では1つ前のトリガ信号に応じて当該タイミングにて使用する第二のパルス制御データを出力しておけばよく、トリガ信号が入力されてから直ちに割り込み処理を行う必要がない。従って、従来のものに比べて演算処理装置の負担を軽減しつつ、トリガ信号に応じて直ちに且つ安定して出力パルスを制御することができ、リアルタイム動作を行うことができる。
【0099】
そして、第一の出力制御回路および第二の出力制御回路を共に具備するように構成すれば、各出力制御回路に入力するパルス制御データを組み合わせて、二種類以上のパルスを出力させることができる。
【0100】
また、以上の各構成を基本として、トリガ回路からのトリガ信号に応じて演算処理装置により所定の第三のパルス制御データが書き込まれるとともに、当該第三のパルス制御データに応じた第三のパルス制御信号を当該トリガ回路から出力されるトリガ信号に応じて切り替えて出力する第三の出力制御回路と、第一の論理演算信号および第三のパルス制御信号が入力されて、これらの論理演算結果を第二の論理演算信号として出力する第二の二入力論理回路とを組み合わせるようにしても、各出力制御回路に入力するパルス制御データを組み合わせて、二種類以上のパルスを出力させることができる。特に、第一の二入力論理回路を、パルス列入力を反転するインバータ回路と、当該インバータの出力と第一のパルス制御信号とが入力されるNAND回路とで構成するとともに、第二の二入力論理回路をAND回路で構成すれば、トリガ信号を入力した後の各パルス列の最初の立ち上がりタイミングを一致させることができ、当該パルス列を利用した制御において始動タイミングを安定させることができ好適である。
【0101】
以上のような構成では、複数の出力制御回路を具備する構成などにおいては特に、演算処理装置がトリガ信号に応じて書き込むパルス制御データ量が増加してしまい、場合によっては、演算処理装置の負担となってしまうことも考えられる。そのような場合には、例えば、少なくとも1の出力制御回路には、パルス制御データを書き込むことができるレジスタを複数設けたり、パルス制御データの書き込みそのものを無くすようにトグルフリップフロップを使用したりして、演算処理装置によるパルス制御データの書き込みがなされるかわりに、トリガ信号に応じて一定のパターンで第二のパルス制御信号を切り替えて出力するものとすればよい。これにより、演算処理装置の負担が集中してしまうことはなくなる。
【0102】
ところで、この発明では、各出力制御回路に対するパルス入力は演算処理装置に入力するトリガ信号と必ずしも同一のものである必要はなく、パルス発生回路は、第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも1つに対しては、その他のものよりも少なくとも1回多くトリガ信号を出力するようにしてもよい。このような場合には、当該少なくとも1回多くトリガ信号が入力された出力制御回路のパルス制御信号出力のみを変化させることができ、演算処理装置のみならずトリガ回路の負担を軽減しつつ連続して出力されるパルス列を複数の波形のパルスで構成することが可能となる。
【0103】
また、このようにトリガ回路から出力されるトリガ信号を使用するのではなく、例えば、パルス発生回路からパルスを出力する度にオーバフロー信号を出力させるとともに、所定の出力制御回路には、パルス制御データを記憶することができる複数のレジスタを設けるとともに、上記オーバフロー信号をトリガ信号として入力するようにしてもよい。他にも、パルス発生回路からパルスを出力する度にオーバフロー信号を出力させるとともに、所定の出力制御回路には、上記オーバフロー信号をトリガとしてパルス制御データをカウントアップおよび/またはカウントダウンしてパルス制御信号を順次切り替えるようにしてもよい。これらの場合には、トリガ信号に基づいて出力パルスを切り替える際に演算処理装置のパルス制御データの書き込みが完了するまで待つ必要が無いので、パルス波形の切り替え周期を演算処理装置の割り込み処理速度に関係なくすることができ、当該演算処理装置の割り込み処理速度よりも早い周期で切り替えることができる。なお、前者の場合には、パルス幅を任意のステップで変化させてゆくことができる効果も有し、後者の場合には、演算処理装置によるパルス制御データを複数書き込む必要ないので、演算処理装置の割り込み時間が増加してしまうことはなく、しかも、パルス幅を順次変化させてゆくことができる効果も有する。なお、出力パルスの極性は説明した極性の反転でも同様に考えられる。また、トリガ回路から出る複数のトリガ信号は同時であっても同時に発生しなくても制御でき、目的に合わせて発生させることはもちろんである。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図2】 図1の回路の動作を示す図である。
【図3】 この発明の実施の形態2によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図4】 図3の回路の動作を示す図である。
【図5】 この発明の実施の形態3によるパルス出力機能付マイクロコンピュータの動作例である。
【図6】 この発明の実施の形態4によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図7】 図6の回路の動作を示す図である。
【図8】 この発明の実施の形態5によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図9】 図8の回路の動作を示す図である。
【図10】 この発明の実施の形態6によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図11】 図10の回路の動作を示す図である。
【図12】 この発明の実施の形態7によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図13】 図12の回路の動作を示す図である。
【図14】 この発明の実施の形態8によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図15】 図14の回路の動作を示す図である。
【図16】 この発明の実施の形態9によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図17】 この発明の実施の形態10によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図18】 図17の回路の動作を示す図である。
【図19】 この発明の実施の形態11によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図20】 図19の回路の動作を示す図である。
【図21】 この発明の実施の形態12によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図22】 図21の回路の動作を示す図である。
【図23】 この発明の実施の形態13によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図24】 従来のパルス出力機能付マイクロコンピュータを示すブロック図である。
【符号の説明】
1 演算処理装置、2 トリガ回路、9 第一のインバータ(第一の二入力論理回路)、10 NAND回路(第一の二入力論理回路)、12 第一のパルス制御レジスタ(第一の出力制御回路)、13 第一のデータラッチ回路(第一の出力制御回路)、14,21,27 パルス発生回路、15 第三のパルス制御レジスタ(第三の出力制御回路)、16 第三のデータラッチ回路(第三の出力制御回路)、17 AND回路(第二の二入力論理回路)、22 第二のパルス制御レジスタ(第二の出力制御回路)、23 第二のデータラッチ回路(第二の出力制御回路)、26 OR回路(第二の二入力論理回路)、29 第二のパルス制御レジスタ、30 第二のインバータ(第二の二入力論理回路)。
Claims (11)
- 所定の処理を実行しつつ、トリガ信号を割込み信号として入力されたら当該所定の処理を中断して当該割り込み信号に応じた割り込み処理を実行する演算処理装置と、
上記演算処理装置に対して上記トリガ信号を出力するトリガ回路と、
上記トリガ回路によるトリガ信号に応じて第一のパルス制御データに応じた第一のパルス制御信号を出力するとともに、当該トリガ信号の次に上記トリガ回路が出力するトリガ信号に応じるための上記第一のパルス制御データが上記演算処理装置により書き込まれる第一の出力制御回路と、
パルス列を出力するパルス発生回路と、
当該パルス列および上記第一のパルス制御信号が入力されて、これらの論理演算結果を第一の論理演算信号として出力する第一の論理回路とを有し、当該第一の論理演算信号を出力パルスとして出力するパルス出力機能付マイクロコンピュータにおいて、
上記第一の出力制御回路は、上記トリガ回路から出力されるトリガ信号に応じて第一のパルス制御信号を切り替えることを特徴とするパルス出力機能付マイクロコンピュータ。 - 所定の処理を実行しつつ、トリガ信号を割込み信号として入力されたら当該所定の処理を中断して当該割り込み信号に応じた割り込み処理を実行する演算処理装置と、
上記演算処理装置に対して上記トリガ信号を出力するトリガ回路と、
上記トリガ回路によるトリガ信号に応じて第二のパルス制御データに応じた第二のパルス制御信号を出力するとともに、当該トリガ信号の次に上記トリガ回路が出力するトリガ信号に応じるための上記第二のパルス制御データが上記演算処理装置により書き込まれる第二の出力制御回路と、
上記第二のパルス制御信号に応じたパルス列を出力するパルス発生回路とを有し、当該パルス列を出力パルスとして出力するパルス出力機能付マイクロコンピュータにおいて、
上記第二の出力制御回路は、上記トリガ回路から出力されるトリガ信号に応じて第二のパルス制御信号を切り替えることを特徴とするパルス出力機能付マイクロコンピュータ。 - トリガ回路からのトリガ信号に応じて当該トリガ信号の次に上記トリガ回路が出力するトリガ信号に応じるための所定の第二のパルス制御データが上記演算処理装置により書き込まれるとともに、当該第二のパルス制御データに応じた第二のパルス制御信号を当該トリガ回路からのトリガ信号に応じて切り替えて出力する第二の出力制御回路を有するとともに、
パルス発生回路は、当該第二のパルス制御信号に応じたパルス列を出力することを特徴とする請求項1記載のパルス出力機能付マイクロコンピュータ。 - 上記トリガ回路からのトリガ信号に応じて当該トリガ信号の次に上記トリガ回路が出力するトリガ信号に応じるための所定の第三のパルス制御データが上記演算処理装置により書き込まれるとともに、当該第三のパルス制御データに応じた第三のパルス制御信号を当該トリガ回路から出力されるトリガ信号に応じて切り替えて出力する第三の出力制御回路と、
第一の論理演算信号および上記第三のパルス制御信号が入力されて、これらの論理演算結果を第二の論理演算信号として出力する第二の論理回路とを有し、当該第二の論理演算信号を出力パルスとして出力することを特徴とする請求項1から請求項3のうちのいずれか1項記載のパルス出力機能付マイクロコンピュータ。 - 上記第一の論理回路は、パルス列入力を反転するインバータ回路と、当該インバータの出力と第一のパルス制御信号とが入力されるNAND回路とからなるとともに、
上記第二の論理回路は、AND回路からなることを特徴とする請求項4記載のパルス出力機能付マイクロコンピュータ。 - 上記の第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも1つは、上記演算処理装置による第1乃至第3の対応するパルス制御データの書き込みがなされるかわりに、上記トリガ信号に応じて一定のパターンで第二のパルス制御信号を切り替えて出力するものであることを特徴とする請求項1から請求項5のうちのいずれか1項記載のパルス出力機能付マイクロコンピュータ。
- 上記パルス発生回路は、上記の第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも1つに対しては、その他のものよりも少なくとも1回多くトリガ信号を出力することを特徴とする請求項1から請求項6のうちのいずれか1項記載のパルス出力機能付マイクロコンピュータ。
- 上記パルス発生回路は、パルスを出力する度にオーバフロー信号を出力するものであり、
上記の第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも1つは、上記第1乃至第3の対応するパルス制御データを記憶することができる複数のレジスタを有するとともに、上記オーバフロー信号をトリガとしてパルス制御信号を各パルス制御データに応じたものに順次切り替えることを特徴とする請求項1から請求項7のうちのいずれか1項記載のパルス出力機能付マイクロコンピュータ。 - 上記パルス発生回路は、パルスを出力する度にオーバフロー信号を出力するものであり、
上記の第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも1つは、上記オーバフロー信号をトリガとしてパルス制御データをカウントアップおよび/またはカウントダウンして上記パルス制御信号を順次切り替えることを特徴とする請求項1から請求項7のうちのいずれか1項記載のパルス出力機能付マイクロコンピュータ。 - トリガ信号を出力するトリガ回路と、
パルス列を出力するパルス発生回路と、
第一のパルス制御データが書き込まれる第一のパルス制御レジスタと、
前記トリガ回路によるトリガ信号に応じて、前記第一のパルス制御データに応じた第一のパルス制御信号を出力する第一のデータラッチ回路と、
前記パルス列および前記第一のパルス制御信号とが入力され、これらの論理演算結果を出力パルスとして出力する第一の論理回路と、
前記トリガ回路によるトリガ信号に応じて前記第一のパルス制御データを更新データに書き換える処理を実行する演算処理装置とを備えるパルス出力機能付マイクロコンピュータ。 - トリガ信号を出力するトリガ回路と、
第二のパルス制御データが書き込まれる第二のパルス制御レジスタと、
前記トリガ回路からのトリガ信号に応じて、前記第二のパルス制御データに応じた第二のパルス制御信号を出力する第二のデータラッチ回路と、
前記第二のパルス制御信号に応答してパルス列の出力が制御されるパルス発生回路と、
前記トリガ回路からのトリガ信号に応じて前記第二のパルス制御データを更新データに書き換える処理を実行する演算処理装置とを備えるパルス出力機能付マイクロコンピュータ。
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