KR19990023043A - 펄스 출력 기능을 가진 마이크로 컴퓨터 - Google Patents

Abstract

종래의 펄스 출력 기능을 가진 마이크로 컴퓨터는, 트리거 신호에 따라 실 시간에 출력 펄스를 변화시키는 동작을 행함에 있어서 최적의 구성은 아니었다.

본 발명에 의하면, 트리거 회로(2)로부터 출력되는 트리거 신호에 따라서 연산 처리 장치(1)가 펄스 제어 데이터를 출력하여, 이 펄스 제어 데이터를 저장한 제어 레지스터(12)로부터 출력된 출력 동작의 제어를 위한 각종 펄스 제어 데이터를 데이터 래치 회로(13)가 래치하고, 데이터 래치 회로(13)가 펄스 제어 신호를 출력하며, NAND 회로(10)가 펄스 발생 회로(14)로부터의 출력 신호와 데이터 래치 회로(13)로부터의 펄스 제어 신호와의 논리 연산을 실행하는 것에 의해, 실 시간에 원하는 펄스열을 제어 출력하는 펄스 출력 기능을 가진 마이크로 컴퓨터가 제공된다.

Description

펄스 출력 기능을 가진 마이크로 컴퓨터

본 발명은, 펄스를 출력하는 기능을 갖는 마이크로 컴퓨터에 관한 것으로, 더욱 상세하게는, 마이크로 컴퓨터내의 연산 처리 장치가 인터럽트용 트리거 신호를 입력한 경우, 소정의 처리를 중단하여 상기 인터럽트 신호에 따른 인터럽트 처리를 실행하는 기능을 구비한 펄스 출력 기능을 가진 마이크로 컴퓨터에 관한 것이다.

도 24는, 종래의 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도이다. 도면에 있어서, (100)은 소정의 처리를 실행하면서, 인터럽트용 트리거 신호가 입력되면 상기 소정의 처리를 중단하고 상기 인터럽트 신호에 따른 인터럽트 처리를 실행하는 연산 처리 장치이고, (200)은 연산 처리 장치(100)에 대하여 트리거 신호를 출력하는 트리거 회로이고, (300)은 연산 처리 장치(100)와 다른 장치 사이의 데이터 입출력에 이용하는 데이터 버스이고, (400)은 연산 처리 장치(100)로부터 출력된 펄스폭 제어 데이터가 기록됨과 동시에, 상기 펄스폭 제어 데이터에 따른 펄스폭 제어 신호를 출력하는 펄스폭 제어 레지스터이고, (500)은 연산 처리 장치(100)에 의해 펄스 전환 데이터가 기록됨과 동시에, 상기 펄스 전환 데이터에 따른 펄스 전환 신호를 출력하는 펄스 전환 제어 레지스터이고, (600)은 연산 처리 장치(100)에 의해 펄스 출력 기간 데이터가 기록됨과 동시에, 펄스 출력 기간 데이터에 따른 펄스 출력 기간 신호를 출력하는 펄스 출력 기간 레지스터이고, (700)은 상기 펄스 출력 기간 신호를 연산 처리 장치(100)에 입력되는 트리거 신호에 의해 샘플링하여 펄스 출력 기간 동기 신호를 출력하는 데이터 래치 회로이고, (800)은 펄스폭 제어 신호에 따른 펄스폭의 펄스를 펄스열로서 연속적으로 출력하는 펄스 발생 회로이고, (900)은 상기 펄스열을 반전시키는 인버터이고, (1000)은 상기 반전 펄스열 및 펄스 전환 신호가 입력되어, 이들의 반전 논리합을 제 1 논리 연산 신호로서 출력하는 NAND 회로이고, (1100)은 상기 제 1 논리 연산 신호 및 펄스 출력 기간에 동기 신호가 입력되어, 이들의 논리합을 제 2 논리 연산 신호로서 출력하는 AND 회로이다.

다음으로, 이 종래의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작에 대하여 설명한다. 우선, 트리거 회로(200)가 연산 처리 장치(100)에 대하여 트리거 신호를 출력한다. 그렇게 하면, 이 트리거 신호 입력에 따라, 연산 처리 장치(100)는 소정의 처리를 중단하고, 상기 트리거 신호, 즉 인터럽트 신호의 종류에 따른 인터럽트 처리를 실행한다. 이 인터럽트 처리에 있어서, 연산 처리 장치(100)는 펄스폭 제어 레지스터(400), 펄스 전환 제어 레지스터(500) 및 펄스 출력 기간 레지스터(600)에 대하여 각종 데이터를 기록한다.

이 연산 처리 장치(100)에 의한 기록 동작의 결과, 펄스 발생 회로(800)는 펄스폭 제어 레지스터(400)로부터 출력되는 펄스폭 제어 신호에 따른 일정한 펄스폭의 펄스열을 생성하여 출력한다. 이 출력 신호는 인버터(900)를 경유하여, NAND 회로(1000)내에 입력된다. NAND 회로(1000)로부터는 상기 펄스열을 일정한 기간마다 추출한 파형의 제 1 논리 연산 신호가 출력되고, 또한, AND 회로(1100)로부터는 상기 제 1 논리 연산 신호를 데이터 래치 회로(700)로부터 출력되는 래치 신호와 동기된 펄스 출력 기간 동기 신호에 의해 추출된 파형의 제 2 논리 연산 신호가 출력된다. 그리고 이 제 2 논리 연산 신호가 출력 펄스로서 출력된다.

또한, 트리거 회로(200)는 내부 타이머(도시하지 않음)를 구비하고 있어, 상기 내부 타이머의 출력에 따라 트리거 신호를 생성하여 출력하도록 구성되어 있지만, 예컨대, 외부 신호 입력 단자를 구비하고, 외부 신호 입력 단자를 경유하여 입력되는 외부 신호에 따라 트리거 신호를 출력하는 구성이더라도 무방하다.

종래의 펄스 출력 기능을 가진 마이크로 컴퓨터는 이상과 같이 구성되어 있기 때문에, 트리거 회로가 출력하는 트리거 신호에 따라 실 시간으로 출력 펄스를 변화시키고자 하는 경우에는, 각종의 문제가 발생하여, 실 시간 동작에 적합하지 않다고 하는 과제가 있었다.

즉, 마이크로 컴퓨터에 있어서 인터럽트 처리란, 연산 처리 장치(100)가 소정의 처리를 실행하는 것을 방해하지 않도록 발생시켜야 하고, 당연히 트리거 회로(200)가 연산 처리 장치(100)에 대하여 출력하는 트리거 신호도, 상기 연산 처리 장치(100)의 본래의 처리의 실행에 지장을 가져오지 않도록 설정해야 한다. 따라서, 종래의 펄스 출력 기능을 가진 마이크로 컴퓨터의 데이터 재기록 동작에 의해서 출력 펄스를 전환하도록 구성한 것으로서는, 해당 인터럽트의 발생 주기에 의존하여 상기 출력 펄스는 비교적 긴 기간마다 갱신시키게 되어버려, 고속으로 출력 펄스를 전환하는 것은 실질적으로 곤란하였다.

또한, 종래의 펄스 출력 기능을 가진 마이크로 컴퓨터에서는, 다른 인터럽트 처리와의 우선 관계 등에 기인하여 데이터의 재기록 동작이 언제 실행될 것인지를 특정할 수 없다. 따라서, 이 데이터의 재기록 동작에 의해서 즉시 출력 펄스를 전환하도록 구성한 것에서는, 출력 펄스의 전환 타이밍을 특정할 수 없어, 동일한 제어에 의해 동일한 출력 펄스열을 얻을 수 없었다.

또한, 연산 처리 장치(1)를 점유한 상태로 하거나, 트리거 회로(200)에 의한 인터럽트 우선 레벨을 높게 하거나 하여, 이들의 문제점을 해결하였다고 해도, 트리거 회로(200)로부터 트리거 신호가 출력된 후, 각종 데이터의 전환 타이밍, 나아가서는 출력 펄스의 전환 타이밍까지의 지연 시간이 대단히 길다. 따라서, 1회의 펄스 출력 기간에서 출력 펄스를 전환하고자 하는 경우에 있어서도, 상기 출력 펄스를 대단히 짧은 주기마다 전환하여 실 시간 동작시키는 것이 곤란하다고 하는 과제가 있었다.

이상과 같이, 종래의 펄스 출력 기능을 가진 마이크로 컴퓨터에서는, 연산 처리 장치(100)의 부담을 증가시키지 않고, 트리거 신호에 따라 실 시간에 출력 펄스를 변화시킬 수 없었다.

본 발명의 목적은 상기와 같은 종래의 펄스 출력 기능을 가진 마이크로 컴퓨터가 가지는 과제를 해결하기 위해서 이루어진 것으로, 연산 처리 장치의 부담을 증가시키지 않고, 출력 펄스를 트리거 신호에 따라 실 시간에 변화시킬 수 있는 펄스 출력 기능을 가진 마이크로 컴퓨터를 얻는데 있다.

도 1은 본 발명의 실시예 1에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도.

도 2는 도 1에 도시된 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트.

도 3은 본 발명의 실시예 2에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도.

도 4는 도 3에 도시된 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트.

도 5는 본 발명의 실시예 3에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트.

도 6은 본 발명의 실시예 4에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도.

도 7은 도 6에 도시된 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트.

도 8은 본 발명의 실시예 5에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도.

도 9는 도 8에 도시된 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트.

도 10은 본 발명의 실시예 6에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도.

도 11은 도 10에 도시된 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트.

도 12는 본 발명의 실시예 7에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도.

도 13은 도 12에 도시된 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트.

도 14는 본 발명의 실시예 8에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도.

도 15는 도 14에 도시된 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트.

도 16은 본 발명의 실시예 9에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도.

도 17은 본 발명의 실시예 10에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도.

도 18은 도 17에 도시된 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트.

도 19는 본 발명의 실시예 11에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도.

도 20은 도 19에 나타내는 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트.

도 21은 본 발명의 실시예 12에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도.

도 22는 도 21에 나타내는 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트.

도 23은 본 발명의 실시예 13에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도.

도 24는 종래의 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도.

도면의 주요 부분에 대한 부호의 설명

1 : 연산 처리 장치

2 : 트리거 회로

9 : 제 1 인버터(제 1의 2입력 논리 회로)

10 : NAND 회로(제 1의 2입력 논리 회로)

12 : 제 1 펄스 제어 레지스터(제 1 출력 제어 회로)

13 : 제 1 데이터 래치 회로(제 1 출력 제어 회로)

14, 21, 27 : 펄스 발생 회로

15 : 제 3 펄스 제어 레지스터(제 3 출력 제어 회로)

16 : 제 3 데이터 래치 회로(제 3 출력 제어 회로)

17 : AND 회로(제 2의 2입력 논리 회로)

22 : 제 2 펄스 제어 레지스터(제 2 출력 제어 회로)

23 : 제 2 데이터 래치 회로(제 2 출력 제어 회로)

26 : OR 회로(제 2의 2입력 논리 회로)

29 : 제 2 펄스 제어 레지스터

30 : 제 2 인버터(제 2의 2입력 논리 회로).

청구항 1에 기재된 발명에 관한 펄스 출력 기능을 가진 마이크로 컴퓨터는, 트리거 회로로부터 출력된 트리거 신호에 따라, 연산 처리 장치로부터 출력된 소정의 제 1 펄스 제어 데이터가 기록되고, 또한, 상기 트리거 신호에 따라, 제 1 펄스 제어 데이터에 기초한 제 1 펄스 제어 신호를 출력하는 제 1 출력 제어 회로를 구비하여, 출력된 상기 제 1 펄스 제어 신호를 제 1의 2입력 논리 회로에 입력하는 것이다.

청구항 2에 기재된 발명에 관한 펄스 출력 기능을 가진 마이크로 컴퓨터는, 트리거 회로로부터 출력된 트리거 신호에 따라, 연산 처리 장치로부터 출력된 소정의 제 2 펄스 제어 데이터가 기록되고, 또한, 상기 트리거 신호에 따라, 제 2 펄스 제어 데이터에 기초한 제 2 펄스 제어 신호를 출력하는 제 2 출력 제어 회로를 구비한 것이다.

청구항 3에 기재된 발명에 관한 펄스 출력 기능을 가진 마이크로 컴퓨터는, 트리거 회로로부터 출력된 트리거 신호에 따라, 연산 처리 장치로부터 출력된 소정의 제 3 펄스 제어 데이터가 기록되고, 또한, 상기 제 3 펄스 제어 데이터에 따른 제 3 펄스 제어 신호를 상기 트리거 회로로부터 출력되는 트리거 신호에 따라, 전환하여 출력하는 제 3 출력 제어 회로와, 제 1 논리 연산 신호 및 제 3 펄스 제어 신호가 입력되어, 이들의 신호의 논리 연산 처리 결과를 제 2 논리 연산 신호로서 출력하는 제 2의 2입력 논리 회로를 구비한 것이다.

이하, 본 발명의 일 실시예를 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도이다. 도면에 있어서, (1)은 소정의 처리를 실행하면서, 인터럽트용 트리거 신호가 입력되면 상기 소정의 처리를 중단하고 상기 인터럽트 신호에 따른 인터럽트 처리를 실행하는 연산 처리 장치이고, (2)는 연산 처리 장치(1)에 대하여 트리거 신호를 출력하는 트리거 회로이고, (3)은 연산 처리 장치(1)가 사용하는 데이터 버스이고, (12)는 연산 처리 장치(1)의 인터럽트 처리에 있어서 소정의 제 1 펄스 제어 데이터가 기록됨과 동시에, 상기 제 1 펄스 제어 데이터에 따른 제 1 제어 신호를 출력하는 제 1 펄스 제어 레지스터(제 1 출력 제어 회로)이고, (13)은 상기 제 1 제어 신호를 연산 처리 장치(1)로의 트리거 신호로써 래치하여 제 1 펄스 제어 신호를 출력하는 제 1 데이터 래치 회로(제 1 출력 제어 회로)이고, (14)는 일정한 펄스폭의 펄스로 이루어진 펄스열을 출력하는 펄스 발생 회로이고, (9)는 상기 펄스열을 반전시키는 제 1 인버터(제 1의 2입력 논리 회로)이고, (10)은 상기 반전 펄스열 및 제 1 펄스 제어 신호가 입력되어, 이들의 반전 논리합을 제 1 논리 연산 신호로서 출력하는 NAND 회로(제 1의 2입력 논리 회로)이다. 그리고, 상기 제 1 논리 연산 신호가 출력 펄스로서 외부에 출력된다.

다음으로, 도 1에 도시된 실시예 1의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작에 대하여 설명한다.

도 2는, 도 1에 도시된 실시예 1의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트이다. 도 2의 타이밍 차트에 있어서, (a)∼(e)는 각각 도 1에 도시된 각 노드 (a)∼(e)에서의 신호 레벨을 나타낸다.

도 2에 도시된 바와 같이, 초기 상태로서, 제 1 데이터 래치 회로(13)로부터 출력되는 제 1 펄스 제어 신호는 로우 레벨로 제어되고, 제 1 펄스 제어 레지스터(12)에는 「1」이 기록되어 제 1 제어 신호가 하이 레벨로 제어된 상태로 한다(도 2의 (c)를 참조). 따라서, 펄스 발생 회로(14)로부터 출력되는 펄스열(도 2의 (a)를 참조)에 관계없이, NAND 회로(10)의 제 1 논리 연산 신호는 로우 레벨로 제어되어, 출력 펄스는 출력되지 않는 상태가 된다(도 2의 (e)를 참조).

이러한 상태에 있어서, 트리거 회로(2)로부터 연산 처리 장치(1) 및 제 1 데이터 래치 회로(13)에 대하여 최초의 트리거 신호가 입력된다(도 2의 (b)를 참조). 이에 따라, 상기 제 1 데이터 래치 회로(13)는 제 1 제어 신호를 래치하여 그 출력을 하이 레벨로 제어한다(도 2의 (d)를 참조). 그렇게 하면, 펄스 발생 회로(14)로부터 출력되는 펄스열(도 2의 (a)를 참조)과 동상(同相)으로 변화하는 펄스열이 NAND 회로(10)로부터 출력되어(도 2의 (e)를 참조), 마이크로 컴퓨터로부터 출력 펄스가 출력되는 상태로 된다.

또한, 이와 동시에 연산 처리 장치(1)는, 최초의 트리거 신호에 따라 인터럽트 처리를 하여, 제 1 펄스 제어 레지스터(12)에 새로운 데이터를 기록한다.

그리고, 이 최초의 트리거 신호에 따른 데이터 기록에 있어서 연산 처리 장치(1)가 제 1 펄스 제어 레지스터(12)에 「0」을 기록한 경우에는, 2번째의 트리거 신호가 트리거 회로(2)로부터 출력되었을 때에 제 1 데이터 래치 회로(13)의 출력은 로우 레벨로 되돌아가고(도 2의 (d)를 참조), 그 결과, NAND 회로(10)로부터는 출력 펄스가 출력되지 않는 상태로 돌아간다(도 2의 (e)를 참조).

또한, 이 최초의 트리거 신호에 따른 데이터 기록에 있어서 연산 처리 장치(1)가 제 1 펄스 제어 레지스터(12)에 「1」을 기록한 경우에는, 2번째의 트리거 신호가 트리거 회로(2)로부터 출력되더라도 제 1 데이터 래치 회로(13)의 출력은 하이 레벨의 상태를 유지하고, 그 결과, NAND 회로(10)로부터는 계속하여 출력 펄스가 출력된 상태로 된다.

이상과 같이, 이 실시예 1의 펄스 출력 기능을 가진 마이크로 컴퓨터에 의하면, 제 1 펄스 제어 레지스터(12)와 NAND 회로(10)와의 사이에, 트리거 신호로 데이터를 래치하는 제 1 데이터 래치 회로(13)를 마련하였기 때문에, 트리거 신호에 따라 즉시 그리고 안정된 타이밍에서 출력 펄스를 전환할 수 있어, 실 시간 동작을 행할 수 있다.

또한, 연산 처리 장치(1)는, 1개 전의 트리거 신호에 따라 제 1 펄스 제어 레지스터(12)에 데이터를 기록하도록 하면 되므로, 트리거 신호에 따라 즉시 상기 데이터의 기록을 하지 않아도 된다. 따라서, 종래와 같이 연산 처리 장치(1)를 점유 상태로 제어하거나, 상기 트리거 신호의 인터럽트 레벨을 높게 할 필요도 없어, 종래의 것에 비교해서 연산 처리 장치(1)의 부담은 경감된다.

(실시예 2)

도 3은 본 발명의 실시예 2에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 도시한 블럭도이다. 도면에 있어서, (15)는 연산 처리 장치(1)의 인터럽트 처리에 있어서 소정의 제 3 펄스 제어 데이터가 기록됨과 동시에, 상기 제 3 펄스 제어 데이터에 따른 제 3 제어 신호를 출력하는 제 3 펄스 제어 레지스터(제 3 출력 제어 회로)이고, (16)은 상기 제 3 제어 신호를 연산 처리 장치(1)로의 트리거 신호에 의해 래치하여 제 3 펄스 제어 신호를 출력하는 제 3 데이터 래치 회로(제 3 출력 제어 회로)이고, (17)은 NAND 회로(10)로부터 출력되는 제 1 논리 연산 신호 및 제 3 펄스 제어 신호가 입력되어, 이들의 논리 연산 결과를 제 2 논리 연산 신호로서 출력하는 AND 회로(제 2의 2입력 논리 회로)이고, 상기 제 2 논리 연산 신호를 출력 펄스로서 출력한다. 이 이외의 구성은 실시예 1과 마찬가지이므로 동일 구성 요소에는 동일 부호를 부여하여 설명을 생략한다.

다음으로, 실시예 2의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작에 대하여 설명한다.

도 4는, 도 3에 도시된 실시예 2의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트이다. 도 4의 타이밍 차트에 있어서, (a)∼(g)는 각각 도 3에 도시된 각 노드 (a)∼(g)에서의 신호 레벨을 나타낸다.

초기 상태로서, 제 3 데이터 래치 회로(16)로부터 출력되는 제 3 펄스 제어 신호 및 제 1 데이터 래치 회로(13)로부터 출력되는 제 1 펄스 제어 신호는 로우 레벨로 제어되고 있다. 제 3 펄스 제어 레지스터(15) 및 제 1 펄스 제어 레지스터(12)에 「1」이 기록되면, 제 1 데이터 래치 회로(13) 및 제 3 데이터 래치 회로(16)로부터 출력되는 제 3 펄스 제어 신호 및 제 1 펄스 제어 신호는 하이 레벨로 제어된 상태로 된다.

따라서, 펄스 발생 회로(14)로부터 출력되는 펄스열에 관계없이(도 4의 (a)를 참조), NAND 회로(10)의 제 2 논리 연산 신호는 로우 레벨로 제어되어, 출력 펄스는 출력되지 않는 상태로 된다(도 4의 (d)의 타이밍 T41을 참조).

이러한 상태에 있어서, 트리거 회로(2)로부터 연산 처리 장치(1), 제 1 데이터 래치 회로(13) 및 제 3 데이터 래치 회로(16)에 대하여 최초의 트리거 신호가 동시에 입력된다(도 4의 (b), (c), (d)를 참조). 이들 트리거 신호의 입력에 따라, 상기 제 1 데이터 래치 회로(13) 및 제 3 데이터 래치 회로(16)는 각각 제 1 펄스 제어 신호 또는 제 3 펄스 제어 신호를 래치하여 그 출력을 하이 레벨로 제어한다. 그렇게 하면, 펄스 발생 회로(14)로부터 출력되는 펄스열과 동상(同相)으로 변화하는 펄스열이 AND 회로(17)로부터 출력되어(도 4의 (g)를 참조), 출력 펄스가 출력 상태로 된다.

또한 이와 동시에, 연산 처리 장치(1)는 최초의 트리거 신호에 따라 인터럽트 처리를 하여, 제 1 펄스 제어 레지스터(12) 및 제 3 펄스 제어 레지스터(15)에 새로운 데이터를 기록한다.

그리고, 이 최초의 트리거 신호에 따른 데이터 기록에 있어서, 연산 처리 장치(1)가 제 1 펄스 제어 레지스터(12) 및 제 3 펄스 제어 레지스터(15)에 「0」을 기록한 경우에는, 2번째의 트리거 신호가 트리거 회로(2)로부터 출력되었을 때에, 제 1 데이터 래치 회로(13) 및 제 3 데이터 래치 회로(16)의 출력은 모두 로우 레벨로 되돌아간다. 그 결과, AND 회로(17)로부터 출력 펄스가 출력되지 않는 상태로 되돌아간다(도 4의 타이밍 T42를 참조). 또, 「0」대신에 「1」을 기록한 상태로 2번째의 트리거 신호가 입력된 경우에는, 제 1 데이터 래치 회로(13) 및 제 3 데이터 래치 회로(16)의 출력은 하이 레벨의 상태를 유지하고, 그 결과, AND 회로(17)로부터는 상기 펄스열이 계속하여 출력된다.

또한, 출력 펄스가 출력되지 않은 상태에 있어서, 연산 처리 장치(1)가 제 1 펄스 제어 레지스터(12)에 「0」을 기록함과 동시에, 제 3 펄스 제어 레지스터(15)에 「1」을 기록한 경우에는, NAND 회로(10)로부터 출력되는 제 1 논리 연산 신호는 하이 레벨로 고정된 상태가 된다. 한편, AND 회로(17)에는 하이 레벨의 제 3 펄스 제어 신호가 입력되고 있기 때문에, 펄스열을 출력하는 상태로 된다. 따라서, 다음 트리거 신호가 입력될 때까지의 사이를 펄스폭으로 하는 펄스가 출력된다(도 4의 (g)를 참조).

이상과 같이, 이 실시예 2의 펄스 출력 기능을 가진 마이크로 컴퓨터에 의하면, 제 1 펄스 제어 레지스터(12)와 NAND 회로(10)와의 사이에 트리거 신호로 데이터를 래치하는 제 1 데이터 래치 회로(13)를 마련함과 동시에, 제 3 펄스 제어 레지스터(15)와 AND 회로(17)와의 사이에 트리거 신호로 데이터를 래치하는 제 3 데이터 래치 회로(16)를 마련하였기 때문에, 도 1에 도시된 실시예 1의 펄스 출력 기능을 가진 마이크로 컴퓨터와 마찬가지로, 실 시간 동작의 효과를 얻을 수 있고, 또한, 이들 2개의 레지스터에 기록하는 데이터의 조합에 의하여 AND 회로(17)로부터 두 종류의 파형의 펄스를 출력 할 수 있다.

또한, 이 두 종류의 파형의 펄스를 연속적으로 출력하도록 하면, 예컨대 모터 제어 등의 용도에 적합한 기동 정지시의 공급 전력을 억제한 파형을 생성하여 출력할 수 있다.

또한, 연산 처리 장치(1)는, 1개 전의 트리거 신호에 따라 제 1 펄스 제어 레지스터(12) 및 제 3 펄스 제어 레지스터(15)에 데이터를 기록하도록 하면 되므로, 트리거 신호에 따라 즉시 상기 데이터의 기록을 하지 않아도 되고, 실시예 1의 펄스 출력 기능을 가진 마이크로 컴퓨터의 경우와 마찬가지로, 종래의 펄스 출력 기능을 가진 마이크로 컴퓨터와 비교하여, 연산 처리 장치(1)의 부담을 경감할 수 있다.

또한, 펄스 발생 회로(14)의 출력을, 제 1 인버터(9)로 반전하면서 NAND 회로(10)로부터 출력함과 동시에, AND 회로(17)를 조합하도록 하였기 때문에, 상기 두 종류의 파형의 펄스의 트리거에 대한 최초의 상승 타이밍을 갖출 수 있어, 상기 두 종류의 파형을 이용한 제어계를 구축하기 쉽게 된다.

(실시예 3)

본 발명의 실시예 3에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터의 구성은 실시예 2와 마찬가지이므로, 여기서는 그 설명을 생략한다.

다음으로, 실시예 3의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작에 대하여 설명한다.

도 5는 실시예 3의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트이다. 도 5의 타이밍차트에 있어서, (a)∼(g)는 각각 도 3에 도시된 각 노드 (a)∼(g)에서의 신호 레벨을 나타낸다.

초기 상태로서, 제 3 데이터 래치 회로(16)로부터 하이 레벨의 제 3 펄스 제어 신호가 출력됨과 동시에, 제 1 데이터 래치 회로(13)로부터 하이 레벨의 제 1 펄스 제어 신호가 출력된 상태를 생각한다.

또한, 제 1 펄스 제어 레지스터(12)에는 「0」이 기록됨과 동시에, 제 3 펄스 제어 레지스터(15)에는 「1」이 기록된 상태로 한다.

따라서, AND 회로(17)로부터는 펄스 발생 회로(14)로부터의 펄스열이 그대로 출력된 상태로 되어 있다.

이러한 상태에 있어서, 트리거 회로(2)로부터 제 1 데이터 래치 회로(13) 및 연산 처리 장치(1)에 대하여 동시에 트리거 신호를 입력한다. 그렇게 하면, 이에 따라, 상기 제 1 데이터 래치 회로(13)는 제 1 제어 신호를 래치하여 그 출력을 로우 레벨로 제어한다. 그 결과, 상기 AND 회로(17)로부터는 일정한 하이 레벨 신호가 출력되도록 변화한다. 또한, 이와 동시에, 연산 처리 장치(1)는 트리거 신호에 따라 인터럽트 처리를 행하여, 제 1 펄스 제어 레지스터(12)에만 새로운 데이터를 기록한다.

또한, 2번째 트리거 신호가 제 1 데이터 래치 회로(13) 및 연산 처리 장치(1)에 대해서만 입력되면, 상기 제 1 데이터 래치 회로(13)의 출력은 하이 레벨로 되돌아가고, AND 회로(17)로부터는 펄스 발생 회로(14)의 펄스열에 따른 펄스가 재차 출력되게 된다.

이상과 같이, 이 실시예 3의 펄스 출력 기능을 가진 마이크로 컴퓨터에 의하면, 제 1 데이터 래치 회로(13)에 대하여 제 3 데이터 래치 회로(16)보다도 적어도 1회 많이 트리거 신호를 입력하도록 했으므로, 연산 처리 장치(1)에 있어서, 트리거 신호를 입력할 때마다, 모든 데이터 래치 회로에 대하여 데이터를 재기록하지 않아, 요컨대 연산 처리 장치(1)나 펄스 발생 회로(14)의 동작 부담을 경감하고, 또한 연속하여 출력되는 펄스열을 복수의 파형의 펄스로 구성하는 것이 가능해진다.

(실시예 4)

도 6은 본 발명의 실시예 4에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터의 구성을 나타내는 블럭도이다. 도면에 있어서, (18)은 연산 처리 장치(1)로부터의 일회의 인터럽트 처리마다, 소정의 제 1 펄스 제어 데이터가 복수 기록되고, 또한 트리거 회로(2)로부터 출력되는 트리거 신호에 따라, 제 1 펄스 제어 데이터에 따른 값으로 제 1 제어 신호를 순차적으로 변경하는 제 1 펄스 제어 레지스터(복수의 데이터 저장, 즉, 멀티 저장(multiple storing) 구조)이고, (19)는 연산 처리 장치(1)로부터의 일회의 인터럽트 처리에 있어서, 소정의 제 3 펄스 제어 데이터가 복수 기록되고, 또한 트리거 회로(2)로부터 출력된 트리거 신호에 따라, 제 3 펄스 제어 데이터에 따른 값으로 제 3 제어 신호를 순차적으로 변경하는 제 3 펄스 제어 레지스터(복수의 데이터 저장, 즉, 멀티 저장 구조)이다.

이 이외의 구성 요소에 관해서는, 도 3에 도시된 실시예 2와 펄스 출력 기능을 가진 마이크로 컴퓨터의 구성 요소와 마찬가지인 것이기 때문에, 이들 동일 구성 요소에 동일 부호를 부여하여 설명을 생략한다.

다음으로, 실시예 4의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작에 대하여 설명한다.

도 7은 실시예 4의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트이다. 도 7의 타이밍 차트에 있어서, (a)∼(g)는 각각 도 6에 도시된 각 노드 (a)∼(g)에서의 신호 레벨을 나타낸다.

우선 최초로, 트리거 회로(2)로부터 출력된 트리거 신호가 연산 처리 장치(1)에 입력되어, 상기 연산 처리 장치(1)가 제 1 펄스 제어 레지스터(18) 및 제 3 펄스 제어 레지스터(19)에 대하여, 각각 복수의 펄스 제어 데이터를 기록한다.

다음으로, 트리거 회로(2)는 제 1 펄스 제어 레지스터(18) 및 제 1 데이터 래치 회로(13)에 대하여 트리거 신호를 출력한다. 그렇게 하면, 상기 제 1 데이터 래치 회로(13)는 그 출력을 제 1 제어 신호에 따른 값으로 전환한다. 그것과 동시에, 제 1 펄스 제어 레지스터(18)는 제 1 제어 신호를 다음의 제 1 펄스 제어 데이터에 따른 값으로 전환한다(도 7의 (e)를 참조).

또한, 제 3 펄스 제어 레지스터(19) 및 제 3 데이터 래치 회로(16)에 대하여, 트리거 회로(2)로부터 트리거 신호를 출력하면, 그들의 펄스 출력을 제어 할 수 있다(도 7의 (g)를 참조).

이상과 같이, 본 실시예 4의 펄스 출력 기능을 가진 마이크로 컴퓨터에서는, 제 1 펄스 제어 레지스터(18)가 복수의 제 1 펄스 제어 데이터를 기억한 상태에서, 제 1 펄스 제어 레지스터(18) 및 제 1 데이터 래치 회로(13)에 대해서만 트리거 신호를 출력하는 것에 의해, 두 종류의 파형으로 된 펄스를 출력할 수 있다. 또한, 상기 펄스 출력 동작에 있어서는, 연산 처리 장치(1)에 의한 데이터의 기록 동작을 기다릴 필요가 없으므로, 종래보다도 고속으로 파형을 전환할 수 있다.

또한 반대로, 연산 처리 장치(1)에 있어서도, 이미 설정한 파형을 AND 회로(17)가 출력 중에는, 데이터를 기록 처리할 필요가 없으므로 부담이 경감된다.

(실시예 5)

도 8은 본 발명의 실시예 5에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터의 블럭도이다. 도면에 있어서, (20)은 트리거 회로(2)로부터 출력된 트리거 신호에 따라, 그 출력을 하이 레벨과 로우 레벨로 순차적으로 전환하는 제 1 토글(toggle) 회로(제 1 출력 제어 회로)이다. 이 이외의 구성 요소는 도 3에 도시된 실시예 2의 펄스 출력 기능을 가진 마이크로 컴퓨터와 마찬가지의 구성 요소이므로, 그것들에 동일 부호를 부여하여 설명을 생략한다.

다음으로 실시예 5의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작에 대하여 설명한다.

도 9는 실시예 5의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트이다. 도 9의 타이밍 차트에 있어서, (a)∼(d), (f)∼(g)는 각각 도 8에 도시된 각 노드 (a)∼(d), (f)∼(g)에서의 신호 레벨을 나타낸다.

우선 최초로, 제 3 펄스 제어 레지스터(15)에 「1」이 기록된 상태에서 트리거 회로(2)로부터 제 3 데이터 래치 회로(16)에 대하여 트리거 신호가 출력된다(도 9의 (c)를 참조). 이에 따라, 상기 제 3 데이터 래치 회로(16)는 제 3 펄스 제어 신호 출력을 하이 레벨로 제어하고, 이에 따라 AND 회로(17)는 펄스가 출력된다(도 9의 (g)를 참조).

그리고, 상기의 상태에서, 제 1 토글 회로(20)에 대하여, 트리거 회로(2)가 트리거 신호를 출력하면, 제 1 토글 회로(20)로부터 출력되는 제 1 펄스 제어 신호의 신호 레벨이 전환되어, AND 회로(17)로부터 출력되는 펄스 파형이 전환된다(도 9의(g)를 참조).

구체적으로는, 제 1 토글 회로(20)로부터 출력되는 상기 제 1 펄스 제어 신호가 하이 레벨로부터 로우 레벨로 전환된 경우에는, 펄스 발생 회로(14)로부터 출력되는 펄스에 따라 변화하는 파형으로부터, 일정한 하이 레벨의 파형으로 전환된다. 반대로, 제 1 토글 회로(20)로부터 출력되는 상기 제 1 펄스 제어 신호가 로우 레벨로부터 하이 레벨로 전환된 경우에는, 일정한 하이 레벨의 출력 파형으로부터, 펄스 발생 회로(14)로부터 출력되는 펄스에 따라 변화하는 출력 파형으로 전환된다(도 9의 (g)를 참조).

또한, 제 1 토글 회로(20)에, 트리거 회로(2)로부터 출력된 트리거 신호가 입력되면, AND 회로(17)로부터 출력되는 펄스 파형은 본래의 상태에 되돌아간다. 또한, 연산 처리 장치(1)가 트리거 신호에 따라 제 3 펄스 제어 레지스터(15)에 「0」을 기록한 후, 제 3 데이터 래치 회로(16)가 트리거 회로(2)로부터 출력된 트리거 신호를 입력함에 의해(도 9의 (c)를 참조), AND 회로(17)로부터 출력되는 펄스 출력은 종료되고, 펄스는 출력되지 않게 된다(도 9의 (g)를 참조).

이상과 같이, 본 실시예 5의 펄스 출력 기능을 가진 마이크로 컴퓨터에서는, 제 1 출력 제어 회로의 출력 패턴을 일정한 패턴으로 한정하는 것으로, 연산 처리 장치(1)에 의한 데이터의 기록을 일체 필요로 하지 않아 부담의 경감을 도모할 수 있다. 또한, 제 1 출력 제어 회로인 제 1 토글 회로(20)로의 트리거 신호 입력은, 연산 처리 장치(1)에 의한 데이터의 기록을 기다릴 필요가 없으므로, 실시예 4의 펄스 출력 기능을 가진 마이크로 컴퓨터의 경우와 마찬가지로 종래보다도 고속으로 파형을 전환할 수 있다.

(실시예 6)

도 10은 본 발명의 실시예 6에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터의 블럭도이다. 도면에 있어서, (21)은 펄스를 출력할 때마다 오버플로우(overflow) 신호를 출력하는 펄스폭 제어 기능을 가진 펄스 발생 회로(21)이고, 제 1 펄스 제어 레지스터(18) 및 제 1 데이터 래치 회로(13)는, 상기 오버플로우 신호에 따라, 제 1 펄스 제어 신호를 전환한다. 이 이외의 구성 요소는 실시예 4와 마찬가지이므로, 동일한 구성 요소에는 동일 부호를 부여하여 설명을 생략한다.

다음으로 실시예 6의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작에 대하여 설명한다.

도 11은 실시예 6의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트이다. 도 11의 타이밍 차트에 있어서, (a)∼(d), (h), (g)는 각각 도 10에 도시된 각 노드 (a)∼(d), (h), (g)에서의 신호 레벨을 나타낸다.

우선, 트리거 신호에 따라 연산 처리 장치(1)가 제 1 펄스 제어 레지스터(18) 및 제 3 펄스 제어 레지스터(19)에 대하여 각각 복수의 펄스 제어 데이터를 기록한다. 그 후, 트리거 회로(2)는 각 데이터 래치 회로 (13), (16) 및 각 펄스 제어 레지스터 (18), (19)에 대하여 트리거 신호를 출력한다(도 11의 (b), (c)를 참조). 그리고, 이 트리거 신호에 따라 제 3 데이터 래치 회로(16)의 출력이 하이 레벨로 변화한 경우에는, AND 회로(17)로부터 펄스가 출력된다(도 11의(g)를 참조).

그리고, 상기한 바와 같이, 펄스 발생 회로(21)가 펄스를 출력할 때마다, 상기 펄스 발생 회로(21)로부터 제 1 펄스 제어 레지스터(18) 및 제 1 데이터 래치 회로(13)에 대하여 오버플로우 신호가 출력되기 때문에, 제 1 펄스 제어 레지스터(18) 및 데이터 래치 회로(13)로부터 출력되는 제 1 펄스 제어 신호의 레벨이 전환된다.

이상과 같이, 본 실시예 6에서는, 펄스 발생 회로(21)로부터 출력되는 오버플로우 신호에 따라, 제 1 펄스 제어 레지스터(18) 및 데이터 래치 회로(13)로부터 출력되는 제 1 펄스 제어 신호를 전환하도록 했으므로, AND 회로(17)로부터 출력되는 출력 펄스를 1펄스마다 제어할 수 있다.

또한, 트리거 회로(2) 자체가 펄스를 발생하여 동일한 동작을 시킨 경우에 비해서, 트리거 회로(2) 자체의 동작 속도 등을 느리게 할 수 있다. 또한, 제 1 펄스 제어 레지스터(18)에 기록하는 데이터를 소정의 단계마다 변화하는 것으로 설정할 수 있다.

또한, 본 실시예 6에서는, 도 6에 도시된 실시예 4의 펄스 출력 기능을 가진 마이크로 컴퓨터의 구성을 기초로 하여 펄스 발생 회로(21)의 오버플로우 신호를 이용하도록 구성하였지만, 도 8에 도시된 실시예 5의 펄스 출력 기능을 가진 마이크로 컴퓨터의 구성을 기초로 구성되어도 무방하다. 이 경우에는, 본 실시예 6과 마찬가지의 효과를 가짐과 동시에, 연산 처리 장치(1)에 의한 제 1 출력 제어 회로에 의한 데이터의 기록이 불필요해져, 연산 처리 장치(1)의 부담을 경감할 수 있다.

(실시예 7)

도 12는 본 발명의 실시예 7에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도이다. 도면에 있어서, (22)는 연산 처리 장치(1)의 인터럽트 처리에 있어서 소정의 제 2 펄스 제어 데이터가 기록됨과 동시에, 상기 제 2 펄스 제어 데이터에 따른 제 2 제어 신호를 출력하는 제 2 펄스 제어 레지스터(제 2 출력 제어 회로)이고, (23)은 상기 제 2 제어 신호를 연산 처리 장치(1)로의 트리거 신호에 의해 래치하여 제 2 펄스 제어 신호를 출력하는 제 2 데이터 래치 회로(제 2 출력 제어 회로)이다. 그리고, 상기 제 2 펄스 제어 신호에 따라 펄스 발생 회로(14)가 동작함과 동시에, 상기 펄스 발생 회로(14)의 출력이 출력 펄스로 된다. 이 이외의 구성 요소는 실시예 1의 펄스 출력 기능을 가진 마이크로 컴퓨터와 마찬가지이므로, 동일한 구성 요소에는 동일 부호를 부여하여 설명을 생략한다.

다음으로 실시예 7의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작에 대하여 설명한다.

도 13은 실시예 7의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트이다. 도 13의 타이밍 차트에 있어서, (i)∼(l)는 각각 도 12에 도시된 각 노드 (i)∼(l)에서의 신호 레벨을 나타낸다.

우선, 초기 상태로서, 제 2 데이터 래치 회로(23)로부터 출력되는 제 2 펄스 제어 신호는 로우 레벨로 제어되고(도 13의 (k)를 참조), 제 2 펄스 제어 레지스터(22)에는 「1」이 기록되어 제 2 제어 신호가 하이 레벨로 제어된 상태로 한다(도 13의 (j)를 참조). 따라서, 펄스 발생 회로(14)는 동작을 정지하여 어떠한 펄스도 출력하지 않는 상태로 된다(도 13의 (l)을 참조).

이러한 상태에 있어서, 트리거 회로(2)로부터 연산 처리 장치(1) 및 제 2 데이터 래치 회로(23)에 대하여 최초의 트리거 신호가 입력된다(도 13의 (i)를 참조). 이에 따라, 상기 제 2 데이터 래치 회로(23)는 제 2 제어 신호를 래치하여 그 출력을 하이 레벨로 제어한다. 그렇게 하면, 펄스 발생 회로(14)로부터 펄스열이 출력되도록 변화한다(도 13의 (1)의 타이밍 T131을 참조). 또한 이와 동시에, 연산 처리 장치(1)는 최초의 트리거 신호에 따라 인터럽트 처리를 행하여, 제 2 펄스 제어 레지스터(22)에 새로운 데이터를 기록한다.

그리고, 이 최초의 트리거 신호에 따른 데이터의 기록에 있어서 연산 처리 장치(1)가 제 2 펄스 제어 레지스터(22)에 「0」을 기록한 경우에는, 2번째의 트리거 신호가 트리거 회로(2)로부터 출력되었을 때에 제 2 데이터 래치 회로(23)의 출력은 로우 레벨로 되돌아가고(도 13의 (k)의 타이밍 T132을 참조), 그 결과, 펄스 발생 회로(14)로부터는 출력 펄스가 출력되지 않는 상태로 되돌아간다(도 13의 (l)의 타이밍 T132를 참조).

또한, 이 최초의 트리거 신호에 따른 데이터의 기록에 있어서 연산 처리 장치(1)가 제 2 펄스 제어 레지스터(22)에 「1」을 기록한 경우에는, 2번째의 트리거 신호가 트리거 회로(2)로부터 출력되더라도 제 2 데이터 래치 회로(23)의 출력은 하이 레벨의 상태를 유지하며, 그 결과, 펄스 발생 회로(14)로부터는 계속하여 출력 펄스가 출력된 상태로 된다.

이상과 같이, 본 실시예 7의 펄스 출력 기능을 가진 마이크로 컴퓨터에 의하면, 펄스 발생 회로(14)의 동작을 제어하는 제 2 펄스 제어 레지스터(22)의 출력을, 연산 처리 장치(1)로의 트리거 신호에 따라 래치하도록 구성되었기 때문에, 트리거 신호에 따라 즉시 그리고 안정된 타이밍에서 출력 펄스를 전환할 수 있어, 실 시간 동작을 행할 수 있다.

또한, 연산 처리 장치(1)는 1개 전의 트리거 신호에 따라 제 2 펄스 제어 레지스터(22)에 데이터를 기록하도록 하면 되므로, 트리거 신호에 따라 즉시 상기 데이터를 기록할 필요는 없다. 따라서, 종래와 같이 연산 처리 장치(1)를 점유 상태로 제어하거나, 상기 트리거 신호의 인터럽트 레벨을 높게 할 필요도 없어, 종래의 펄스 출력 기능을 가진 마이크로 컴퓨터와 비교하여, 본 실시예 7의 펄스 출력 기능을 가진 마이크로 컴퓨터내의 연산 처리 장치(1)의 부담은 경감된다.

(실시예 8)

도 14는 본 발명의 실시예 8에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터를 나타내는 블럭도이다. 도면에 있어서, (30)은 펄스 발생 회로(14)의 출력을 반전하는 제 2 인버터(제 2의 2입력 논리 회로)이다. 이 이외의 구성 요소는, 도면에 있어서, 도 3에 도시된 실시예 2 또는 도 12에 도시된 실시예 7의 펄스 출력 기능을 가진 마이크로 컴퓨터에 도시된 것과 마찬가지이므로, 그들의 동일한 구성 요소에는 동일 부호를 부여하여 설명을 생략한다.

다음으로 실시예 8의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작에 대하여 설명한다.

도 15는 실시예 8의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트이다. 도 15의 타이밍 차트에 있어서, (l), (m)∼(Q)는 각각 도 14에 도시된 각 노드 (1), (m)∼(Q)에서의 신호 레벨을 나타낸다.

우선, 초기 상태로서, 제 3 데이터 래치 회로(16)로부터 출력되는 제 3 펄스 제어 신호 및 제 2 데이터 래치 회로(23)로부터 출력되는 제 2 펄스 제어 신호는 로우 레벨로 제어되고(도 15의 (P), (Q)를 참조), 제 3 펄스 제어 레지스터(15) 및 제 2 펄스 제어 레지스터(22)에는 「1」이 기록되어 제 3 제어 신호 및 제 2 제어 신호가 하이 레벨로 제어된 상태로 한다. 따라서, 펄스 발생 회로(14)로부터는 펄스열이 출력되지 않고, 나아가서는 AND 회로(17)에 입력하는 다른쪽의 입력인 제 2 논리 연산 신호는 로우 레벨로 제어되어, AND 회로(17)로부터 출력 펄스는 출력되지 않는 상태로 된다(도 15의 (l)을 참조).

이러한 상태에 있어서, 트리거 회로(2)로부터 연산 처리 장치(1), 제 2 데이터 래치 회로(23) 및 제 3 데이터 래치 회로(16)에 대하여 동시에 최초의 트리거 신호가 입력된다(도 15의 (m), (n), (o)를 참조). 이에 따라, 상기 제 2 데이터 래치 회로(23) 및 제 3 데이터 래치 회로(16)는 각각 제 2 제어 신호 또는 제 3 제어 신호를 래치하여 그 출력을 하이 레벨로 제어한다(도 15의 (P), (Q)를 참조). 그렇게 하면, 펄스 발생 회로(14)로부터 출력되는 펄스열과 역상(逆相)으로 변화하는 펄스열이 AND 회로(17)로부터 출력되어(도 15의 (l)을 참조), 출력 펄스가 출력되는 상태로 된다. 또한 이와 동시에, 연산 처리 장치(1)는 최초의 트리거 신호에 따라 인터럽트 처리를 행하여, 제 2 펄스 제어 레지스터(22) 및 제 3 펄스 제어 레지스터(15)에 새로운 데이터를 기록한다.

그리고, 이 최초의 트리거 신호에 따른 데이터의 기록에 있어서 상기 연산 처리 장치(1)가 제 2 펄스 제어 레지스터(22) 및 제 3 펄스 제어 레지스터(15)에 「0」을 기록한 경우에는, 2번째의 트리거 신호가 트리거 회로(2)로부터 출력되었을 때에, 제 2 데이터 래치 회로(23) 및 제 3 데이터 래치 회로(16)의 출력은 모두 로우 레벨로 되돌아가고(도 15의 (P), (Q)를 참조), 그 결과, AND 회로(17)로부터는 출력 펄스가 출력되지 않는 상태에 되돌아간다(도 15의 (l)을 참조). 또, 「0」대신에 「1」을 기록한 상태로 2번째의 트리거 신호가 입력된 경우에는, 제 2 데이터 래치 회로(23) 및 제 3 데이터 래치 회로(16)의 출력은 하이 레벨의 상태를 유지하며(도 15의 (P), (Q)를 참조), 그 결과, 상기 AND 회로(17)로부터는 상기 펄스열이 계속하여 출력된다(도 15의 (l)을 참조).

또한, 출력 펄스가 출력되지 않은 상태에 있어서, 연산 처리 장치(1)가 제 2 펄스 제어 레지스터(22)에 「0」을 기록함과 동시에, 제 3 펄스 제어 레지스터(15)에 「1」을 기록한 경우에는, AND 회로(17)로부터 출력되는 제 2 논리 연산 신호는 하이 레벨에 고정된 상태로 된다. 한편, 상기 AND 회로(17)에는 하이 레벨의 제 3 펄스 제어 신호가 입력되고 있으므로 펄스열을 출력하는 상태로 된다. 따라서, 다음의 트리거 신호가 입력될 때까지의 사이를 펄스폭으로 하는 파형의 펄스가 출력된다.

이상과 같이, 본 실시예 8의 펄스 출력 기능을 가진 마이크로 컴퓨터에 의하면, 제 2 펄스 제어 레지스터(22)와 펄스 발생 회로(14)와의 사이에 트리거 신호에 의해 데이터를 래치하는 제 2 데이터 래치 회로(23)를 마련함과 동시에, 제 3 펄스 제어 레지스터(15)와 AND 회로(17)와의 사이에 트리거 신호에 의해 데이터를 래치하는 제 3 데이터 래치 회로(16)를 마련하였기 때문에, 실시예 7의 펄스 출력 기능을 가진 마이크로 컴퓨터의 경우와 마찬가지로, 실 시간 동작을 실행할 수 있고, 이들 2개의 레지스터 (15), (22)내에 기록하는 데이터의 조합에 의하여 AND 회로(17)로부터 두 종류의 파형의 펄스를 출력할 수 있다. 또한, 이 두 종류의 파형의 펄스를 연속적으로 출력하도록 하면, 예컨대 모터 제어 등에 적합한 기동 정지시의 공급 전력을 억제한 파형을 형성할 수 있다.

또한, 연산 처리 장치(1)는 1개 전의 트리거 신호에 따라 제 2 펄스 제어 레지스터(22) 및 제 3 펄스 제어 레지스터(15)에 데이터를 기록하도록 하면 되므로, 트리거 신호에 따라 즉시 상기 데이터를 기록할 필요는 없어, 도 1에 도시된 실시예 1의 펄스 출력 기능을 가진 마이크로 컴퓨터의 경우와 마찬가지로, 종래의 것에 비해서 연산 처리 장치(1)의 부담은 경감된다.

(실시예 9)

도 16은 본 발명의 실시예 9에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터의 블럭도이다. 도면에 있어서, (25)는 트리거 신호가 입력될 때마다 출력을 하이 레벨과 로우 레벨과의 사이에서 전환하는 제 2 토글 회로(제 2 출력 제어 회로)이고, (26)은 펄스 발생 회로(14)로부터 출력되는 펄스열 및 제 3 데이터 래치 회로(16)로부터 출력되는 제 3 펄스 제어 신호가 입력되어, 이들 중 적어도 한쪽이 하이 레벨일 때에 하이 레벨 신호를 출력하는 OR 회로(제 2의 2입력 논리 회로)이고, 이 OR 회로(26)의 출력이 출력 펄스가 된다. 이 이외의 구성은 실시예 8과 마찬가지이므로 동일 부호를 부여하여 설명을 생략한다.

다음으로 실시예 9의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작에 대하여 설명한다.

제 2 토글 회로(25)는 트리거 신호가 입력될 때마다 그 출력을 전환하고, 이에 따라 펄스 발생 회로(14)는 펄스를 발생하거나 정지하기도 한다. 구체적으로는, 제 2 토글 회로(25)의 출력이 하이 레벨시에 펄스 발생 회로(14)는 펄스열을 출력한다.

그리고, 예컨대 제 2 토글 회로(25)로의 펄스 출력과 동시에 연산 처리 장치(1)에 의해 제 3 펄스 제어 레지스터(15)에 「1」을 기록함과 동시에, 제 3 데이터 래치 회로(16)에 트리거 신호를 입력하면, 제 3 펄스 제어 신호는 하이 레벨로 제어되어, OR 회로(26)의 출력 레벨은 하이 레벨로 고정된다.

이상과 같이, 본 실시예 9의 펄스 출력 기능을 가진 마이크로 컴퓨터에서는, 도 14에 도시된 실시예 8의 펄스 출력 기능을 가진 마이크로 컴퓨터의 경우와 마찬가지의 작용 효과를 가짐과 동시에, 제 2 출력 제어 회로를 제 2 토글 회로(25)로 구성하는 것에 의해, 연산 처리 장치(1)의 부담을 경감하며, 또한, 복수의 파형을 연속적으로 출력할 수 있다.

(실시예 10)

도 17은 본 발명의 실시예 10에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터의 블럭도이다. 도면에 있어서, (27)은 제 2 펄스 제어 레지스터(22)에 기록된 값에 따른 펄스폭의 펄스를 출력함과 동시에, 상기 펄스를 출력할 때마다 오버플로우 신호를 출력하는 펄스폭 제어 기능을 가진 펄스 발생 회로이다. 이 이외의 구성 요소는, 도 12에 도시된 실시예 7의 펄스 출력 기능을 가진 마이크로 컴퓨터의 구성 요소와 마찬가지이므로, 이들 동일 구성 요소에는 동일 부호를 부여하여 설명을 생략한다.

다음으로, 실시예 10의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작에 대하여 설명한다.

도 18은 실시예 10의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트이다. 도 18의 타이밍 차트에 있어서, (i), (1)은 각각 도 17에 도시된 각 노드 (i), (1)에서의 신호 레벨을 나타낸다.

우선, 초기 상태로서, 펄스 발생 회로(27)는, 소정의 펄스폭의 펄스가 출력된 상태임과 동시에, 제 2 펄스 제어 레지스터(22)에는, 펄스의 발생 주기에 일치한 펄스폭에 상당하는 데이터가 기록되어 있는 것으로 한다.

이러한 상태에 있어서, 트리거 회로(2)로부터 연산 처리 장치(1) 및 제 2 데이터 래치 회로(23)에 대하여 최초의 트리거 신호가 입력된다(도 18의 (i)를 참조). 이 트리거 신호의 입력에 따라, 상기 제 2 데이터 래치 회로(23)는 제 2 제어 신호를 래치하여, 펄스의 발생 주기에 일치하는 펄스폭의 펄스를 출력한다. 또한 이와 동시에, 연산 처리 장치(1)는 최초의 트리거 신호에 따라 인터럽트 처리를 행하여, 제 2 펄스 제어 레지스터(22)에 새로운 데이터를 기록한다.

그리고, 이 최초의 트리거 신호에 따른 데이터 기록에 있어서 연산 처리 장치(1)가, 제 2 펄스 제어 레지스터(22)에 초기 상태의 펄스폭에 상당하는 데이터를 기록한 경우에는, 2번째의 트리거 신호가 트리거 회로(2)로부터 출력되었을 때에 본래의 상태로 되돌아간다.

또한, 이 최초의 트리거 신호에 따른 데이터 기록에 있어서, 연산 처리 장치(1)가, 제 2 펄스 제어 레지스터(22)에 펄스폭이 「0」이 되는 데이터를 기록한 경우에는, 2번째의 트리거 신호가 트리거 회로(2)로부터 제 2 데이터 래치 회로(23)로 출력되었을 때에(도 18의 (i)를 참조), 펄스를 출력하지 않는 상태로 변화한다 (도 18의 (l)을 참조).

이상과 같이, 본 실시예 10의 펄스 출력 기능을 가진 마이크로 컴퓨터에 의하면, 펄스 발생 회로(27)로서 펄스폭을 제어하는 기능을 갖는 펄스 발생 회로를 사용함과 동시에, 제 2 펄스 제어 레지스터(22)와 펄스 발생 회로(27)와의 사이에, 트리거 신호로 데이터를 래치하는 제 2 데이터 래치 회로(23)를 마련하였기 때문에, 트리거 신호에 따라 즉시 그리고 안정된 타이밍에서 출력 펄스를 전환할 수 있어, 실 시간 동작을 행할 수 있다. 또한, 상기 펄스폭을「O」에서 펄스 발생 주기와 일치할 때까지 변화시킴으로써, 복수의 파형의 펄스를 연속적으로 출력할 수 있다.

또한, 연산 처리 장치(1)는 1개 전의 트리거 신호에 따라 제 2 펄스 제어 레지스터(22)에 데이터를 기록하도록 하면되므로, 트리거 신호에 따라 즉시 상기 데이터를 기록할 필요는 없다. 따라서, 종래의 펄스 출력 기능을 가진 마이크로 컴퓨터와 같이, 연산 처리 장치(1)를 점유 상태로 제어하거나, 상기 트리거 신호의 인터럽트 레벨을 높게 할 필요도 없어, 종래의 것에 비교해서 연산 처리 장치(1)의 부담은 경감된다.

(실시예 11)

도 19는 본 발명의 실시예 11에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터의 블럭도이다. 도면에 있어서, (22)는 펄스 발생 회로(27)로부터 출력되는 오버플로우 신호에 따라 소정의 단계마다 제 2 펄스 제어 데이터를 카운트 업(count up) 또는 카운트 다운(count down)하는 카운트 기능을 가진 제 2 펄스 제어 레지스터이고, 상기 오버플로우 신호는 제 2 데이터 래치 회로(23)에도 입력되고 있다. 이 이외의 구성 요소는 실시예 10의 펄스 출력 기능을 가진 마이크로 컴퓨터의 구성 요소와 마찬가지이므로, 동일한 구성요소에는 동일한 부호를 부여하여 설명을 생략한다.

다음으로 실시예 11의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작에 대하여 설명한다.

도 20은 실시예 11의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트이다. 도 20의 타이밍 차트에 있어서, (i), (m), (l)은 각각 도 19에 도시된 각 노드 (i), (m), (l)에서의 신호 레벨을 나타낸다.

우선, 초기 상태로서, 펄스 발생 회로(27)는, 펄스가 출력되지 않는 상태임과 동시에, 제 2 펄스 제어 레지스터(22)에는 「0」이 기록되어 있는 것으로 한다.

이러한 상태에 있어서, 트리거 회로(2)로부터 연산 처리 장치(1) 및 제 2 데이터 래치 회로(23)에 대하여 최초의 트리거 신호가 입력된다(도 20의 (i)를 참조). 이에 따라 상기 제 2 데이터 래치 회로(23)는 제 2 제어 신호에 따른 제 2 펄스 제어 신호를 출력하고, 펄스 발생 회로(27)는 상기 제 2 펄스 제어 신호에 따른 펄스폭의 펄스를 출력한다.

또한, 상기 펄스 발생 회로(27)는 상기 펄스를 출력할 때마다 오버플로우 신호를 출력하고(도 20의 (m)을 참조), 이에 따라 제 2 펄스 제어 레지스터(22)의 값은 카운트 업된다. 이와 함께, 오버플로우 신호는 제 2 데이터 래치 회로(23)에도 입력되어 있기 때문에, 상기 새로운 제 2 제어 신호에 따른 제 2 펄스 제어 신호가 제 2 데이터 래치 회로(23)로부터 출력되어, 이 동작을 반복하는 것에 의해 펄스 발생 회로(27)로부터 출력되는 펄스의 폭이 상기 펄스의 출력 주기에 일치하게 된다(도 20의 (l)을 참조).

또한, 펄스 발생 회로(27)가 어느 펄스폭의 펄스를 출력하고 있을 때, 제 2 데이터 래치 회로(23)가 트리거 회로(2)로부터 출력된 트리거 신호를 입력하면, 제 2 펄스 제어 레지스터 값은 카운트 다운되므로, 트리거 신호마다 펄스폭을 가변할 수 있다.

또, 상기의 설명에서는, 제 2 펄스 제어 레지스터(22)내에 저장된 스타트 데이터가 「O」의 경우에 있어서의 펄스 출력 동작에 대하여 설명했지만, 연산 처리 장치(1)에 대하여 트리거 신호를 출력하는 것에 의해, 상기 연산 처리 장치(1)가, 제 2 펄스 제어 레지스터(22)내에 소정의 데이터를 기록한 후에, 스타트시키도록 할 수도 있다.

이상과 같이, 본 실시예 11의 펄스 출력 기능을 가진 마이크로 컴퓨터에서는, 도 17에 도시된 실시예 10의 펄스 출력 기능을 가진 마이크로 컴퓨터와 마찬가지의 작용 효과를 얻을 수 있음과 동시에, 펄스 발생 회로(27)의 오버플로우 신호에 따라 펄스의 파형을 변화시키도록 했으므로, 트리거 회로(2)나 연산 처리 장치(1)의 부담이 경감된다. 또한, 펄스 파형의 전환 주기도 연산 처리 장치(1)의 기록 동작을 기다릴 필요가 없어, 고속으로 전환 동작을 할 수 있다.

(실시예 12)

도 21은 본 발명의 실시예 12에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터의 블럭도이다. 도면에 있어서, (29)는 연산 처리 장치(1)의 일회의 인터럽트 처리에 있어서 소정의 제 2 펄스 제어 데이터가 복수 기록됨과 동시에, 트리거 신호에 따라 제 2 제어 신호를 순차적으로 각 제 2 펄스 제어 데이터에 따른 값으로 변경하는 제 2 펄스 제어 레지스터(복수의 데이터를 저장하는 구조, 즉 멀티 구조)이다. 이 이외의 구성 요소는, 도 19에 도시된 실시예 11의 펄스 출력 기능을 가진 마이크로 컴퓨터의 구성 요소와 마찬가지이므로, 이들 동일 구성 요소에는 동일 부호를 부여하여 설명을 생략한다.

다음으로 실시예 12의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작에 대하여 설명한다.

도 22는 실시예 12의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작을 나타내는 타이밍 차트이다. 도 22의 타이밍 차트에 있어서, (i), (m), (l)은 각각 도 21에 도시된 각 노드 (i), (m), (l)에서의 신호 레벨을 나타낸다.

우선, 트리거 회로(2)로부터 출력된 트리거 신호에 따라(도 22의 (i)를 참조), 연산 처리 장치(1)가 제 2 펄스 제어 레지스터(29)에 대하여 복수의 제 2 펄스 제어 데이터를 기록한다. 그 후, 트리거 회로(2)는 제 2 데이터 래치 회로(23)에 대하여 트리거 신호를 출력한다. 그리고, 이 트리거 신호에 따라 제 2 데이터 래치 회로(23)의 출력이 하이 레벨로 변화한 경우에는, 펄스 발생 회로(27)로부터 펄스가 출력되게 된다(도 22의 (l)을 참조).

그리고, 펄스 발생 회로(27)로부터 펄스가 출력될 때마다(도 22의 (l)을 참조), 상기 펄스 발생 회로(27)로부터 제 2 펄스 제어 레지스터(29) 및 제 2 데이터 래치 회로(23)에 대하여 오버플로우 신호가 출력되므로(도 22의 (m)을 참조), 펄스 제어 회로인 제 2 펄스 제어 레지스터(29) 및 제 2 데이터 래치 회로(23)로부터 출력되는 펄스 발생 주기에 대응하여, 펄스 발생 회로(27)로부터 출력되는 펄스가 전환된다(도 22의 (m), (l)을 참조).

이상과 같이, 본 실시예 12의 펄스 출력 기능을 가진 마이크로 컴퓨터에서는, 도 19에 도시된 실시예 11의 펄스 출력 기능을 가진 마이크로 컴퓨터와 마찬가지의 작용 효과를 얻을 수 있고, 또한 임의의 단계에서 펄스폭을 제어할 수 있다.

(실시예 13)

도 23은 본 발명의 실시예 13에 의한 펄스 출력 기능을 가진 마이크로 컴퓨터의 블럭도이다. 도면에 있어서, 각 구성 요소는 이상의 실시예 1∼12에서 설명한 것과 마찬가지의 구성 요소이므로, 이들 동일 구성 요소에는 동일 부호를 부여하여 설명을 생략한다.

다음으로, 실시예 13의 펄스 출력 기능을 가진 마이크로 컴퓨터의 동작에 대하여 설명한다.

우선, 트리거 회로(2)로부터 연산 처리 장치(1)에 트리거 신호가 출력되고, 이에 따라 상기 연산 처리 장치(1)가 각 펄스 제어 레지스터에 데이터를 기록한다. 그리고, 제 1 펄스 제어 레지스터(12) 및 제 3 펄스 제어 레지스터(15)내에 데이터 「1」을 기록한 경우, 트리거 회로(2)로부터 각 데이터 래치 회로 (13), (16), (23)에 대하여 트리거 신호를 출력하는 것에 의해, 제 2 펄스 제어 신호에 따른 펄스폭의 펄스가 AND 회로(17)로부터 동상(同相)으로 출력된다.

다음으로 펄스 발생 회로(27)로부터 출력된 오버플로우 신호에 따라 제 2 펄스 제어 신호는 카운트 업되고, 이에 따라 AND 회로(17)로부터 출력되는 펄스의 폭도 증가하여, 최종적으로는 펄스 반복 주기에 일치하는 펄스폭으로 된다. 그리고, 상기 출력 펄스의 폭이 최대가 되기 전에, 트리거 신호를 연산 처리 장치(1) 및 제 1 데이터 래치 회로(13)에 입력하는 것에 의해서도 또한, AND 회로(17)의 출력을 하이 레벨로 고정할 수 있다.

마지막으로, 펄스 출력을 정지하고 싶은 경우에는, 제 2 데이터 래치 회로(23) 또는 제 3 데이터 래치 회로(16)에 대하여, 트리거 회로(2)로부터 트리거 신호를 출력하도록 하면 된다. 덧붙여서 말하면, 제 2 데이터 래치 회로(23)에 대하여, 트리거 회로(2)가 트리거 신호를 출력한 경우에는, 펄스폭이 점점 좁아져서 최종적으로는 펄스가 출력되지 않도록 변화한다. 트리거 회로(2)가 제 3 데이터 래치 회로(16)에 대하여 트리거 신호를 출력한 경우에는, AND 회로(27)로부터 출력되는 펄스 출력은 즉시 정지한다.

이상과 같이, 본 실시예 13에서는, 연산 처리 장치(1)는 펄스 출력의 최초와 최후에 데이터 기록 동작을 실행 하는 것에 의해, 여러가지 파형의 펄스를 출력할 수 있다.

이상과 같이, 본 발명에 따르면, 트리거 회로에서 생성되어 출력된 트리거 신호에 따라, 연산 처리 장치로부터 출력된 소정의 제 1 펄스 제어 데이터가 기록되고, 또한, 상기 트리거 신호에 따라 제 1 펄스 제어 데이터에 기초한 제 1 펄스 제어 신호를 출력하는 제 1 출력 제어 회로를 마련하고, 또한, 상기 제 1 펄스 제어 신호를 제 1의 2입력 논리 회로에 입력하도록 구성되었으므로, 상기 제 1의 2입력 논리 회로로부터 출력되는 제 1 논리 연산 신호는, 트리거 신호에 따라 즉시 그리고 안정된 타이밍에서 전환된다. 한편, 연산 처리 장치는 1개 전에 수신한 트리거 신호에 따라, 상기 타이밍에서 사용되는 제 1 펄스 제어 데이터를 출력해 두면 되어, 트리거 신호가 입력된 후 즉시 인터럽트 처리를 실행할 필요가 없다. 따라서, 종래의 펄스 출력 기능을 가진 마이크로 컴퓨터와 비교하면, 연산 처리 장치의 부담을 경감할 수 있고, 또한 트리거 신호에 따라 즉시 그리고 안정되게 펄스의 출력 동작을 제어할 수 있어, 실 시간 동작을 실행할 수 있다.

또한, 본 발명에 따르면, 트리거 회로에서 생성되어 출력된 트리거 신호에 따라, 연산 처리 장치로부터 출력된 소정의 제 2 펄스 제어 데이터가 기록되고, 또한, 상기 트리거 신호에 따라 제 2 펄스 제어 데이터에 기초한 제 2 펄스 제어 신호를 출력하는 제 2 출력 제어 회로를 마련하며, 더구나, 상기 제 2 펄스 제어 신호를 펄스 발생 회로에 입력하도록 구성했으므로, 상기 펄스 발생 회로로부터 출력되는 펄스열은, 상기 트리거 신호에 따라 즉시 그리고 안정된 타이밍에서 전환된다. 한편, 연산 처리 장치는 1개 전에 수신한 트리거 신호에 따라 상기 타이밍으로써 사용하는 제 2 펄스 제어 데이터를 출력해 두면 되어, 트리거 신호가 입력된 후 즉시 인터럽트 처리를 실행할 필요가 없다. 따라서, 종래의 펄스 출력 기능을 가진 마이크로 컴퓨터와 비교해서 연산 처리 장치의 부담을 경감하면서, 또한, 트리거 신호에 따라 즉시 그리고 안정되게 펄스의 출력 동작을 제어할 수 있어, 실 시간 동작을 실행할 수 있다.

그리고, 제 1 출력 제어 회로 및 제 2 출력 제어 회로를 모두 구비하도록 구성하면, 각 출력 제어 회로에 입력하는 펄스 제어 데이터를 조합하여, 2종류 이상의 펄스를 출력시킬 수 있다.

또한, 상술한 본 발명의 펄스 출력 기능을 가진 마이크로 컴퓨터의 각 구성을 기본으로 하여, 트리거 회로로부터 출력된 트리거 신호에 따라, 연산 처리 장치로부터 출력된 소정의 제 3 펄스 제어 데이터가 기록되고, 또한 상기 제 3 펄스 제어 데이터에 따른 제 3 펄스 제어 신호를, 상기 트리거 회로로부터 출력되는 트리거 신호에 따라 전환하여 출력하는 제 3 출력 제어 회로와, 제 1 논리 연산 신호 및 제 3 펄스 제어 신호를 입력하여, 이들 양자의 논리 연산 처리의 결과를 제 2 논리 연산 신호로서 출력하는 제 2의 2입력 논리 회로를 조합하는 구성으로 하여도, 각 출력 제어 회로에 입력하는 펄스 제어 데이터를 조합하여, 2종류 이상의 펄스를 출력시킬 수 있다. 특히, 제 1의 2입력 논리 회로를, 펄스열 입력을 반전하는 인버터 회로와, 상기 인버터의 출력과 제 1 펄스 제어 신호가 입력되는 NAND 회로를 이용하여 구성함과 동시에, 제 2의 2입력 논리 회로를 AND 회로로 구성하면, 트리거 신호를 입력한 후의 각 펄스열의 최초의 상승 타이밍을 일치시키는 것이 가능해져, 상기 펄스열을 이용한 제어에 있어서, 시동 타이밍을 안정시키는 것이 가능해진다.

상술한 본 발명의 펄스 출력 기능을 가진 마이크로 컴퓨터의 각 구성에서는, 복수의 출력 제어 회로를 구비하는 구성 등에 있어서는, 특히, 연산 처리 장치가 트리거 신호에 따라 기록하는 펄스 제어 데이터량이 증가해 버려서, 경우에 따라서는, 연산 처리 장치의 부담이 되는 경우를 생각할 수 있다. 그러한 경우에 있어서도, 예컨대, 적어도 1개의 출력 제어 회로에는, 펄스 제어 데이터를 기록할 수 있는 레지스터를 복수개 마련하거나, 펄스 제어 데이터의 기록 그 자체를 없애도록 토글 플립 블럭을 구비하도록 구성하여, 연산 처리 장치에 의한 펄스 제어 데이터를 기록하는 대신에, 트리거 신호에 따라 일정한 패턴으로 제 2 펄스 제어 신호를 전환하여 출력하는 구성으로 한다. 이에 따라, 연산 처리 장치에 부담이 집중하여 부하가 커지는 것을 회피할 수 있다.

그런데, 본 발명의 펄스 출력 기능을 가진 마이크로 컴퓨터에서는, 각 출력 제어 회로에 대한 펄스 입력은, 연산 처리 장치에 입력하는 트리거 신호와 반드시 동일한 것일 필요는 없고, 펄스 발생 회로는, 제 1 출력 제어 회로, 제 2 출력 제어 회로 및 제 3 출력 제어 회로 중의 적어도 1개에 대해서는, 그 밖의 펄스 입력보다도 적어도 1회 많이 트리거 신호를 출력하도록 하더라도 무방하다. 이러한 경우에는, 상기 적어도 1회 많이 트리거 신호가 입력된 출력 제어 회로의 펄스 제어 신호 출력만을 변화시킬 수 있어, 연산 처리 장치 뿐만 아니라 트리거 회로의 부담을 경감하면서, 연속하여 출력되는 펄스열을 복수의 파형의 펄스로 구성하는 것이 가능해진다.

또한 상술한 바와 같이, 트리거 회로로부터 출력되는 트리거 신호를 사용하는 것이 아니라, 예컨대, 펄스 발생 회로로부터 펄스를 출력할 때마다 오버플로우 신호를 출력시킴과 동시에, 소정의 출력 제어 회로에는, 펄스 제어 데이터를 기억할 수 있는 복수의 레지스터를 마련함과 동시에, 상기 오버플로우 신호를 트리거 신호로서 입력하는 구성이더라도 무방하다. 그 외에도, 펄스 발생 회로로부터 펄스를 출력할 때마다, 오버플로우 신호를 출력시킴과 동시에, 소정의 출력 제어 회로에는, 상기 오버플로우 신호를 트리거로서 펄스 제어 데이터를 카운트 업 및/또는 카운트 다운하여 펄스 제어 신호를 순차적으로 전환하는 구성으로 하여도 마찬가지의 효과를 얻을 수 있다.

이들의 경우에는, 트리거 신호에 근거하여 출력 펄스를 전환할 때에, 연산 처리 장치의 펄스 제어 데이터의 기록이 완료될 때까지 기다릴 필요가 없으므로, 펄스 파형의 전환 주기를, 연산 처리 장치의 인터럽트 처리 속도에 관계없이 할 수 있어, 상기 연산 처리 장치의 인터럽트 처리 속도보다도 빠른 주기로 전환할 수 있다. 또, 전자의 경우에는 펄스폭을 임의의 단계에서 변화시켜 갈 수 있는 효과도 얻을 수 있고, 후자의 경우에는 연산 처리 장치에 의한 펄스 제어 데이터를 복수 기록할 필요가 없으므로, 연산 처리 장치의 인터럽트 시간이 증가해 버리는 일이 없어, 펄스폭을 순차적으로 변화시켜 갈 수 있는 효과도 얻을 수 있다. 또, 상기에서 설명한 출력 펄스의 극성을 반전한 경우에 있어서도, 마찬가지의 동작을 할 수 있다. 또한, 트리거 회로로부터 출력되는 복수의 트리거 신호는, 동시에 생성하여 출력하더라도 좋고, 또한 동시에 생성하여 출력하지 않더라도 마찬가지의 효과를 얻을 수 있기 때문에, 사용 목적에 맞춰 복수의 트리거 신호를 생성하여 출력시키는 것도 가능하다.

Claims (3)

1. 소정의 처리를 실행하는 중에 인터럽트용 트리거 신호가 입력된 경우, 상기 소정의 처리를 중단하고, 상기 인터럽트 신호에 따른 인터럽트 처리를 실행하는 연산 처리 장치와,

   트리거 신호를 생성하여, 생성된 상기 트리거 신호를 상기 연산 처리 장치로 출력하는 트리거 회로와,

   상기 트리거 신호에 따라, 상기 연산 처리 장치로부터 출력된 제 1 펄스 제어 데이터를 입력하여 저장하고, 입력된 상기 제 1 펄스 제어 데이터에 따른 제 1 펄스 제어 신호를 출력하는 제 1 출력 제어 회로와,

   펄스열을 생성하여 출력하는 펄스 발생 회로와,

   상기 펄스열 및 상기 제 1 펄스 제어 신호를 입력하여, 상기 펄스열 및 상기 제 1 펄스 제어 신호와의 사이의 논리 연산 처리 결과를, 제 1 논리 연산 신호로서 출력하는 제 1의 2입력 논리 회로를 포함하고,

   상기 제 1 출력 제어 회로는, 상기 트리거 회로로부터 출력된 상기 트리거 신호에 따라, 상기 제 1 펄스 제어 신호를 다른 상기 제 1 펄스 제어 신호로 전환하는 것을 특징으로 하는, 상기 제 1 논리 연산 신호를 출력 펄스로서 출력하는 펄스 출력 기능을 가진 마이크로 컴퓨터.
2. 소정의 처리를 실행하는 중에 인터럽트용 트리거 신호가 입력된 경우, 상기 소정의 처리를 중단하고, 상기 인터럽트 신호에 따른 인터럽트 처리를 실행하는 연산 처리 장치와,

   트리거 신호를 생성하여, 생성된 상기 트리거 신호를 상기 연산 처리 장치로 출력하는 트리거 회로와,

   상기 트리거 신호에 따라, 상기 연산 처리 장치로부터 출력된 제 2 펄스 제어 데이터를 입력하여 저장하고, 입력된 상기 제 2 펄스 제어 데이터에 따른 제 2 펄스 제어 신호를 출력하는 제 2 출력 제어 회로와,

   상기 제 2 펄스 제어 신호에 따른 펄스열을 출력하는 펄스 발생 회로를 포함하고,

   상기 제 2 출력 제어 회로는, 상기 트리거 회로로부터 출력된 상기 트리거 신호에 따라, 상기 제 2 펄스 제어 신호를 다른 상기 제 2 펄스 제어 신호로 전환하는 것을 특징으로 하는, 상기 펄스열을 출력 펄스로서 출력하는 펄스 출력 기능을 가진 마이크로 컴퓨터.
3. 제 1 항에 있어서,

   상기 트리거 회로로부터 출력된 상기 트리거 신호에 따라, 상기 연산 처리 장치로부터 출력된 제 3 펄스 제어 데이터를 입력하여 저장하고, 상기 제 3 펄스 제어 데이터에 따른 제 3 펄스 제어 신호를, 상기 트리거 회로로부터 출력되는 상기 트리거 신호에 따라, 다른 제 3 펄스 제어 신호로 전환하여 출력하는 제 3 출력 제어 회로를 더 포함하며,

   상기 제 1 논리 연산 신호 및 상기 제 3 펄스 제어 신호가 입력되어, 입력된 상기 제 1 논리 연산 신호 및 상기 제 3 펄스 제어 신호의 논리 연산 결과를 제 2 논리 연산 신호로서 출력하는 제 2의 2입력 논리 회로를 포함하고,

   상기 제 2 논리 연산 신호를 출력 펄스로서 출력하는 것을 특징으로 하는 펄스 출력 기능을 가진 마이크로 컴퓨터.