JP2673145B2

JP2673145B2 - コンピュータ制御によるパルス・インターバル・シーケンスの生成方法

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Publication number: JP2673145B2
Application number: JP5132141A
Authority: JP
Inventors: ディエタル・アーンスト・スタイガル
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-07-23
Filing date: 1993-06-02
Publication date: 1997-11-05
Anticipated expiration: 2012-11-05
Also published as: US5524123A; EP0579857A1; JPH06102319A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ制御によ
るパルス・インターバル・シーケンスの生成方法に係
る。

【０００２】

【従来の技術】この型の方法は、例えばドイツ国特許第
２７４６７４３号（日本国特許第１３１８９４３号に対
応）に開示されている。

【０００３】前掲の特許に開示されている方法の基本的
な特徴は、生成されるパルス・インターバルの間で、如
何なるデッド・タイムも生じないことである。パルス・
インターバルの長さは、減分器によって決定される。こ
の減分器は、新しい減分手続きが実行される前に、即ち
状態「０」に到達する前に、次のパルス・サイクル用
の新しい値をロードされ、かくて先行する減分手続きの
直後に新しい減分手続きを実行することができる。

【０００４】一般に、この手続きを実現するのにプロセ
ッサが用いられる。殆どのプロセッサは、「フォン・ノ
イマンの原理」に従って動作する。即ち、プログラム・
バッファに保持されている命令が実行のために制御ユニ
ットに供給され、そして現命令が実行されると、プロセ
ッサは、プログラム・バッファ内の次のアドレスから実
行すべき次の命令を取り出すのである。

【０００５】高速コンピュータ内のプロセッサのサイク
ル時間は、記憶装置のアクセス時間と制御ユニットの処
理時間との両者によって決定される。

【０００６】高速の記憶装置や論理回路をテストするた
めに、パルス・インターバル・シーケンスを生成する場
合には、極めて短いパルス・インターバルを生成して、
かかるパルス・インターバル内にテスト・パルスを置く
ことが必要となる。

【０００７】

【発明が解決しようとする課題】本発明の目的は、可能
な限り短い持続時間（例えば、１０ nsec 以下）を有し
且つ巡回的に繰り返される複数のパルス・インターバル
の周期を以て、パルス・インターバル・シーケンスを生
成することにある。

【０００８】本発明の前記目的は、請求項１に記載の方
法によって達成される。本発明の他の側面は、従属項に
記載されている。

【０００９】

【課題を解決するための手段】従来技術のテスト・シス
テムには、図３に示すように、中央記憶装置を有する主
プロセッサ８０に加えて、補助記憶装置８１〜８３を備
えたものがある。主プロセッサ８０は、アドレス生成器
８４、データ生成器８５、及びクロック・パルス生成器
８６に直接的に接続されるだけでなく、補助記憶装置８
１〜８３を介して生成器８４〜８６に間接的に接続され
る。他方、生成器８４〜８６の各々は、パルス・インタ
ーバル・シーケンス生成回路８７に接続される。

【００１０】補助記憶装置８１〜８３は、種々の特殊命
令シーケンスを保持する。これに対し、生成器８４〜８
６は、一方では中央記憶装置からの一般データ（例え
ば、プログラムの開始アドレス、開始タグ、停止タグな
ど）を直接的に獲得し、他方では補助記憶装置８１〜８
３のうち適当な補助記憶装置からの特殊データ（例え
ば、パルス時間関係、インターバル時間、ＡＬＵの命令
コードなど）を獲得する。このように、補助記憶装置８
１〜８３内に種々の特殊命令シーケンスを記憶させてお
く場合には、これらの命令シーケンスを簡単に組み合わ
せることができるから、これによりプログラミング上の
利点を享受することができる。但し、この場合におい
て、補助記憶装置という中間回路が存在するために時間
的なオーバヘッドが一層大きくなる。

【００１１】

【実施例】図１には、巡回的な繰り返しの対象となるパ
ルス・インターバルのシーケンスが示されている。図示
のように、このパルス・インターバル・シーケンスは、
持続時間Ｔ１の３つのパルス・インターバル（３×Ｔ
１）と、持続時間Ｔ２の５つのパルス・インターバル
（５×Ｔ２）と、持続時間Ｔ３の２つのパルス・インタ
ーバル（２×Ｔ３）とから成る。このパルス・インター
バル・シーケンス（３×Ｔ１−５×Ｔ２−２×Ｔ３）、
即ち繰り返しサイクルは、１０２４回繰り返されるもの
である（１０２４×）。ここで、係数３と持続時間Ｔ１
の値がアドレス１に格納され、係数５と持続時間Ｔ２の
値がアドレス２に、係数２と持続時間Ｔ３の値がアドレ
ス３に、そして繰り返しサイクルの開始タグと終了タグ
がアドレス１及びアドレス３にそれぞれ格納されるもの
と仮定する。

【００１２】図２には、図１のパルス・インターバル・
シーケンスを生成するためのコンピュータ制御機構、即
ちプリ・プロセッサ１、レボルバ・プロセッサ２、ポス
ト・プロセッサ３、及びパルス・サイクル生成器４の組
み合わせが示されている。

【００１３】生成すべきパルス・インターバル・シーケ
ンス用のタスクは、プリ・プロセッサ１内に格納されて
おり、そこで利用可能である。

【００１４】現在の技術水準に従った高速プロセッサで
は、速度に起因して間接アドレッシングを行うことは困
難である。従って、この型の高速プロセッサは、（間接
アドレッシングの使用につながる）高級プログラム言語
ではなく、機械語でプログラムされるのが普通である。

【００１５】しかし、本発明に従ったコンピュータ制御
機構内のプリ・プロセッサ１は、間接アドレッシングを
伴う高級プログラム言語を使用することができる。この
ことに由来する欠点は、後述のように他の手段によって
回避され、間接アドレッシングに関連する利点によって
十分に補償されるのである。プリ・プロセッサ１は、レ
ボルバ・プロセッサ２に対し、制御情報を供給するだけ
でなく、同一の持続時間を有し且つ先行パルス・インタ
ーバルの直後に続くパルス・インターバルの数に関する
データ（例えば、３×Ｔ１、５×Ｔ２、２×Ｔ３）及び
パルス・インターバル・シーケンスの巡回的な繰り返し
に関する情報（例えば、１０２４回）を保持するレコー
ドをも供給する。なお、パルス・インターバル・シーケ
ンスの巡回的な繰り返しは、その全てが間接アドレッシ
ングによらないで行われる。

【００１６】ここで、レボルバ・プロセッサ２の機能
（詳細については、図４〜図９に関連する後述の内容を
参照）を簡述すると、ｎ個のクロック時間の後に、レコ
ード１が入力ステーションを経由してレボルバ・プロセ
ッサ２のｎ番目のステージ（出力ステーション）にシフ
トされると、パルス・インターバル周期（３×Ｔ１、５
×Ｔ２、２×Ｔ３）の１０２４回の繰り返し出力が完了
するまで、入力ステーションにおける後続のデータ入力
が中断される。次に、データ入力が行われ、その情報が
（図４の矢印の方向に）順次にシフトされる。パルス・
インターバル周期が１０２４回繰り返されている間、プ
リ・プロセッサ１からのデータ入力は、レボルバ・プロ
セッサ２において停止されている。但し、プリ・プロセ
ッサ１は、この時間を使用して、レボルバ・プロセッサ
２にレコードを出力する前に、間接アドレッシング（ポ
インタ・アドレス命令の実行）を行うことができる。

【００１７】このように、初期段階が完了して、レボル
バ・プロセッサ２の全ステージに対する１回のロードが
完了する場合、アドレス命令の実行に必要な時間は、コ
ンピュータ制御機構内の時間的な要件に対しもはや如何
なる影響も与えなくなる。

【００１８】かくて、図２のプリ・プロセッサ１は、特
別の機能タスクを有する。前述のように、プリ・プロセ
ッサ１の機能とは、レボルバ・プロセッサ２に対し複数
のレコードを順次に供給することである。

【００１９】しかし、このように簡単な機能は、プロセ
ッサのみが充足する特定の要件を必要としない限り、プ
ロセッサよりも簡単なユニットによってこれを遂行する
ことができる。この選択は、テスト用のパルス・インタ
ーバル・シーケンスを生成する際の要件に依存し、特に
可変の間接アドレッシング・ポインタを通してアドレッ
シングを行うことに依存する。例えば、このようなポイ
ンタが存在しない場合には、１つのレコード・アドレス
から他の１つのレコード・アドレスへ分岐することしか
できない。例えば、アドレスＡ１（レコード１が置かれている）から、アドレスＡ２（レコード２が置かれている）へ分岐し、
次にアドレスＡ３（レコード３が置かれている）へ分岐す
る、というようになる。

【００２０】しかし、ポインタ・アドレスＡＸへの中間
分岐を行って、そこでプログラムによってアドレス値の
変数を見出すことが頻繁に必要となる。このアドレス値
は、分岐コマンドの１回目の実行時には、アドレス１０
の値を有し、分岐コマンドの２回目の実行時には、例え
ば１０だけ増分した値、この場合はアドレス２０の値を
有することがある。

【００２１】プリ・プロセッサ１のタスクは、ポインタ
・アドレス命令をレボルバ・プロセッサ２から遠ざけ、
かかる命令をプリ・プロセッサ１それ自体で実行して、
諸レコードが格納された複数のアドレスだけをレボルバ
・プロセッサ２に順次に供給することである。

【００２２】図４〜図９には、レボルバ・プロセッサ２
の機能手続きが示されている。図４は、クロック時間ｔ
１における状態を示す図である。図４〜図９について簡
述すると、これらの図面の各々は、複数のレコード（例
えば、３×Ｔ１や、繰り返しサイクルの開始タグ、終了
タグなどの情報を保持する）を、矢印の方向に回転する
レボルバ・プロセッサ２内の諸ステージの内容としてい
る。プリ・プロセッサ１は、各レコードをレボルバ・プ
ロセッサ２の入力ステーションに供給する。これらのレ
コードは、レボルバ・プロセッサ２の出力ステーション
からポスト・プロセッサ３に順次に出力され、そこから
更にパルス・サイクル生成器４に供給される。レボルバ
・プロセッサ２は、複数のレコードを収容するために、
ｎ個のステージを備えなければならない。図４に示され
ているように、レコード１は、クロック時間ｔ１におい
て、プリ・プロセッサ１によってレボルバ・プロセッサ
２に入力される。前述のように、レコード１は、プリ・
プロセッサ１のアドレス１からの情報（即ち、３×Ｔ１
と、繰り返しサイクルの開始タグ）を保持する。レボル
バ・プロセッサ２の各ステージの内容は、次のクロック
・パルスが入るたびに、矢印の方向に１ステージ分ずつ
順次にシフトされ、クロック時間が新しくなるたびに、
プリ・プロセッサ１によってレボルバ・プロセッサ２の
入力ステーションに新しいレコードが入力される。

【００２３】図５には、クロック時間ｔ１〜ｔ３におけ
るレボルバ・プロセッサ２の状態が示されている。レコ
ード１は、図４の位置１から図５の位置３にシフトされ
ている。レコード２は、クロック時間ｔ２で入力されて
から、入力ステーション（位置１）を経由して位置２に
シフトされている。レコード３は、クロック時間ｔ３で
位置１に入力される。

【００２４】プリ・プロセッサ１からレボルバ・プロセ
ッサ２に送られる諸レコードは、分岐動作又はこれと類
似する動作を一切含んでいない。プリ・プロセッサ１の
実際のタスクは、分岐動作が依然として生じる処の元の
データ・フローを処理することであるから、複数のレコ
ードだけがレボルバ・プロセッサ２に出力されるに過ぎ
ない（実際には、これに対応する制御情報として、例え
ば多数のアドレスを経由するプログラム（サブ）ループ
の開始タグ、ループ・サイクルの数、プログラム（サ
ブ）ループの終了タグ、サイクル時間、サイクル数、又
はポスト・プロセッサ３内にある補助記憶装置用のポイ
ンタ・アドレスなど、最終的にポスト・プロセッサ３内
で処理される追加データなども、レボルバ・プロセッサ
２に出力される）。

【００２５】図６には、レコード１が出力ステーション
に到達している処の、後のクロック時間におけるレボル
バ・プロセッサ２の機能手続きが示されている。このク
ロック時間において、レコード１はレボルバ・プロセッ
サ２の位置ｎに置かれ、レコード２はレボルバ・プロセ
ッサ２の位置ｎ−１に、そしてレコード３は位置ｎ−２
に置かれている。レコード１〜３が入力ステーションに
入力された時のクロック時間は、ｔ１〜ｔ３として示さ
れている。位置ｎに置かれているレコード１は、他のデ
ータに加えて、繰り返しサイクルがここから開始すると
いう情報（繰り返しサイクルの開始タグ）を保持してい
る。位置ｎ−２に置かれているレコード３は、繰り返し
サイクルがここで終了するという情報（繰り返しサイク
ルの終了タグ）を保持している。この情報は、レコード
１〜３に対するデータ・フローを制御するものであり、
繰り返しサイクル（３×Ｔ１、５×Ｔ２、２×Ｔ３）が
１０２４回繰り返されることを想定している。先ず、図
６に示すように、レコード１がポスト・プロセッサ３に
供給される。次に、図７に示すように、レコード２が位
置ｎ−１から位置ｎにシフトされ、レコード３が位置ｎ
−２から位置ｎ−１にシフトされる。この場合、位置ｎ
（図６）に置かれていたレコード１は、レコード３によ
って解放された位置ｎ−２（図７）に送られる。従っ
て、図７の状態では、レコード２が出力位置ｎに置かれ
ているから、その情報がポスト・プロセッサ３に供給さ
れる。次に、図８に示されているように、レコード１〜
３の巡回的なシフトが行われて、レコード３が位置ｎ−
１（図７）から位置ｎ（図８）にシフトされ、レコード
１が位置ｎ−２（図７）から位置ｎ−１（図８）に、レ
コード２が位置ｎ（図７）から位置ｎ−２（図８）にシ
フトされる。図７に示されているクロック時間には、出
力ステーション内のレコード２がポスト・プロセッサ３
に転送される。その後、先のシフト（図８参照）と同様
のレコード１〜３の巡回的なシフトが行われて、図９に
示されているように、レコード１が再び位置ｎに置かれ
ることになる。このクロック時間において、繰り返しサ
イクル（３×Ｔ１、５×Ｔ２、２×Ｔ３）の１０２４回
の繰り返しのうち第１回目はすでに完了しているから、
後続の１０２３回の繰り返しを（減分器の制御下で）処
理すればよい。このため、レボルバ・プロセッサ２の内
部でレコード１〜３の巡回的なシフトが繰り返されてい
る間は、プリ・プロセッサ１からレボルバ・プロセッサ
２へのデータ入力が中断される。データ入力を継続する
ことができるのは、繰り返しサイクル（３×Ｔ１、５×
Ｔ２、２×Ｔ３）の１０２４回の繰り返しが完了した場
合だけである。レボルバ・プロセッサ２の出力ステーシ
ョンの内容は、当該ステーションでシフトが生じるたび
に、データの繰り返しを伴わずに、ポスト・プロセッサ
３の第１ステージに転送される。このようにして、転送
される情報が直列化され、更に簡素化される。

【００２６】図１０及び図１１には、ポスト・プロセッ
サ３内のデータ・フローが示されている。図示のよう
に、ポスト・プロセッサ３は、レボルバ・プロセッサ２
の出力ステーションから個別的な複数のレコード（例え
ば、３×Ｔ１、５×Ｔ２、２×Ｔ３）を順次に受け取
る。次に、この情報は、シフト・レジスタ内のように当
該レコードに特有の方法で、ポスト・プロセッサ３の個
別的なステージを通してプッシュされる。図１０に示す
ように、レコード１からの情報（３×Ｔ１）、即ち持続
時間Ｔ１を有する３つの連続的なパルス・インターバル
を表す情報が、ポスト・プロセッサ３の出力側に到達す
ると、この情報はパルス・サイクル生成器４に供給され
て、これらのパルス・サイクルがカウンタの制御下で生
成される。この型のパルス・サイクル生成器４の実施例
は、ドイツ国特許第２８７９７０９号（日本国特許第１
３１８９８０号に対応）に開示されている。

【００２７】しかし、ポスト・プロセッサ３は、シフト
・レジスタの機能を遂行するだけでなく、特定アドレス
への分岐も実行可能でなければならない（これがプロセ
ッサを必要とする所以でもある）。３×Ｔ１を割り当て
るために、パルス・インターバル生成器４には、ポスト
・プロセッサ３内の特定アドレスに格納された持続時間
Ｔ１の値を連続して３回供給しなければならない。

【００２８】ポスト・プロセッサ３の次のクロック時間
では、図１１に示されているような状況が生じる。この
場合において、レコード２からの情報（即ち、５×Ｔ
２）が、ポスト・プロセッサ３の出力側にある。この情
報は、持続時間Ｔ１のパルス・インターバルを３回生成
した後に、持続時間Ｔ２のパルス・インターバルを５回
生成するために、パルス・サイクル生成器４に供給され
る。次に、繰り返しサイクル（３×Ｔ１、５×Ｔ２、２
×Ｔ３）の１０２４回の繰り返しが完了するまで、前述
と同様のプロセスが継続的に繰り返される。

【００２９】図１２には、パルス・サイクル生成器４に
関連するポスト・プロセッサ３の機能的な側面がやや詳
細に示されている。

【００３０】レボルバ・プロセッサ２からポスト・プロ
セッサ３に入力されるレコードの各々は、適当な制御情
報に加えて、パルス・インターバルの数及び持続時間
（例えば、３×Ｔ１）を保持している。これらのレコー
ドは、図１２の記号Ｃによって示されるように、ポスト
・プロセッサ３にクロック駆動され、矢印の方向にレジ
スタ・ステージ３１〜３６を通してシフトされる。これ
らのレジスタ・ステージ３１〜３６は、線３７上のレボ
ルバ・プロセッサ・クロック信号によってクロックされ
る。前述のように、プログラミング上の利点を享受する
ために、公知の補助記憶装置４１及び遅延素子４２から
成る中間回路４０を、２つのレジスタ・ステージの間に
接続することができる。特定のデータ、例えばパルス・
インターバルの数及び持続時間（３×Ｔ１など）は、補
助記憶装置４１を通過する。他方、別の情報（好ましく
は制御データとしての、読み出し／書き込みコマンド、
データ生成器やタイミング生成器などの後続プロセッサ
用の制御信号）は、遅延素子４２を介して次のレジスタ
・ステージに直接送られる。この遅延は、補助記憶装置
４１に起因する追加のアクセス時間を補償するために用
いられる。中間回路４０に起因するレジスタ・ステージ
３５及び３６の間の遅延は、遅延素子３８によって補償
される。特に、レジスタ・ステージ３１〜３５は、所望
の値、例えばパルス・インターバルの持続時間の値が格
納されているメモリ・アドレスを保持する。このような
値へのアクセスは、レジスタ・ステージ３１〜３５に保
持されているメモリ・アドレスを介して行うことができ
る。他方、ポスト・プロセッサ３のレジスタ５０は、本
発明に従った極めて高速の処理を可能にする。レジスタ
５０は、レジスタ・ステージ３１〜３５のようにメモリ
・アドレスを保持するのではなくて、これらのメモリ・
アドレスで呼び出すことができる値、なかでも持続時間
Ｔ１の値などを保持する。もし、この値を処理の過程で
何回かアクセスする必要があれば、この動作をメモリ・
アドレスを介して間接的にではなく、直接的に行うこと
ができる。処理時間を減少させるという本発明の利点
は、このようにして得られることになる。持続時間Ｔ１
の値はこのレジスタ５０（これは、例えば３×Ｔ１や対
応する制御データを保持する）から、線５１を介してパ
ルス・サイクル生成器４に供給され、係数３は線５３を
介して減分器５５へ、制御データは線５２を介して補助
プロセッサ（図示していないが、例えばデータ生成器
や、タイミング生成器など）に供給される。発振器５６
は、クロック信号をパルス・サイクル生成器４に供給
し、また線６４及び６５を介してレボルバ・プロセッサ
２にも供給する。もし、プリ・プロセッサ１が独立的に
動作する専用の発振器を持っていなければ、このクロッ
ク信号を、線６６を介してプリ・プロセッサ１に供給す
ることもできる。ＡＮＤゲート５７は次の３入力、即ちポスト・プロセッサ３の活動化入力（５９）減分器５５のカウンタ状態０入力（６０）サイクル生成器４が生成したパルス・インターバル入力
（５８）を有し、これらの入力条件が満足されるとき、その出力
６１及び線６２を介してレジスタ５０をクロックすると
ともに、線６３を介してレボルバ・プロセッサ２を同期
化する。線６５、６６、及び６３は、コンピュータ制御
機構全体の同期化回路（図１３参照）に接続されてい
る。

【００３１】図１３には、プリ・プロセッサ１、レボル
バ・プロセッサ２、及びポスト・プロセッサ３から成る
コンピュータ制御機構全体の同期化回路が示されてい
る。各プロセッサからの情報の流れは、太い矢印で示さ
れている。プリ・プロセッサ１及びレボルバ・プロセッ
サ２は、線６６及び６５を介してそれぞれクロックされ
る（図１２参照）。レボルバ・プロセッサ２の出力クロ
ック信号は、線３７を介して減分／増分カウンタ７１に
送られる。

【００３２】この出力クロック信号が、減分／増分カウ
ンタ７１を増分するのに対し、ポスト・プロセッサ３か
ら線６３に生ぜられる出力信号は、減分／増分カウンタ
７１を減分する。線６３上の信号は、ポスト・プロセッ
サ３内の繰り返しが完了したこと、例えば情報（３×Ｔ
１）に基づいて、持続時間Ｔ１のパルス・インターバル
が３回にわたって繰り返し生成されたことを意味する。
減分／増分カウンタ７１のカウントは、値Ｄとして比較
器７２に与えられ、そこでこの値が線７３上の値Ｅと比
較される。この値Ｅは、ポスト・プロセッサ３内のレジ
スタ・ステージの数を表す。比較器７２は、その入力Ｄ
及びＥが互いに一致することを決定すると、その出力線
７７を介してレボルバ・プロセッサ２のクロッキングを
停止させる。他方、Ｄ＜Ｅの関係が成立する場合、レボ
ルバ・プロセッサ２のクロッキングが再び解除される。

【００３３】プリ・プロセッサ１の出力クロック信号
は、減分／増分カウンタ７４に送られる。この出力クロ
ック信号が、減分／増分カウンタ７４を増分するのに対
し、レボルバ・プロセッサ２の出力クロック信号は、減
分／増分カウンタ７４を減分する。減分／増分カウンタ
７４の値Ａは比較器７５に送られ、そこでこの値が線７
６上の値Ｂと比較される。この値Ｂは、レボルバ・プロ
セッサ２のステージ数を表す。これらの２つの値が等し
い場合、プリ・プロセッサ１のクロッキングは、比較器
７５の出力線７９を介して停止される。他方、Ａ＜Ｂの
関係が成立する場合、プリ・プロセッサ１のクロッキン
グが再び解除される。

【００３４】以上で明らかなように、これらのプロセッ
サは、「ボトム・ツー・トップ」式に同期が取られる。
即ち、ポスト・プロセッサ３は、レボルバ・プロセッサ
２がポスト・プロセッサ３にデータを供給できる時間を
決定し、レボルバ・プロセッサ２は、プリ・プロセッサ
１がレボルバ・プロセッサ２にデータを供給できる時間
を決定するのである。

【００３５】

【発明の効果】以上のように、本発明によれば、プロセ
ッサ内の制御ユニットが必要とする処理時間を約５０％
程度も減少させることができる。このことが可能となる
のは、初期段階の後に、処理に必要な動作が、プロセッ
サ内のメモリ・アクセスと同時に、このプロセッサとは
別個のユニット内で実行されるからである。

【図面の簡単な説明】

【図１】巡回的に繰り返して生成されるパルス・インタ
ーバルのシーケンスを示す図である。

【図２】図１のパルス・インターバル・シーケンスを生
成するために用いられるコンピュータ制御機構、即ちプ
リ・プロセッサ、レボルバ・プロセッサ、ポスト・プロ
セッサ、及びパルス・サイクル生成器の組み合わせを示
す図である。

【図３】主プロセッサと補助記憶装置とを備えた、従来
技術のテスト・システムを示す図である。

【図４】クロック時間ｔ１におけるレボルバ・プロセッ
サ内の機能手続きを示す図である。

【図５】クロック時間ｔ１〜ｔ３を想定したレボルバ・
プロセッサ内の機能手続きを示す図である。

【図６】ポスト・プロセッサへのデータの最初の出力
が、３つのレコードを包含するシーケンスの複数回の繰
り返しの開始時に完了するようにした、クロック時間ｔ
１〜ｔｎを想定したレボルバ・プロセッサの機能手続き
を示す図である。

【図７】図６の状態の後のクロック時間におけるレボル
バ・プロセッサの機能手続きを示す図である。

【図８】図７の状態の後のクロック時間におけるレボル
バ・プロセッサの機能手続きを示す図である。

【図９】図８の状態の後のクロック時間におけるレボル
バ・プロセッサの機能手続きを示す図である。

【図１０】持続時間Ｔ１の同一パルス・インターバルを
連続的に生成するためのデータを最初にパルス・サイク
ル生成器に出力するようにした、ポスト・プロセッサ内
のデータ・フローを示す図である。

【図１１】図１０の状態の後に、持続時間Ｔ２の同一パ
ルス・インターバルを連続的に生成するためのデータを
パルス・サイクル生成器に出力するようにした、ポスト
・プロセッサ内のデータ・フローを示す図である。

【図１２】ポスト・プロセッサの機能を示す図である。

【図１３】プリ・プロセッサ、レボルバ・プロセッサ、
及びポスト・プロセッサから成るコンピュータ制御機構
全体の同期化回路を示す図である。

【符号の説明】

１プリ・プロセッサ２レボルバ・プロセッサ３ポスト・プロセッサ４パルス・サイクル生成器３８、４２遅延素子４０中間回路５５減分器５６発振器５８パルス・インターバル入力７１、７４減分／増分カウンタ７２、７５比較器８０主プロセッサ８４アドレス生成器８５データ生成器８６クロック・パルス生成器

Claims

(57)【特許請求の範囲】

【請求項１】次の各ステップから成る、コンピュータ制
御によるパルス・インターバル・シーケンスの生成方
法。（イ）前記パルス・インターバル・シーケンス内の同一
の各パルス・インターバルが連続する数と、当該各パル
ス・インターバルの持続時間とを示すデータを供給する
ステップ。（ロ）前記パルス・インターバル・シーケンスの繰り返
し回数と、当該パルス・インターバル・シーケンス内の
最初のパルス・インターバル及び最後のパルス・インタ
ーバルをそれぞれマークする開始タグ及び終了タグとを
示すデータを供給するステップ。（ハ）ｎ個（但し、ｎは１より大きい正の整数）のステ
ージを有し、そのうちの第１のステージが入力ステーシ
ョンであり且つｎ番目のステージが出力ステーションで
あるレボルバ・プロセッサにおいて、当該入力ステーシ
ョンに供給された前記データを、クロック制御により、
当該出力ステーションに向けて順次的にシフトさせるス
テップ。（ニ）前記クロック制御による順次的なシフトによって
前記出力ステーションに到達した前記データをパルス・
インターバル生成器に供給して、前記パルス・インター
バル・シーケンスを生成させるとともに、前記出力ステ
ーションに到達した前記開始タグを示すデータに応答し
て前記入力ステーションにおける前記データの入力及び
前記クロック制御による順次的なシフトを中断するステ
ップ。（ホ）前記パルス・インターバル・シーケンス内の前記
最初のパルス・インターバルから前記最後のパルス・イ
ンターバルまでの各パルス・インターバルが、前記繰り
返し回数に従って繰り返して生成されるように、前記レ
ボルバ・プロセッサの制御により、前記ステージを巡回
的にアドレスするステップ。（ヘ）アドレスされた各ステージのデータを前記出力ス
テーションを経由して前記パルス・インターバル生成器
に供給するステップ。