JPH06102319A

JPH06102319A - コンピュータ制御によるパルス・インターバル・シーケンス生成方法

Info

Publication number: JPH06102319A
Application number: JP5132141A
Authority: JP
Inventors: Dieter E Staiger; ディエタル・アーンスト・スタイガル
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-07-23
Filing date: 1993-06-02
Publication date: 1994-04-15
Anticipated expiration: 2012-11-05
Also published as: JP2673145B2; US5524123A; EP0579857A1

Abstract

(57)【要約】【目的】パルス・インターバルが繰返される期間のパ
ルス・インターバル・シーケンスをコンピュータ制御に
より生成する方法及び機構を提供する。【構成】プレプロセッサ１は、直後に連続するパルス
・インターバル・シーケンスの数と期間を示すデータ等
をプロセッサ２に順次に与える。このデータは、クロッ
ク制御によりレボルバ・プロセッサ２内のｎ個のステー
ジで順次に巡回し、出力ステーションに届いたデータは
（ポストプロセッサによって）パルス・インターバル発
生器に与えられ、パルス・インターバル・シーケンスが
生成される。巡回アドレッシングが終了した後、レボル
バ・プロセッサ２の入力ステーションのデータ入力とデ
ータの巡回が継続し、ポストプロセッサ３は、連続した
パルス・インターバルの値を生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス・インターバル
が繰返される期間のパルス・インターバルをコンピュー
タ制御により生成する方法に関する。

【０００２】

【従来の技術】上記の方法は、例えばドイツ特許出願第
２７４６７４３号に見られる。

【０００３】本発明のこの方法の基本的な特徴は、生成
されるパルス・インターバルの間にデッド・タイムが生
じないことである。パルス・インターバルの長さは減分
器によって判定される。減分器は、減分プロシジャが実
行される「前」（すなわち状態 "０" になる前）に、
（次のパルス・サイクルの）新しい値を受取るので、新
しい減分プロシジャは前のものの「直後」に生じる。

【０００４】一般にこのプロシジャを実現するのにプロ
セッサが用いられる。ほとんどのプロセッサは"フォン
・ノイマンの原理"で動作する。すなわち実行のために
（プログラム）バッファに含まれる命令がコントローラ
に与えられる。命令が実行されると、プロセッサは次の
命令が格納された、プログラム・バッファ内の次のアド
レスを処理の対象にする。

【０００５】高速コンピュータのプロセッサのサイクル
時間は、記憶域のアクセス時間と、コントローラ・ユニ
ットの処理時間によって等しく決定される。

【０００６】パルス・インターバル・シーケンスの生成
は、特に高速記憶装置とロジック回路のテストを目的と
した場合には、（テスト・パルスをセットできる）極め
て短いパルス・インターバルの生成を要する。

【０００７】

【発明が解決しようとする課題】本発明の目的は、可能
な限り短いパルス間隔（＜１０ｎｓｅｃなど）のパルス
・インターバルが巡回反復する期間のパルス・インター
バル・シーケンスを生成することである。

【０００８】本発明の目的は、請求項１に記載の方式に
よって達成される。本発明の展開とその利点については
従属項で明らかにしている。

【０００９】本発明は、プロセッサ内の制御装置に必要
な処理時間を効率的に節約するものである。節約される
時間は約５０％である。これは初期段階に続いて、処理
に必要な方式が、プロセッサ内のメモリ・アクセスと同
時にプロセッサとは別の装置内で実行されることによ
る。

【００１０】

【課題を解決するための手段】現在の技術には、図３に
示すように中央記憶域を持つ主プロセッサ８０のほかに
２次記憶域８１、８２、８３を加えたテスト・システム
がある。主プロセッサ８０は、アドレス発生器８４、デ
ータ発生器８５、及びクロック・パルス発生器８６に直
接に、また２次記憶域を介しても接続され、各発生器の
部分は、パルス・インターバル・シーケンスを生成する
回路８７に接続される。

【００１１】２次記憶域は、さまざまな特殊命令シーケ
ンスを保持する。発生器回路８４、８５、８６は、その
情報を一方では中央記憶域から直接に（プログラム開始
アドレス、開始、停止などの一般データを）得、一方で
は対応する２次記憶域から（パルス時間関係、インター
バル時間、算術論理ユニットのＡＬＵのオプコードなど
の特殊データを）得る。プログラミングの観点からは、
２次記憶域にさまざまな特殊命令シーケンスを与えるこ
とで大きな利点が得られる。つまり２次記憶域内の各種
の命令シーケンスは簡単に組合わせることができる。た
だしこの場合は、２次記憶域という中間回路によって時
間のオーバヘッドがさらに大きくなる。

【００１２】

【実施例】図１は、生成される繰返しインターバルのシ
ーケンスを示す。時間Ｔ１の３つのパルス・インターバ
ル（３×Ｔ１）に、時間Ｔ２の５つのパルス・インター
バル（５×Ｔ２）と時間Ｔ３の２つのパルス・インター
バル（２×Ｔ３）が続く。パルス・インターバルのこの
シーケンス、３×Ｔ１−５×Ｔ２−２×Ｔ３は、１０２
４回繰返されるものである（１０２４×）。ここでは、
係数３と時間Ｔ１の値がアドレス１に、計数５と時間Ｔ
２の値がアドレス２に、計数２と時間Ｔ３の値がアドレ
ス３に格納され、さらに、１０２４回のサイクルの開始
と終了がアドレス１、３に格納されると仮定する。

【００１３】図２は、図１に示したパルス・インターバ
ル・シーケンスのコンピュータ制御による生成を示す。
プレプロセッサ１、レボルバ・プロセッサ２、ポストプ
ロセッサ３、及びパルス・サイクル発生器４が用いられ
る。

【００１４】生成されるパルス・インターバル・シーケ
ンスのタスクは、プレプロセッサ４で得られる（格納さ
れる）。

【００１５】現在の技術に従った高速プロセッサでは、
速度が原因で間接アドレッシングは不可能である。従っ
て、この種の高速プロセッサは、一般的には（間接アド
レッシングを利用する）高級プログラム言語ではなく機
械語でプログラムされる。

【００１６】本発明に含まれるシステムのプレプロセッ
サは、間接アドレッシングで高級プログラム言語を使用
することができる。これによる欠点は、後述するように
他の方式によって回避され、他の利点によって十二分に
補われる。プレプロセッサは、制御情報のほかに、互い
に直後に続く同一時間のパルス・インターバル（３×Ｔ
１、５×Ｔ２、２×Ｔ３など）の数についてのデータを
含むレコードと、パルス・インターバル・シーケンスの
巡回反復（１０２４回など）についての情報をレボルバ
・プロセッサに与え、これらがすべて間接アドレッシン
グを行なわずに実現される。

【００１７】レボルバ・プロセッサ２の機能は、図４乃
至図９と共に詳しく述べることができる。レコード１が
ｎ回のクロック・サイクル後に入力ステーションを経由
して、例のレボルバ・プロセッサのｎ番目の仮設ステー
ジ（出力ステーション）に届くとすぐ、入力ステーショ
ン側の後続のデータ入力が、パルス・インターバル時間
３×Ｔ１、５×Ｔ２、２×Ｔ３の１０２５回の出力が完
了するまで中断される。次にデータ入力が続き、情報が
段階的にさらにスイッチングされる。プレプロセッサ１
からのデータ入力は、１０２５回のパルス・インターバ
ル時間の反復時にレボルバ・プロセッサ２で停止する
が、この時間はプレプロセッサ１が、レボルバ・プロセ
ッサへのデータ・レコードの出力前に間接アドレッシン
グ（ポインタ・アドレス命令の実行）のために使うこと
ができる。

【００１８】このようにして、初期段階すなわちレボル
バ・プロセッサ２の全ステージの１回のロードが完了す
れば、アドレス命令の実行に必要な時間は、システム全
体の時間条件に影響を与えなくなる。

【００１９】図２のプレプロセッサ１はこのように特別
な機能タスクをもつ。上述のように、プレプロセッサ１
の特別な目的は、レボルバ・プロセッサ２に順列レコー
ドを与えることである。

【００２０】このようにシンプルな機能は、プロセッサ
でしか満足できない特別な条件を満足する必要がない場
合は、プロセッサほど複雑ではないユニットにもたせる
こともできる。これはテストを目的に、特に可変間接ア
ドレッシング"ポインタ"を通してアドレッシングを行な
うために、パルス・インターバル・シーケンスを生成す
る際の条件による。例えば、このような"ポインタ"がな
い場合、１つのレコード・アドレスから別のレコード・
アドレスへ分岐することしかできない。例えば、アドレ
スＡ１（レコード１が位置する）から、アドレスＡ２
（レコード２が位置する）へ、次に、アドレスＡ３（レ
コード３が位置する）へ、というようになる。

【００２１】しかし、"ポインタ"アドレスＡＸ（プログ
ラムによって変化するアドレス値が位置する）への中間
分岐がしばしば必要になる。その場合、このアドレス値
は分岐コマンドの１回目の実行でアドレス１０の値を持
ち、２回目の実行では、例えば１０だけ増分した値、こ
の例ではアドレス２０を持つ。

【００２２】プレプロセッサ１のタスクは、"ポインタ"
アドレス命令をレボルバ・プロセッサ２とは別に維持し
て、その命令自体を実行し、レコードが格納された順ア
ドレスをレボルバ・プロセッサ２に与えるだけである。

【００２３】図４乃至図９は、レボルバ・プロセッサの
機能プロシジャを示す。図４はクロック時間ｔ１におけ
る図である。この略図は、レコード（３×Ｔ１、繰返し
サイクルの始め、終わりなどの情報を含む）を、矢印の
方向に回転する"レボルバ"プロセッサ内のマガジンのチ
ャンバの内容としている。プレプロセッサはレコードを
入力ステーションに与える。レコードは「出力」と示し
たステーションでポストプロセッサ３に出力され、そこ
で情報がさらにパルス・サイクル発生器４に送られる。
レボルバ・プロセッサは、レコードを収容するために、
ｎ個のステージ（"レボルバ・マガジン・チャンバ"）を
持つことになる。レコードはクロック・サイクルｔ１の
時間に、プレプロセッサ１によってレボルバ・プロセッ
サ２に入力される。このレコードは、上述のように、プ
レプロセッサのアドレス１からの情報すなわち３×Ｔ１
と１０２４回のサイクルの開始を含む。 "レボルバ・プ
ロセッサのステージ" の内容は、次のクロック・パルス
が入るたびに、矢印の方向にステージ１つ移動し、クロ
ック・サイクルが新しくなるたびに、入力ステーション
でプレプロセッサ１によってレボルバ・プロセッサ２に
新しいレコードも入力される。

【００２４】図５は、クロック・サイクルｔ１、ｔ２、
ｔ３でのレボルバ・プロセッサの状態を示す。レコード
１は、図４の位置１から図５の位置３に移動している。
レコード２は、クロック・サイクルｔ２で入力されてか
ら、入力ステーション（位置１）を経由して位置２に移
動している。レコード３はクロック・サイクルｔ３で位
置１に入力される。

【００２５】プレプロセッサからレボルバ・プロセッサ
に送られたレコードは、分岐操作などを含まなくなる。
プレプロセッサの実際のタスクは、分岐操作が残ってい
る元のデータ・フローを処理することであり、これによ
り、レコードだけがレボルバ・プロセッサに出力される
（及び、複数のアドレスによるプログラム（サブ）ルー
プの開始タグ、ループ・サイクル数、プログラム（サ
ブ）ループの終了タグ、サイクル時間、サイクル数、ま
たはポストプロセッサ内の２次記憶域のポインタ・アド
レスなど、最終的にポストプロセッサ内で処理されるデ
ータなど、対応する制御情報）。

【００２６】図６は、後の時間でのレボルバ・プロセッ
サの機能プロシジャを示す。ここでレコード１は出力ス
テーションに到達している。この時、レコード１はレボ
ルバ・プロセッサの位置ｎにあり、レコード２はレボル
バ・プロセッサの位置ｎ−１に、レコード３は位置ｎ−
２にある。これらのレコードが入力ステーションで入力
された時のクロック・サイクルはｔ１、ｔ２、ｔ３で示
している。位置ｎのレコード１は、１０２４回のサイク
ルがここから始まるという情報などを含む。位置ｎ−２
のレコード３は、１０２４回繰返されるサイクルの終わ
りがこの点にあることを示す。この情報は、レコード
１、２、３のデータ・フローを制御するものであり、サ
イクル３×Ｔ１、５×Ｔ２、２×Ｔ３が１０２４回繰返
されることを想定している。まず、図６に示すように、
レコード１内の情報がポストプロセッサに与えられる。
次に（図７）レコード２が位置ｎ−１から位置ｎに移さ
れ、レコード３が位置ｎ−２から位置ｎ−１に移され
る。図６の位置ｎからのレコード１は、ｎ−２のレコー
ド３によって解除された位置に送られる（図７）。ここ
で（図７）、レコード２は出力位置ｎに位置し、その情
報がポストプロセッサに与えられる。次に、レコードが
さらに巡回シフトされ（図８）、レコード３が位置ｎ−
１（図７）から位置ｎ（図８）に移動し、レコード１が
位置ｎ−２（図７）から位置ｎ−１（図８）に、レコー
ド２が位置ｎ（図７）から位置ｎ−２（図８）に移動す
る。図７の時点で、出力ステーションのレコード２はポ
ストプロセッサに転送される。次に先のシフトと同様の
レコード１、２、３の巡回シフトが生じる（図８参
照）。これにより、図９から分かるようにレコード１が
また位置ｎに入る。この時、サイクル３×Ｔ１、５×Ｔ
２、２×Ｔ３の１０２４回の繰返しの第１回目はすでに
終了しているので、後続の１０２３回（減分器によって
制御される）を処理すればよい。プレプロセッサからレ
ボルバ・プロセッサへのデータ入力は、レボルバ・プロ
セッサ内のサイクルの繰返しの間にロックされる。デー
タ入力が継続するのは、サイクル３×Ｔ１、５×Ｔ２、
２×Ｔ３の１０２４回の繰返しが完了した時だけであ
る。レボルバ・プロセッサの出力ステーションの内容
は、出力ステーションで"シフト"が生じるたびに、反復
データを伴わずに、ポストプロセッサの第１ステージに
転送される。このようにして、転送される情報が直列化
され、さらに簡素化される。

【００２７】図１０、図１１は、ポストプロセッサ３内
のデータ・フローを表わす。ポストプロセッサは、レボ
ルバ・プロセッサの出力ステーションから個々のデータ
・レコード（３×Ｔ１、５×Ｔ２、２×Ｔ３など）を順
次に受信する。この情報は次に、ポストプロセッサの各
ステージに、シフト・レジスタ内のようにレコードに特
有の方法で送られる。図１０に示すように、レコード１
からの情報３×Ｔ１すなわち時間Ｔ１の連続した３つの
パルス・インターバルがポストプロセッサの出力に到達
するとすぐ、この情報はパルス・サイクル発生器に送ら
れ、そこでこれらのパルス・サイクルがカウンタ制御に
よって生成される。このようなパルス・サイクル発生器
の実施例はドイツ特許第２８７９７０９号にみられる。

【００２８】しかしポストプロセッサは、シフト・レジ
スタの機能を満たすのに必要なだけではなく、特定のア
ドレスへの分岐を実行することも可能である（またこれ
がプロセッサを要する理由でもある）。３×Ｔ１を割振
るためには、ポストプロセッサ内の特定のアドレスに格
納されたＴ１の値を連続して３回パルス・インターバル
発生器４に与えなければならない。

【００２９】ポストプロセッサの次のクロック・サイク
ルでは図１１に示す状態が生じる。レコード２から入力
された情報（すなわち５×Ｔ２）はここで、ポストプロ
セッサの出力側にある。この情報は、時間Ｔ１のパルス
・インターバルの３回の生成に、それぞれ時間Ｔ２のパ
ルス・インターバルの５回の生成を続けるために、パル
ス・サイクル発生器４に与えられる。このプロセスに続
いて、パルス時間Ｔ３のパルス・インターバルが２回生
成され、これに時間Ｔ１のパルス・インターバルの３回
の生成、パルス時間Ｔ２のパルス・インターバルの５回
の生成、パルス時間Ｔ３のパルス・インターバルの２回
の生成が続き、以下同様のプロセスが、３×Ｔ１、５×
Ｔ２、２×Ｔ３のサイクルの１０２４回の繰返しが完了
するまで続けられる。

【００３０】図１２は、ポストプロセッサ３の機能の詳
細をパルス・サイクル発生器５４と共に示す。

【００３１】レボルバ・プロセッサ２から入力されたレ
コードは（各々、対応する制御情報のほかに、３×Ｔ１
などのパルス・インターバルの数と時間を含む）、クロ
ック駆動されて、矢印の方向にレジスタ・ステージ３
１、３２、３３、３４、３５、３６にシフトされる。こ
れらのレジスタ・ステージは、ライン３７のレボルバ・
プロセッサ・クロックによってクロックされる。また、
ここでも、従来技術として周知の２次記憶域４１をプロ
グラムする観点から利点を得ようとすれば、２次記憶域
４１の中間回路４０と遅延素子４２を２つのレジスタ・
ステージの間に接続することができる。サイクル時間、
連続した同一サイクルの数など、特定のデータは２次記
憶域４１を通過する。他の情報（好適には、読出し／書
込みコマンド、信号発生器など後続する接続されたプロ
セッサの制御信号、タイミング発生器などの制御デー
タ）は、遅延素子４２を介して次のレジスタ・レベルに
直接送られる。遅延は２次記憶域４１によって生じる別
のアクセス時間を補償するために用いられる。中間回路
４０によってレジスタ・ステージ３５、３６の間に生じ
る時間遅延は、遅延素子３８によって補償される。特に
レジスタ・ステージ３１乃至３５は、所望の値、例えば
パルス・インターバル時間などが格納されたメモリ位置
のアドレスを保持する。このような値へのアクセスは、
レジスタに保持されたメモリ・アドレスを介して可能で
ある。ポストプロセッサ３のレジスタ５０では、本発明
に従った極めて高速な処理が可能である。レジスタ５０
は、上記のレジスタ・ステージ３１乃至３５のようにア
ドレス・データを保持することはなく、これらのアドレ
スで呼出される値、なかでもパルス時間Ｔ１の値などを
保持する。この値を処理の間に何回かアクセスする必要
がある場合、この操作はメモリ・エリアのアドレスを介
して間接的にではなく、直接的に行なえる。時間節約の
利点はこのようにして得られる。Ｔ１の値はこのレジス
タ５０（これは、例えば３×Ｔ１や対応する制御データ
などのデータを転送する）から、ライン５１を介してパ
ルス・サイクル発生器４に送られ、係数３はライン５３
を介して減分器５５へ、制御データはライン５２を介し
て副プロセッサ（図示していないが、例えば信号発生
器、タイマ発生器など）に送られる。発振器５６は、ク
ロック信号をパルス・サイクル発生器４に、またライン
６４、６５を介してレボルバ・プロセッサ２に与える。
このクロック信号は、ライン６６を介してプレプロセッ
サのために、独立動作する専用の発振器をそれが持たな
ければ、用いることもできる。ＡＮＤ回路からの出力６
１は、ポストプロセッサ活動化入力５９減分器５５上のカウンタ状態０入力６０サイクル発生器４によって生成されたパルス・インター
バル入力５８の３入力があり、ライン６２を介してレジスタ５０をク
ロックし、ライン６３を介してレボルバ・プロセッサを
同期化するのに用いられる。ライン６５、６６、６３は
すべて、図１３に示したシステム全体の同期化回路につ
ながる。

【００３２】図１３は、プレプロセッサ、レボルバ・プ
ロセッサ、及びポストプロセッサから成るシステム全体
の同期を表わす。図２に示すとおり、プレプロセッサは
１、レボルバ・プロセッサは２、ポストプロセッサは３
と示している。プロセッサからの情報の流れは大きい矢
印で示した。プレプロセッサ１とレボルバ・プロセッサ
２は、ライン６６、６５を介してクロックされる（図１
０乃至１２参照）。レボルバ・プロセッサの出力クロッ
ク信号はライン３７を減分器／増分器７１に送られる。

【００３３】上記のクロック信号は上記のカウンタを増
分し、ライン６３のポストプロセッサからの出力信号は
カウンタを減分する。ライン６３の信号は、ポストプロ
セッサ上の繰返しが終了したこと、すなわち情報３×Ｔ
１が、パルス時間Ｔ１のパルス・インターバルの生成の
３回の繰返しになったことを意味する。カウンタ７１の
カウントは、値Ｄとして比較回路７２に与えられ、そこ
でこの値がライン７３の値Ｅと比較される。値Ｅはポス
トプロセッサ内のレジスタ・ステージの数を表わす。比
較回路７２はＤとＥが一致することを判定するとすぐ
に、その出力ライン７７を介してレボルバ・プロセッサ
のクロッキングを停止する。Ｄ＜Ｅの場合、レボルバ・
プロセッサのクロッキングは再び解除される。

【００３４】プレプロセッサ１の出力クロック信号は減
分器／増分器７４に送られる。これらのクロック信号
は、カウンタを増分し、レボルバの出力クロック信号は
このカウンタ７４を減分する。カウンタ７４の値Ａは比
較回路７５に送られ、この値がライン７６の値Ｂと比較
される。値Ｂはレボルバ・プロセッサのステージ数を表
わす（７６）。２つの値が等しい場合、プレプロセッサ
のクロッキングは、比較回路７５の出力ライン７９を介
して停止する。このクロッキングは、Ａ＜Ｂの場合には
再び解除される。

【００３５】以上で明らかなように、プロセッサは"ボ
トム・ツー・トップ"に同期がとられる。すなわちポス
トプロセッサ３は、レボルバ・プロセッサ２がポストプ
ロセッサ３にデータを送ることのできる時間を判定し、
レボルバ・プロセッサ２は、プレプロセッサ１がレボル
バ・プロセッサ２にデータを送ることのできる時間を判
定する。

【００３６】

【図面の簡単な説明】

【図１】生成される繰返しパルス・インターバルのシー
ケンスを表わす図である。

【図２】プレプロセッサ、レボルバ・プロセッサ、ポス
トプロセッサ、及びパルス・サイクル発生器を用いたコ
ンピュータ制御による図１のパルス・インターバル・シ
ーケンスの生成を表わす図である。

【図３】主プロセッサと２次記憶域を示す、従来技術に
従ったシステムの図である。

【図４】クロック時間ｔ１でのレボルバ・プロセッサ内
の機能シーケンスを表わす図である。

【図５】クロック時間ｔ１、ｔ２、ｔ３を想定したレボ
ルバ・プロセッサの機能シーケンスを表わす図である。

【図６】ポストプロセッサへのデータの出力が最初に、
３つのレコードを含むシーケンスの繰返しの始めに完了
した、クロック時間ｔ１乃至ｔｎを想定したレボルバ・
プロセッサの機能シーケンスを表わす図である。

【図７】図６に続くクロック・パルスでのレボルバ・プ
ロセッサの機能シーケンスを表わす図である。

【図８】図７に続くクロック・パルスでのレボルバ・プ
ロセッサの機能シーケンスを表わす図である。

【図９】図８に続くクロック・パルスでのレボルバ・プ
ロセッサの機能シーケンスを表わす図である。

【図１０】最初の時間Ｔ１の連続した同一パルス・イン
ターバルを生成するためにパルス・サイクル発生器にデ
ータが出力されたポストプロセッサ内のデータ・フロー
を表わす図である。

【図１１】図１０に続いて、後続の時間Ｔ２の連続した
同一パルス・インターバルを生成するためにパルス・サ
イクル発生器にデータが出力されたポストプロセッサ内
のデータ・フローを表わす図である。

【図１２】ポストプロセッサの機能を示す図である。

【図１３】プレプロセッサ、レボルバ・プロセッサ、及
びポストプロセッサから成るシステム全体の同期を表わ
す図である。

【符号の説明】

１プレプロセッサ２レボルバ・プロセッサ３ポストプロセッサ４パルス発生器３８、４２遅延素子４０中間回路５４パルス・サイクル発生器５５減分器５６発振器５８パルス・インターバル入力７１減分器／増分器７２、７５比較回路８０主プロセッサ８４アドレス発生器８５データ発生器８６クロック・パルス発生器

Claims

【特許請求の範囲】

【請求項１】コンピュータ制御により、パルス・インタ
ーバルが繰返される期間のパルス・インターバル・シー
ケンスを生成する方法であって、パルス・インターバル・シーケンス内の直後に後続する
同一のパルス・インターバルの数と時間を示すデータを
与えるステップと、パルス・インターバル・シーケンス内のパルス・インタ
ーバル期間の繰返し回数を示すデータを与え、繰返され
る上記期間内の最初と最後のパルス・インターバルにマ
ークをつけるステップと、上記データをクロック制御により、第１ステージにデー
タ入力ステーションを、第ｎステージにデータ出力ステ
ーションを有するプロセッサのｎ個のステージ（ｎ＝
１、２、３、．．．ｎ）で順次に巡回させるステップ
と、クロック制御による巡回によって出力ステーションに届
いたデータが、パルス・インターバル発生器に与えられ
て、上記パルス・インターバル・シーケンスが生成され
るステップであって上記、クロック制御によるサイクル
は繰返すべき期間の先頭を示す上記出力ステーション内
のタグに応答して中断されるステップと、上記ステージがプロセッサ制御によって、上記繰返し回
数分上記期間の最初のパルス・インターバルから最後の
パルス・インターバルへと巡回してアドレスされるステ
ップと、アドレスされた各ステージのデータがパルス・インター
バル発生器に与えられ巡回アドレッシングが完了した後
に、上記入力ステーションのデータ入力とデータの巡回
が継続することを特徴とする方法。
【請求項２】パルス・インターバルが繰返される期間の
パルス・インターバル・シーケンスをコンピュータ制御
により生成する機構であって、該機構はパルス・インタ
ーバル・シーケンス内の直後に継続する同一パルス・イ
ンターバルの数Ｋ（Ｋ＝１、２、３、．．．）と時間Ｔ
を示す所定のデータと、パルス・インターバル・シーケンス内のパルス・インタ
ーバルの期間の繰返し回数を示し、繰返される期間内の
最初と最後のパルス・インターバルにマークをつける所
定のデータとを、クロック制御により、第１ステージにデータ入力ステー
ションを、第ｎステージにデータ出力ステーションを有
するプロセッサ（レボルバ・プロセッサ）のｎ個のステ
ージ（ｎ＝１、２、３、．．．ｎ）にて順次に巡回させ
ることによって処理するプロセッサを含み、上記出力ステーションに届く、クロック制御によって巡
回するデータが、パルス・インターバル・シーケンスを
生成するためにパルス・インターバル発生器に与えら
れ、クロック制御によるサイクルが繰返される期間の始まり
を示す、上記出力ステーション内のタグに応答して中断
し、その後、上記データ・ステージがプロセッサ制御に
より、上記繰返し回数に従って繰返される期間の最初の
パルス・インターバルから最後のパルス・インターバル
まで巡回してアドレスされ、アドレスされた各ステージ
のデータが上記出力ステーションから上記パルス・イン
ターバル発生器に与えられ、巡回アドレッシングが完了した時に、上記入力ステーシ
ョンのデータ入力とデータの巡回が継続する、機構。
【請求項３】数Ｋ（Ｋ＝１、２、３、．．．）と、パル
ス・インターバル・シーケンス内の直後に連続した同一
パルス・インターバルの期間Ｔとのアドレスが格納され
たメモリ位置の直接アドレッシングによって、上記数Ｋ
と期間Ｔをプロセッサ（レボルバ・プロセッサ）に示す
データを割当てるために、上記プロセッサの前にプロセ
ッサ（プレプロセッサ）が接続されたことを特徴とす
る、請求項５記載の機構。