JP3987277B2 - パルス信号生成装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般にPWM(Pulse Width Modulation)動作によりパルス信号を出力するPWM装置に関し、詳しくは、所定のタイミングでパルス波形を変更するPWM装置に関する。
【従来の技術】
PWM(Pulse Width Modulation)装置は、設定された周期及びデューティ比に従ってパルス信号を出力する装置である。PWM装置から出力されるパルス信号は、例えば、撮像機器のオートフォーカス制御のためのモータ回転制御等に用いられたりする。通常、CPU(Central Processing Unit)からPWM装置にアクセスして、周期及びデューティ比を書き換えることで、出力するパルス信号の波形を制御することが出来る。
【0002】
【発明が解決しようとする課題】
タイマ等の外部要因に基づいてパルス信号波形を変更したい場合には、まずタイマ等からCPUに割り込みを発生させる。これに応じて、CPUは割り込みルーチンを実行し、バスを介してPWM装置のPWM波形データを書き換える。このようにしてバスを介してPWM波形データが書き換えられると、PWM装置の発生するパルス信号の波形が変化する。
【0003】
しかしながら、CPUが優先順位の高い他の処理や他の割り込み処理を実行している場合には、タイマ等からの割り込みに対する処理が遅れ、PWM波形データ書き換え時間にばらつきが生じてしまう。この結果、所望のタイミングでPWM波形を変化させることが出来なくなってしまう。
【0004】
以上を鑑みて、本発明は、所望のタイミングでPWM波形を変化させることが可能なPWM装置を提供することを目的とする。
【0005】
【課題を解決するための手段】
本発明のパルス信号生成装置は、波形データを格納する第1のレジスタを有し、該第1のレジスタの該波形データに基づいてパルス波形信号を生成するパルス波形信号生成ユニットと、波形データを格納する第2のレジスタを有し、バスに接続されバスからの制御信号によって制御される制御ユニットと、前記パルス波形を変更するタイミングを指示し、該制御ユニットに信号線で接続されるタイマーとを含み、該制御ユニットはバスからの該制御信号を受け取ると、該バスから更新データを受け取り、該第2のレジスタに書込み、また、該制御ユニットは該信号線を介して該タイマーから供給される信号を受け取ると、該第2のレジスタの内容を該第1のレジスタに書き込み、該第2のレジスタは、該第1のレジスタに対する複数回の波形データ更新に対応して複数個の波形データを格納するレジスタキューからなることを特徴とする。
【0006】
上記パルス信号生成装置においては、外部要因によってパルス信号波形を変更したい場合、バスとは独立に制御ユニットに直接に接続される信号線を介して外部からの信号を供給し、これに応じて制御ユニットは、レジスタに格納されたデューティ及び周期等の波形データを書き換えることで、出力パルス信号のPWM波形を変化させる。これによって、外部要因が指定する所望のタイミングで、PWM波形を変化させることが可能になる。
【0008】
上記パルス信号生成装置においては、バスを介しての制御、例えばCPUによる制御に基づいて、第2のレジスタに波形データを書き込むことが出来る。従って、波形データ更新毎或いは波形データ更新後に新規データを第2のレジスタに格納することで、次の波形更新に備えることが出来る。
【0010】
上記パルス信号生成装置においては、第2のレジスタをレジスタキューとすることで、バスからの制御により第2のレジスタに格納する波形データは、必ずしも次回の更新用のデータではなく、例えば次回の更に次である2回後の更新、或いは3回後の更新等に対するデータとすることが出来る。従って、将来に渡って必要となるデータを予め計算可能である場合などには、例えば10回分の更新に対する波形データを予め計算し、レジスタキューに10回分の更新に対するデータを纏めて格納するようにしても良い。
【0011】
また上記発明においては、該レジスタキューは各々アドレスが割り当てられた複数のレジスタを含むレジスタ群であることを特徴とする。
【0012】
上記パルス信号生成装置においては、例えばアドレス指定して特定のレジスタに対するデータ書き込みが可能であるので、例えば10回分のデータを書き込んだ後に、状況の変化によりデータ変更が必要になった場合でも、例えば6回後から10回後までのデータをアドレス指定して書き換えることなどが可能となる。
【0013】
また上記発明においては、該第1のレジスタは該バスに接続され該バスから直接供給された波形データを格納可能であることを特徴とする。
【0014】
上記パルス信号生成装置においては、第1のレジスタにバスからデータを書き込み可能とすることで、従来のPWM装置と同様な制御の下で同様に動作させることも可能である。
【0015】
また本発明のパルス信号生成装置は、CPUと、バスと、波形データを格納する第1のレジスタを有し、該第1のレジスタの該波形データに基づいてパルス波形信号を生成するパルス波形信号生成ユニットと、波形データを格納する第2のレジスタを有し、該バスに接続され該CPUからの制御信号によって制御される制御ユニットと、前記パルス波形を変更するタイミングを指示し、該制御ユニットに信号線で接続されるタイマーとを含み、該制御ユニットは該バスを介して該CPUからの該制御信号を受け取ると、該バスから更新データを受け取り、該第2のレジスタに書込み、また、該制御ユニットは該信号線を介して該タイマーから供給される信号を受け取ると、該第2のレジスタの内容を該第1のレジスタに書き込み、該信号線は該CPUに割り込み信号線として接続され、該割り込み信号線からの割り込み信号に応じて該CPUは該制御ユニットを制御して該第2のレジスタに波形データを格納させることを特徴とする。
【0016】
上記パルス信号生成装置においては、CPU以外の外部要因によってパルス信号波形を変更したい場合、バスとは独立に制御ユニットに直接に接続される信号線を介して外部からの信号を供給し、これに応じて制御ユニットは、レジスタに格納されたデューティ及び周期等の波形データを書き換えることで、出力パルス信号のPWM波形を変化させる。これによって、外部要因が指定する所望のタイミングで、PWM波形を変化させることが可能になる。
【0017】
【発明の実施の形態】
以下に、本発明の実施例を、添付の図面を用いて詳細に説明する。
【0018】
図1は、本発明によるPWMシステムの概略構成を示す構成図である。
【0019】
図1のシステムは、本発明によるPWM装置10、CPU11、タイマ12、命令用メモリ13、及びCPUバス14を含む。PWM装置10、CPU11、タイマ12、及び命令用メモリ13は、CPUバス14によって互いに接続されている。
【0020】
CPU11は、命令用メモリ13に格納されている命令列であるプログラムに基づいて動作する。タイマ12は、CPUバス14を介して例えばCPU11によって制御され、クロックをカウントする等の動作により時間を計時する。所定サイクルの終了時のように所定の時間の到来を検出すると、タイマ12は、割り込み信号を生成する。この割り込み信号は、割り込み信号線int1を介して、CPU11に供給されると共に、割り込み信号線int2を介して、PWM装置10に供給される。
【0021】
PWM装置10は、CPUバス14に接続されて例えばCPU11によって制御されると共に、割り込み信号線int2を介してタイマ12からの割り込み信号を受け取る。PWM装置10は、従来のPWM装置と殆ど同様の構成であるPWMユニット22と、レジスタ23及び24等からなる制御ユニット21とを含む。制御ユニット21は、割り込み信号線int2を介してタイマ12からの割り込み信号を受け取ると、レジスタ23及び24に格納されたデューティ設定値及び周期設定値をPWMユニット22に供給する。PWMユニット22は、供給されたデューティ設定値及び周期設定値を内部レジスタに格納し、新たにな設定値に基づいてパルス信号を出力することで、それまでのPWM波形から新たなPWM波形に出力パルス信号を変更する。
【0022】
割り込み信号線int1を介してタイマ12からの割り込み信号を受け取ると、CPU11は、計算に基づいて或いはメモリ等から読み出すなどして、例えば次のPWM波形に対応するデューティ及び周期を得る。CPU11は、このデューティ及び周期を、CPUバス14を介してPWM装置10に送付する。送付されたデューティ及び周期は、制御ユニット21内のレジスタ23及び24に、例えば次のPWM波形に対応するデューティ及び周期として格納される。このタイマ12からCPU11への割り込みに応答したレジスタ23及び24に対するデューティ及び周期の書き込みは、例えば次の割り込みに備えたデータ書き込みである。即ち、タイマ12からPWM装置10への今回の割り込みに応じて、レジスタ23及び24からPWMユニット22にデューティ設定値及び周期設定値を供給した後に、タイマ12からCPU11への割り込みに応じて、次回のタイマ割り込み時に使用するデータをレジスタ23及び24に格納する。
【0023】
なおレジスタ23及び24の各々を、FIFO或いはレジスタ群として構成してもよい。この場合、割り込み信号線int1を介したタイマ12からの割り込み信号に応じて、CPU11が供給するデューティ及び周期は、必ずしも次回の割り込み用のデータではなく、例えば次回の更に次である2回後の割り込み、或いは3回後の割り込み等に対するデータであっても構わない。即ち、レジスタ23及び24は各々、単一の値を格納するレジスタではなく、次回のデータ、2回後のデータ、3回後のデータ等のデータ列を格納するレジスタキューとして機能することになる。
【0024】
またCPU11側で、次回の割り込みが発生する前に確実に次回用のデータを生成してPWM装置10にデータ供給することが可能であるならば、必ずしも、割り込み信号線int1を介したタイマ12からの割り込み信号に応じてデータ書き込みを実行する必要はない。またレジスタキューを使用する場合に、CPU11が将来に渡って必要となるデータを予め計算可能である場合などには、例えば10回分の割り込みに対するデータを予め計算し、これらのデータをCPUバス14を介してPWM装置10に供給することで、レジスタキューに10回分の割り込みに対するデータを纏めて格納するようにしても良い。
【0025】
本発明においては、上述のように、タイマ12等の外部要因によってパルス信号波形を変更したい場合、タイマ12からの割り込み信号を、PWM装置10に直接に供給する。これに応じてPWM装置10は、レジスタに格納されたデューティ及び周期等の設定値を、実際にパルス信号を発生するPWMユニット22に供給することで、出力パルス信号のPWM波形を変化させる。これによって、タイマ12等の外部要因が指定する所望のタイミングで、PWM波形を変化させることが可能になる。またPWM装置10内のレジスタに格納されるデューティ及び周期等の設定は、例えばタイマ12からの割り込み信号に応じて、CPU11がCPUバス14を介してPWM装置10にデータを供給することで行われる。データ設定は次回の割り込みに対して順次行うように構成してよく、或いは、複数回分のデータを予め設定するように構成しても良い。
【0026】
図2は、本発明によるPWM装置10の第1の実施例を示す構成図である。図2において、図1と同一の構成要素は同一の記号で参照され、その説明は省略される。
【0027】
図2に示されるように制御ユニット21は、デューティ設定レジスタ23及び周期設定レジスタ24を含む。また更に制御ユニット21は、セレクタ&コントローラ31を含む。デューティ設定レジスタ23及び周期設定レジスタ24は、CPUバス14に直接接続されており、CPUバス14を介してCPU11(図1)からデューティ及び周期の各データが供給され格納される。なおCPUバス14は、アドレスバス、データバス、及びチップセレクトやリードライト信号等を供給する制御信号バスを含む。
【0028】
セレクタ&コントローラ31は、制御信号バスから制御信号を受け取り、受け取った制御信号に従って、デューティ設定レジスタ23及び周期設定レジスタ24に対するデータ書込み・データ読み出しを制御する。またセレクタ&コントローラ31には、タイマ12からの割り込み入力が供給され、これに従って、デューティ設定レジスタ23及び周期設定レジスタ24からPWMユニット22へのデータ転送を制御する。
【0029】
PWMユニット22は、デューティ設定レジスタ32、周期設定レジスタ33、及びPWM制御&カウンタ34を含む。デューティ設定レジスタ32及び周期設定レジスタ33は、CPUバス14に直接接続される。PWM制御&カウンタ34は、パルス波形信号生成ユニットとして動作して、デューティ設定レジスタ32及び周期設定レジスタ33に格納されたデータに従ってパルス信号を生成し、装置外部に出力信号として供給する。PWMユニット22は、従来から使用されているPWM装置と殆ど同様の構成であり、CPU11からCPUバス14を介して、デューティ設定レジスタ32及び周期設定レジスタ33にデータを設定することで、従来同様にCPUからの制御によってパルス信号出力のPWM波形を変化させることが可能となっている。但し本発明においては、セレクタ&コントローラ31からデューティ設定レジスタ32に対して、データ書き込みが可能な構成とされている。
【0030】
図3は、セレクタ&コントローラ31の構成の一例を示す構成図である。
【0031】
セレクタ&コントローラ31は、アドレスデコーダ41、リード信号生成回路42、リードライトタイミング生成回路43、ライト信号生成回路44、書き込み信号セレクタ45、立ち上がりエッジ検出回路46、書き込みステート作成回路47、及びデータセレクタ48を含む。
【0032】
図4は、デューティ設定レジスタ23及び周期設定レジスタ24に対してデータ読み書きする場合に図3のセレクタ&コントローラ31が実行する動作を説明するためのタイミングチャートである。図2、図3、及び図4を参照して、レジスタキューに対するデータ読み書き動作を説明する。
【0033】
CPU11からCPUバス14を介して、各種制御信号が制御ユニット21のセレクタ&コントローラ31に供給される。これらの制御信号は、チップセレクト信号CS、読み出し信号RDX、書き込み信号WRX、リセット信号RST、及びクロック信号CLKを含む。チップセレクト信号CSはアドレスデコーダ41に供給され、読み出し信号RDX、書き込み信号WRX、リセット信号RST、及びクロック信号CLKは、リードライトタイミング生成回路43に供給される。またチップセレクト信号CSと同期して、CPUバス14のアドレスバスにアドレス信号を送出し、このアドレス信号がアドレスデコーダ41に供給される。これらの信号のタイミング関係を、図4(a)乃至(f)に示す。
【0034】
アドレスデコーダ41は、チップセレクト信号CSと共にアドレス信号を受け取り、入力アドレスをデコードする。アドレスデコーダ41は、チップセレクト信号CSによって当該チップ選択が示されると共に、入力アドレスが当該PWM装置10のレジスタのアドレスにマッチする場合に、図4(f)に示されるアドレスマッチ信号を生成する。このアドレスマッチ信号は、リード信号生成回路42及びライト信号生成回路44に供給される。
【0035】
リードライトタイミング生成回路43は、クロック信号CLKに基づいて、リード動作のタイミングを指定するリードタイミング信号を生成すると共に、ライト動作のタイミングを指定するライトタイミング信号を生成する。リードタイミング信号はリード信号生成回路42に供給され、ライトタイミング信号はライト信号生成回路44に供給される。
【0036】
リード信号生成回路42は、読み出し信号RDXが読み出しを指定すると共にアドレスマッチ信号が活性化されている場合に、リードタイミング信号が指定するタイミングで読み出し信号RD(図4(i))を生成する。またライト信号生成回路44は、書き込み信号WRXが書き込みを指定すると共にアドレスマッチ信号が活性化されている場合に、ライトタイミング信号が示すタイミングで書き込み信号WR(図4(j))を生成する。これらの読み出し信号RD及び書き込み信号WRが、デューティ設定レジスタ23及び周期設定レジスタ24に供給されて、レジスタに対する読み出し及び書き込み動作を指示する。読み出し信号RDによって読み出しが指示されると、指定されたアドレスのレジスタからデータが読み出され、CPUバス14のデータバスにデータが出力される。また書き込み信号WRによって書き込みが指示されると、CPUバス14のデータバスに供給されたデータが、レジスタキューの指定されたアドレスに書き込まれる。データバスのデータ信号を図4(g)に示す。
【0037】
上記の動作によって、CPU11は、制御ユニット21のデューティ設定レジスタ23及び周期設定レジスタ24に対するデータ書き込み動作及びデータ読み出し動作を実行することができる。また同様にして、PWMユニット22のデューティ設定レジスタ32及び周期設定レジスタ33に対して、CPU11からデータ読み書き動作を実行することが出来る。
【0038】
図5は、タイマ12が割り込み信号を生成した場合にセレクタ&コントローラ31が実行する動作を説明するためのタイミングチャートである。図2、図3、及び図5を参照して、パルス信号の波形を変更する動作について説明する。
【0039】
タイマ12からの割り込み信号が、制御ユニット21のセレクタ&コントローラ31に到来する。セレクタ&コントローラ31に供給された割り込み信号は、立ち上がりエッジ検出回路46に入力される。立ち上がりエッジ検出回路46は、割り込み信号の立ち上がりエッジを検出して、立ち上がりエッジパルスEGPを生成する。立ち上がりエッジパルスEGPは、書き込み信号セレクタ45及び書き込みステート作成回路47に供給される。書き込み信号セレクタ45は、立ち上がりエッジパルスEGPに応答して、周期設定用及びデューティ設定用それぞれに対して書き込み信号PWMWRを生成し、PWMユニット22に供給する。また書き込みステート作成回路47は、立ち上がりエッジパルスEGPに応答して内部ステートが変化し、これに対応してセレクト信号SLTを生成する。セレクト信号SLTは、データセレクタ48に供給される。以上説明した割り込み信号、立ち上がりエッジパルスEGP、書き込みステート作成回路47の内部ステート、周期設定用とデューティ設定用それぞれに対する書き込み信号PWMWR、及びセレクト信号SLTを、図5(a)乃至(f)に示す。
【0040】
データセレクタ48は、セレクト信号SLTが示すレジスタからのデータを選択する。例えば、セレクト信号SLTがHIGHの時には周期設定レジスタ24からのデータを選択し、セレクト信号SLTがLOWの時にはデューティ設定レジスタ23からのデータを選択する。セレクト信号SLTは図5(f)に示されており、周期設定レジスタ24からのデータを選択する場合はHIGHであり、デューティ設定レジスタ23からのデータを選択する場合はLOWである。データセレクタ48が周期設定レジスタ24からのデータを選択すると、図5(i)に示されるPWMユニット22へ供給される書き込みデータWRDATAは、周期設定レジスタ24の第1番目のデータ(周期#00)となる。またデータセレクタ48がデューティ設定レジスタ23からのデータを選択すると、図5(i)に示されるPWMユニット22へ供給される書き込みデータWRDATAは、デューティ設定レジスタ23の第1番目のデータ(DUTY#00)となる。
【0041】
周期設定レジスタ24の第1番目のデータ(周期#00)である書き込みデータWRDATAは、周期設定用の書き込み信号PWMWR(図5(d))によって周期設定レジスタ33に格納される。またデューティ設定レジスタ23の第1番目のデータ(DUTY#00)である書き込みデータWRDATAは、デューティ設定用の書き込み信号PWMWR(図5(e))によってデューティ設定レジスタ32に格納される。なお図2の構成では、周期に関する書き込みデータを一度デューティ設定レジスタ32に格納して、その後このデータをデューティ設定レジスタ32から周期設定レジスタ33に転送する構成となっている。
【0042】
図5(g)に示されるように、周期設定レジスタ24のデータは、第1番目のデータ(#00)が読み出された後は、第2番目のデータ(#01)に書き換えられる。この周期設定レジスタキュー24に対するデータ書き込みは、図4を参照して説明した書き込み動作に従って実行される。また同様に、図5(h)に示されるように、デューティ設定レジスタ23のデータは、第1番目のデータ(#00)が読み出された後は、第2番目のデータ(#01)に書き換えられる。このデューティ設定レジスタキュー23に対するデータ書き込みは、図4を参照して説明した書き込み動作に従って実行される。
【0043】
このようにして、次回の割り込み信号に対する準備が整えられる。即ち、次回の割り込み信号が供給されると、周期設定レジスタ24及びデューティ設定レジスタ23それぞれの第2番目のデータ(#01)が、PWMユニット22へ供給されることになる。
【0044】
以上のように、外部要因によってパルス信号波形を変更したい場合、タイマ12からの割り込み信号をPWM装置10に直接に供給し、これに応じてPWM装置10は、レジスタに格納されたデューティ及び周期等の設定値を、実際にパルス信号を発生するPWMユニット22に供給することで、出力パルス信号のPWM波形を変化させる。これによって、タイマ12等の外部要因が指定する所望のタイミングで、PWM波形を変化させることが可能になる。またPWM装置10内のレジスタに格納されるデューティ及び周期等の設定は、例えばタイマ12からの割り込み信号に応じて、CPU11がCPUバス14を介してPWM装置10にデータを供給することで行われる。上記第1の実施例では、データ設定は次回の割り込みに対して順次行うように構成される。
【0045】
図6は、本発明によるPWM装置10の第2の実施例を示す構成図である。図6において、図2と同一の構成要素は同一の記号で参照され、その説明は省略される。
【0046】
第1の実施例では、CPUからのデータ設定は、次回の割り込みに対するデータを設定する処理であったが、第2の実施例では、複数回分のデータを予め設定するように構成される。このために、図6に示される第2の実施例の構成においては、デューティ設定レジスタ23及び周期設定レジスタ24が各々デューティ設定レジスタキュー23A及び周期設定レジスタキュー24Aで置き換えられている。
【0047】
デューティ設定レジスタキュー23A及び周期設定レジスタキュー24Aは、例えばFIFO(First In First Out)のように先に入力したデータが、入力順に順次読み出されるレジスタであってよい。この場合、例えばCPU11に他の処理のロードが無い場合などに、次回の割り込み用のデータだけではなく、例えば次回の更に次である2回後の割り込み、或いは3回後の割り込み等に対するデータを計算して、順次纏めてデューティ設定レジスタキュー23A及び周期設定レジスタキュー24Aに書き込んでおくことが出来る。
【0048】
また或いはデューティ設定レジスタキュー23A及び周期設定レジスタキュー24Aは、それぞれのレジスタにアドレスが割り振られたレジスタ群から構成されて良い。この場合もFIFOの構成の場合と同様に、CPU11に他の処理のロードが無いときなどに、次回の割り込み用のデータだけではなく、例えば次回の更に次である2回後の割り込み、或いは3回後の割り込み等に対するデータを計算して、順次纏めてデューティ設定レジスタキュー23A及び周期設定レジスタキュー24Aに書き込んでおくことが出来る。またFIFOの構成の場合とは異なり、アドレス指定してのデータ書き込みが可能であるので、例えば10回分のデータを書き込んだ後に、状況の変化によりデータ変更が必要になった場合でも、例えば6回後から10回後までのデータをアドレス指定して書き換えることなどが可能である。
【0049】
なおこの場合、セレクタ&コントローラ31がデューティ設定レジスタキュー23A及び周期設定レジスタキュー24AからPWMユニット22に供給するデータは、FIFO構成の場合にはFIFOから順次出力されるデータでよい。レジスタ群構成の場合には、カウンタ等によって次回のデータを格納したアドレスを指示する手段を設けて、このアドレス指示手段が指定するレジスタのデータを、順次デューティ設定レジスタキュー23A及び周期設定レジスタキュー24Aに供給するようにすればよい。
【0050】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【0051】
例えば、パルス信号波形を変更する契機となる外部要因としてタイマを用いた構成を説明したが、この外部要因はタイマに限られず、例えば入出力インターフェースから供給される割り込み信号や特定の状態を検出したときにシステム外部から入力される信号等でよく、また周期的でなく任意のタイミングで発生する契機であって構わない。
【発明の効果】
本発明においては、タイマ等の外部要因によってパルス信号波形を変更したい場合、タイマ等からの割り込み信号を、PWM装置に直接に供給する。これに応じてPWM装置は、レジスタに格納されたデューティ及び周期等の設定値を、実際にパルス信号を発生するPWMユニットに供給することで、出力パルス信号のPWM波形を変化させる。これによって、タイマ等の外部要因が指定する所望のタイミングで、PWM波形を変化させることが可能になる。
【0052】
またPWM装置内のレジスタには次回の割り込みに対するデータを割り込み毎に順次設定してもよく、或いは複数回分のデータを予め設定するように構成しても良い。将来に渡って必要となるデータを予め計算可能である場合には、複数回の割り込みに対する波形データを予め計算し、レジスタキューに波形データを纏めて格納することが出来る。この場合には、CPUの計算資源を効率的に使用することが可能になる。
【図面の簡単な説明】
【図1】本発明によるPWMシステムの概略構成を示す構成図である。
【図2】本発明によるPWM装置の第1の実施例を示す構成図である。
【図3】セレクタ&コントローラの構成の一例を示す構成図である。
【図4】デューティ設定レジスタ及び周期設定レジスタに対してデータ読み書きする場合にセレクタ&コントローラが実行する動作を説明するためのタイミングチャートである。
【図5】タイマが割り込み信号を生成した場合にセレクタ&コントローラが実行する動作を説明するためのタイミングチャートである。
【図6】本発明によるPWM装置の第2の実施例を示す構成図である。
【符号の説明】
10 PWM装置
11 CPU
12 タイマ
13 命令用メモリ
14 CPUバス
21 制御ユニット
22 PWMユニット
23 デューティ設定レジスタ
24 周期設定レジスタ
31 セレクタ&コントローラ
32 デューティ設定レジスタ
33 周期設定レジスタ
34 PWM制御&カウンタ
Claims (5)
- 波形データを格納する第1のレジスタを有し、該第1のレジスタの該波形データに基づいてパルス波形信号を生成するパルス波形信号生成ユニットと、
波形データを格納する第2のレジスタを有し、バスに接続されバスからの制御信号によって制御される制御ユニットと、
前記パルス波形を変更するタイミングを指示し、該制御ユニットに信号線で接続されるタイマーと
を含み、
該制御ユニットはバスからの該制御信号を受け取ると、該バスから更新データを受け取り、該第2のレジスタに書込み、
また、該制御ユニットは該信号線を介して該タイマーから供給される信号を受け取ると、該第2のレジスタの内容を該第1のレジスタに書き込み、
該第2のレジスタは、該第1のレジスタに対する複数回の波形データ更新に対応して複数個の波形データを格納するレジスタキューからなることを特徴とするパルス信号生成装置。 - 該レジスタキューは各々アドレスが割り当てられた複数のレジスタを含むレジスタ群であることを特徴とする請求項1記載のパルス信号生成装置。
- 該第1のレジスタは該バスに接続され該バスから直接供給された波形データを格納可能であることを特徴とする請求項1記載のパルス信号生成装置。
- 該第1のレジスタはパルス波形の周期及びデューティに関するデータを格納することを特徴とする請求項1記載のパルス信号生成装置。
- CPUと、
バスと、
波形データを格納する第1のレジスタを有し、該第1のレジスタの該波形データに基づいてパルス波形信号を生成するパルス波形信号生成ユニットと、
波形データを格納する第2のレジスタを有し、該バスに接続され該CPUからの制御信号によって制御される制御ユニットと、
前記パルス波形を変更するタイミングを指示し、該制御ユニットに信号線で接続されるタイマーと
を含み、
該制御ユニットは該バスを介して該CPUからの該制御信号を受け取ると、該バスから更新データを受け取り、該第2のレジスタに書込み、
また、該制御ユニットは該信号線を介して該タイマーから供給される信号を受け取ると、該第2のレジスタの内容を該第1のレジスタに書き込み、
該信号線は該CPUに割り込み信号線として接続され、該割り込み信号線からの割り込み信号に応じて該CPUは該制御ユニットを制御して該第2のレジスタに波形データを格納させることを特徴とするパルス信号生成装置。
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