JPS62276630A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明はデータ処理装置に係り、例えばマイクロプログ
ラム制御方式のマイクロプロセッサに適用して有効な技
術に関するものである。

〔従来技術〕

マイクロプロセッサの機械語命令を実現する手段として
はマイクロプログラム制御方式とワイヤードロジック制
御方式がある。

マイクロプログラム制御方式は、昭和６０年１２月２５
日オーム社発行の「マイクロコンピュータハンドブック
Ｊ　Ｐ２１７乃至Ｐ２４３に記載されるように、１つの
機械語命令に対し、記憶装置や演算装置などの操作を基
本的なマイクロ操作に分割し、複数ステップのそれらマ
イクロ操作を組み合わせたマイクロ命令を制御記憶手段
に記憶させ、その制御記憶手段から機械語命令の実行に
必要なマイクロ命令の系列を順次読み出すことによって
制御を行なうようになっている。このようなマイクロプ
ログラム制御方式は、処理の変更や追加に対して制御記
憶手段の内容を変更及び追加するだけで容易に対応させ
ることができ、ワイヤードロジック制御方式のように、
ハードウェアの変更及び増設といった論理設計にまで影
響を与えることが極めて少ないなどの利点を有する。

本発明者等は、機能の拡張変更が容易なマイクロプログ
ラム制御方式のマイクロプロセッサに対し、それよりも
処理ステップ数の多いような処理機能の劣るワイヤード
ロジック制御方式などのマイクロプロセッサとの互換性
をもたせるための汎用的な構成を検討した。即ち、制御
記憶手段がオン・チップ化されるものにおいて、制御記
憶手段として、処理機能に応じた複数のマイクロＲＯＭ
をオン・チップ化し、動作モードの指定に応じて斯るマ
イクロＲＯＭを選択的に使用する。

〔発明が解決しようとする問題点〕

しかしながら、他のマイクロプロセッサとの互換性とい
うような機能に応じた複数のマイクロＲＯＭをオン・チ
ップ化すると、そのための占有面積が著しく増大してし
まい、マイクロプロセッサ自体が著しく大型化してしま
う。

本発明の目的は、１命令の実行に必要な複数のマイクロ
命令の系列において、簡単な構成によって、所定のステ
ップで待ち状態を採ることができるデータ処理装置を提
供することにある。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、１命令の実行に必要な複数のマイクロ命令の
系列における所定ステップにおいて待ち状態を採るべき
指示与えるための制御データを制御記憶手段に格納し、
その制御データのアドレスがアドレスレジスタからの指
定によって停止制御手段に供給されるとき、その停止制
御手段が外部から待ち状態の指示を受けることにより、
断る停止制御手段は、マイクロ命令の系列に所定ステッ
プだけダミーサイクルを挿入して、アドレスレジスタの
アドレス更新出力動作及び論理演算手段の動作を停止可
能とするものである。

〔作　用〕

上記した手段によれば、１命令の実行に必要な処理ステ
ップ数が多いような処理機能の劣るマイクロプロセッサ
を代替すべきとき、処理ステップ数が相違する分だけ上
記ダミーサイクルが挿入可能であることにより、］−命
令の実行に必要な複数のマイクロ命令の系列において、
簡単な構成によって、所定のステップで待ち状態を達成
するものである。

〔実施例〕

第１図は本発明の１実施例であるマイクロプロゲラ１１
制御方式のマイクロプロセッサを示す機能ブロック図で
ある。同図に示されるマイクロプロセッサは、公知の半
導体集積回路製造技術によって１つの半導体基板に形成
される。

図に示されるマイクロプロセッサは、公知のマイクロプ
ログラム制御方式に必要な構成が基本とされる。即ち、
先ず、図示しないプログラムカウンタからの出力に従っ
て図示しないメインメモリから読み出される機械語命令
がシステムバスＳＢを介して取り込まれる命令レジスタ
ＩＲが、命令フェッチのステップを実現するために設け
られている。

上記機械語命令の実行に必要とされる制御（１１号を組
織的に発生させるため、斯る１つの機械語命令に対し、
メインメモリや論理演算回路などの操作を基本的なマイ
クロ操作に分割し、複数ステップのそれらマイクロ操作
を組み合わせたマイクロ命令が格納される制御記憶手段
として、特に制限されないが、書き換え不可能な固定Ｒ
ＯＭ　（リード・オンリ・メモリ）で成るようなコント
ロールメモリＣＭが設けられる。　斯るコントロールメ
モリＣＭをアクセスするために、上記命令レジスタＩＲ
に取り込まれた機械語命令を解読して斯る命令の実行に
必要なマイクロ命令系列の光間のアドレス信号を出力す
るデコーダ回路ＤＥＣ１及びそのデコーダ回路ＤＥＣか
ら出力されるアドレス信号が格納されると共に、上記コ
ントロールメモリＣＭから出力される次のマイクロ命令
の所在を示すアドレス信号によって格納アドレスデータ
の書き換えが順次行なわれるアドレスレジスタＡＲが設
けられる。斯るアドレスレジスタＡＲから供給されるア
ドレス信号に基づいてコントロールメモリＣＭから順次
読み出されるマイクロ命令の系列は、コントローラＣ０
ＮＴに供給される。このコントローラＣ０ＮＴは、命令
の実行に必要とされる各種制御信号を論理演算回路ＥＸ
Ｅなどに供給し、それによって、斯る論理演算回路ＥＸ
Ｅは、マイクロ命令に応じて、演算処理やデータの転送
処理などを行なう。特に、上記論理演算ＥＸＥは、図示
しない演算回路を２つ持ち、演算処理ステップの短縮化
、即ち高速演算処理が可能にされている。

本実施例のマイクロプロセッサは、機械語命令の実行シ
ーケンスの変更に対して柔軟な構成とされる。例えば、
演算処理を含むような機械語命令の処理ステップ数が本
実施例のマイクロプロセッサよりも多いような、機械語
命令の実行シーケンスの異なるマイクロプロセッサとの
互換性が図られる。

そのため、例えば、本実施例のマイクロプロセッサの演
算処理ステップ数を、互換性を採るべき対象とされるよ
うなマイクロプロセッサの演算処理ステップ数と実質的
にもしくは見掛は上回−にするため、演算処理を含むよ
うな所定の１機械語命令の実行に必要な複数のマイクロ
命令の系列における所定ステップなど、本実施例に従え
ば、高速演算処理を可能とするような機能拡張がなされ
た演算処理ステップ、において待ち状態を採るべき指示
を与える制御データが、所定のマイクロ命令の系列に対
応させて予めコントロールメモリＣＭに格納されている
。

本実施例のマイクロプロセッサは、斯るプロセッサがデ
ータ処理能力の劣る特定のマイクロプロセッサを代替す
る動作モード（以下単にコンパチブルモードとも記す）
と、斯る本実施例のマイクロプロセッサ自体が有する最
大限のデータ処理能力に従ってデータ処理を行なう動作
モード（以下、単にエンハンスモードとも記す）とが選
択的に設定可能になっている。即ち、上記論理演算回路
ＥＸＥに含まれるモードレジスタＭＲにモード設定デー
タが格納され、それに基づいて上記コンパチブルモード
及びエンハンスモードの何れか一方が指示される。なお
、斯るモードレジスタＭＲに対するモード設定データの
格納動作は、イニシャルルーチンの一環として行なわれ
る。

上記モードレジスタＭＲによって指示される動作モード
に基づく制御は、上記コントローラＣ○ＮＴに含まれる
ような停止制御手段ＳＣによって行なわれる。即ち、斯
る停止制御手段ＳＣは、上記モードレジスタＭＲから出
力されるモード設定データと、上記アドレスレジスタＡ
Ｒから出力されるアドレス信号に基づいて上記コントロ
ールメモリＣＭから供給される制御データとを受け、そ
れらに基づいて、上記アドレスレジスタＡＲのアドレス
更新出力動作を停止制御するためのアドレス書き換え禁
止制御信号φａｒを斯るアドレスレジスタＡＲに出力す
ると共に、上記論理演算回路ＥＸＥの動作を停止制御す
るための演算停止制御信号φｅｘを斯る論理演算回路Ｅ
ＸＥに出力する。

上記停止制御手段ＳＣは、モードレジスタＭＲによって
指示される動作モードを判別する図示しない判別手段と
、その判別手段によってコンパチブルモードが設定され
ていると判定されているとき、上記コントロールメモリ
ＣＭから制御データが供給されることによって所定の計
数動作を開始する図示しない計数手段とが含まれる。断
る図示しない計数手段によって計数動作が開始されると
、上記アドレス書き換え禁止制御信号φａｒ及び演算停
止制御信号φｅｘは、その計数動作が終了されるまで禁
止及び停止レベルにされる。それによって、アドレスレ
ジスタＡＲは、上記制御データが制御ビットとして含ま
れる所定の１マイクロ命令に割リ当てられている次の命
令実行に必要なマイクロ命令の所在を示すアドレスデー
タによって斯るアドレスレジスタＡＲの内容が書き換え
られるという通常動作が、斯る計数動作期間中に禁止さ
れる。

同時に、論理演算回路ＥＸＥの動作も斯る計数動作期間
中に停止される。したがって、斯る計数動作期間中は、
命令実行ステップが実質的に停止され、実質的なデータ
処理を伴わないようなダミーサイクルが挿入されて待ち
状態が達成される。

よって、上記停止制御手段ＳＣに含まれる図示しない計
数手段による計数終了値を、コンパチブルモードにおい
て代替すべきマイクロプロセッサと本実施例のマイクロ
プロセッサとの演算処理ステップ数の相違に基づくデー
タ処理時間の相違に対応して設定しておくことにより、
本実施例のマイクロプロセッサは、それが代替すべき特
定のマイクロプロセッサに対して完全な互換性を有する
ことができる。

上記実施例によれば以下の作用効果を得ることができる
。

（１）演算処理を含むような所定の１機械語命令の実行
に必要な複数のマイクロ命令の系列における所定ステッ
プにおいて待ち状態を採るべき指示を与える制御データ
が、所定のマイクロ命令の系列に対応させてコントロー
ルメモリＣＭに格納され、コンパチブルモードが指示さ
れているとき、斯る制御データが含まれるマイクロ命令
に基づくデータ処理の次に、命令実行ステップが実質的
に停止されて実質的なデータ処理を伴わないようなダミ
ーサイクルが挿入されることによって待ち状態が達成さ
れる。したがって、そのダミーサイクルの挿入時間を、
コンパチブルモードにおいて代替すべきマイクロプロセ
ッサと本実施例のマイクロプロセッサとの演算処理ステ
ップ数の相違に基づくデータ処理時間の相違に対応して
設定しておくことにより、本実施例のマイクロプロセッ
サは、それが代替すべき特定のマイクロプロセッサに対
して完全な互換性を有することができる。

（２）上記効果より、ダミーサイクルを挿入する時間が
任意に設定されることにより、機械語命令の実行シーケ
ンスの変更、即ち、１機械語命令を実行するに必要とさ
れる見掛は上の処理ステップ数の変更、に対して優れた
柔軟性を有する。

（３）上記効果より、他のマイクロプロセッサを代替す
るとき、そのマイクロプロセッサの処理ステップ数と見
掛は上向−のステップ数でデータ処理が可能であるから
、処理ステップ数の相違に基因して生ずるような誤動作
の虞を確実に排除することができる。

（４）上記各効果を得るにあたっては、代替すべき特定
のマイクロプロセッサ毎にそれ専用のコントロールメモ
リを用いる必要はなく、必要とされる制御データを予め
１つのコントロールメモリに格納しておけばよく、それ
によって、上記したような多機能のマイクロプロセッサ
に対し、構成の簡素化及び小型化を達成することができ
る。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。

例えば、上記実施例では、マイクロプロセッサの代替機
能という点で見掛は上の処理ステップ数を動作モードに
従って変更可能にする構成について説明したが、それに
限定されるものではなく、マイクロプロセッサの処理に
おいて待ち状態を組織的に達成するための構成に変更す
ることができる。例えば、待ち状態が必要とされるよう
な所定のマイクロ命令に予め上記したような制御データ
を含め、所定の制御信号によって待ち状態が指示された
ことを判別させてダミーサイクルを所定時間挿入させる
。また、制御記憶手段は上記実施例のような固定ＲＯＭ
に限定されず、書き換え可能なＲＯＭやＲＡＭ　（ラン
ダム・アクセス・メモリ）などに変更可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった技術分野であるマイクロプロセッサ
に適用した場合について説明したが、本発明はそれに限
定されるものではなく、たとえば、プロセッサ機能を有
する入出力回路やその他プロセツサ機能を有する周辺回
路などにも適用することができる。本発明は、少なくと
もマイクロプログラム制御方式を採用した条件のものに
適用することができる。

〔発明の効果〕

本願において開示される発明−のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
。

すなわち、１命令の実行に必要な複数のマイクロ命令の
系列における所定ステップにおいて待ち状態を採るべき
指示を与える制御データを制御記憶手段に格納し、待ち
状態が指示されたときその制御データに基づいてマイク
ロ命令の系列に所定ステップだけダミーサイクルを挿入
して、その期間データ処理動作を実質的に停止させるこ
とにより、１命令の実行に必要な処理ステップ数の多い
ようなマイクロプロセッサを代替するようなとき。

処理ステップ数が相違する分だけ上記ダミーサイクルが
挿入され、それによって、１命令の実行に必要な複数の
マイクロ命令の系列において、Ｗｉ単な構成によって、
所定時間待ち状態を達成することができる。

【図面の簡単な説明】

第１図は本発明の１実施例であるマイクロプログラム制
御方式のマイクロプロセッサを示す機能ブロック図であ
る。 ＳＢ・・・システムバス、ＩＲ・・・命令レジスタ、Ｃ
Ｍ・・・コントロールメモリ、ＤＥＣ・・・デコーダ回
路。 ＧＯＮＴ・・・コントローラ、ＥＸＥ・・・論理演算回
路、ＡＲ・・・アドレスレジスタ、ＭＲ・・・モードレ
ジスタ、ＳＣ・・・停止制御手段、φａｒ・・・アドレ
ス書き換え禁止制御信号、φａｘ・・・演算停止制御信
号。

Claims (1)

1. 【特許請求の範囲】 １、マイクロ命令が格納される制御記憶手段と、上記制
   御記憶手段に格納されている所望のマイクロ命令のアド
   レスを指定するアドレスレジスタと、上記アドレスレジ
   スタの指定によって制御記憶手段から出力されるマイク
   ロ命令に基づいて所定の論理演算を行なう論理演算手段
   と、１命令の実行に必要な複数のマイクロ命令の系列に
   おける所定ステップにおいて待ち状態を採るべき指示を
   与えるために上記制御記憶手段に格納された制御データ
   と、その制御データに基づいて上記アドレスレジスタの
   アドレス更新出力動作を停止制御すると共に、上記論理
   演算手段の動作を停止制御する停止制御手段とを含むこ
   とを特徴とするデータ処理装置。 ２、上記制御データは、内部における命令実行サイクル
   の所望ステップの開始或いは終了位置を示し、その制御
   データが上記停止制御手段に供給されるとき、その停止
   制御手段が外部から待ち状態の指示を受けることにより
   、斯る停止制御手段は、マイクロ命令の系列に所定ステ
   ップだけダミーサイクルを挿入して実質的にデータ処理
   動作を停止させるものであることを特徴とする特許請求
   の範囲第１項記載のデータ処理装置。