JP2002268876A - パイプライン処理方法、及び情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 １回のフェッチステージで複数の命令を同時
に読み込むようにした複数語フェッチ式のパイプライン
処理を行う情報処理装置において、ＤＭＡ転送によるパ
イプライン処理の中断があっても、フェッチステージで
はメモリから命令を正常に読み込むために必要なアクセ
スタイムを十分に確保できるようにする。 【解決手段】 ＩＦステージの処理の開始時に、ＤＭＡ
転送要求信号ＤＲＳがアクティブレベル（論理０）の場
合には（ｔ5 ）、ＩＦステージの処理の開始を一時中止
して、ＤＭＡ転送制御装置７によるＤＭＡ転送を先に行
ってから（ｔ5 〜ｔ7 ）、ＩＦステージの処理を行い
（ｔ7 〜ｔ9 ）、また、ＩＦステージの処理を行ってい
る最中に、ＤＭＡ転送要求信号ＤＲＳがアクティブレベ
ルになった場合には（ｔ4 ）、既に行っているＩＦステ
ージの処理が終了してから（ｔ5 ）、ＤＭＡ転送処理を
行う（ｔ5 〜ｔ7 ）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１回のフェッチス
テージでメモリから２つの命令を同時に読み込むように
した２語フェッチ式のパイプライン処理方法、及びその
方法を採用した情報処理装置に関する。

【０００２】

【従来の技術】従来より、メモリから命令を読み込んで
実行するための処理機能を、複数種類のステージに分
け、並列して異なるステージの動作を行うことにより、
複数の命令処理サイクルを部分的に重複したタイミング
で実行するパイプライン処理方法を採用した情報処理装
置が知られている。

【０００３】そして更に、この種の情報処理装置とし
て、処理速度をより高速化するために、メモリから２つ
の命令を１度に読み込むようにした２語フェッチ式のパ
イプライン処理を行うものが提案されている（例えば、
本出願人による特願平１０−３０１７７６号）。

【０００４】ここで、こうした２語フェッチ式のパイプ
ライン処理を行う情報処理装置の基本的な動作につい
て、５段パイプライン処理を行う図１１に示したＣＰＵ
（マイクロプロセッサ）１００を例に挙げて説明する。
まず、図１１に示すように、この従来例のＣＰＵ１００
は、データバス１とアドレスバス２を介して、プログラ
ムを格納したＲＯＭ等からなる命令格納用のメモリ３に
接続されると共に、データバス４とアドレスバス５を介
して、ＲＡＭ等からなるデータ格納用メモリ６に接続さ
れる。また、メモリ３には、ＣＰＵ１００が１回のアク
セスで２つの命令を同時に読み込むことができるように
するため、その１アドレス当りに、偶数アドレスの命令
とそれに続く奇数アドレスの命令とが１組にされて格納
されている。よって、ＣＰＵ１００は、メモリ３から
「命令０」と「命令１」，「命令２」と「命令３」，
「命令４」と「命令５」、といった具合に、偶数アドレ
スの命令とそれに続く奇数アドレスの命令とを一緒に読
み込むこととなる。

【０００５】次に、このＣＰＵ１００では、処理機能
を、メモリ３から命令レジスタ内へ２つの命令を同時に
読み込むＩＦ（フェッチ）ステージと、ＩＦステージで
命令レジスタ内に読み込まれた２つの命令を１つずつ解
読するＤＥＣ（デコード）ステージと、ＤＥＣステージ
で解読された命令の内容に応じて、ＩＦステージで読み
込むべき命令のアドレスやメモリ６へアクセスする際の
アドレス等を演算するＥＸＥ（実行）ステージと、ＤＥ
Ｃステージで解読された命令の内容に応じて、ＥＸＥス
テージでの演算結果をアドレスとしてメモリ６へのアク
セス（即ち、データの読み込み或いは書き込み）を行う
ＭＡ（メモリアクセス）ステージと、ＤＥＣステージで
解読された命令の内容に応じて、演算データ或いはメモ
リ６からのデータを内部レジスタに書き込むＷＢ（ライ
トバツク）ステージとの、５つのステージに分割してい
る。

【０００６】そして、このＣＰＵ１００は、ＩＦステー
ジの動作を、動作用の基本クロック（所謂システムクロ
ック）が２回発生する毎に行うと共に、他のステージの
動作を、基本クロックが１回発生する毎に行い、図１２
の如き並列関係にてパイプライン処理を実施する。

【０００７】即ち、図１２に示すように、ｎ番目の命令
処理サイクルＣ１００では、まずＩＦステージにて、メ
モリ３から命令レジスタ内へ２つの命令を同時に読み込
み、次にＤＥＣステージにて、上記読み込んだ２命令の
うちの最初の命令（つまり、偶数アドレスの命令）を解
読し、続くＥＸＥステージにて、上記解読した命令の内
容に応じた演算を行う。そして、上記解読した命令がメ
モリ６へアクセスする命令ならば、続くＭＡステージに
て、メモリ６へのアクセス（データの読み込み或いは書
き込み：リード／ライト）が行われ、最後にＷＢステー
ジにて、演算データ或いはメモリ６からのデータが内部
レジスタに格納される。

【０００８】また、ｎ＋１番目の命令処理サイクルＣ１
０１では、ＩＦステージの動作が行われず、その命令処
理サイクルＣ１０１のＤＥＣステージの動作は、命令処
理サイクルＣ１００のＥＸＥステージと並列に行われ
る。そして、この命令処理サイクルＣ１０１では、ＤＥ
Ｃステージにて、命令処理サイクルＣ１００のＩＦステ
ージで読み込んだ２命令のうちの２番目の命令（つま
り、奇数アドレスの命令）を解読し、続くＥＸＥステー
ジ以降の各ステージの動作は、命令処理サイクルＣ１０
０の場合と同様に行われていく。

【０００９】そして、図１２では、ｎ番目からｎ＋５番
目までの６つの命令処理サイクルＣ１００〜Ｃ１０５し
か図示されていないが、前述した２つの命令処理サイク
ルＣ１００，Ｃ１０１と同様の動作が繰り返されること
となる。具体的には、ｎ番目の命令処理サイクルＣ１０
０のＤＥＣステージとｎ＋１番目の命令処理サイクルＣ
１０１のＤＥＣステージとの期間に亘って、ｎ＋２番目
の命令処理サイクルＣ１０２のＩＦステージの動作が行
われ、その命令処理サイクルＣ１０２のＥＸＥステージ
のときに、ＩＦステージを持たないｎ＋３番目の命令処
理サイクルＣ１０３のＤＥＣステージの動作が行われ
る。そして更に、ｎ＋２番目の命令処理サイクルＣ１０
２のＤＥＣステージとｎ＋３番目の命令処理サイクルＣ
１０３のＤＥＣステージとの期間に亘って、ｎ＋４番目
の命令処理サイクルＣ１０４のＩＦステージの動作が行
われ、その命令処理サイクルＣ１０４のＥＸＥステージ
のときに、ＩＦステージを持たないｎ＋５番目の命令処
理サイクルＣ１０５のＤＥＣステージの動作が行われ
る、といった具合に、複数の命令処理サイクルにおける
異なるステージの動作が並列に行われる。

【００１０】

【発明が解決しようとする課題】ところで、このような
２語フェッチ式のパイプライン処理を行う従来のＣＰＵ
１００では、ＩＦステージのときに、命令系バス１，２
に接続されたＤＭＡ制御装置（図示せず）によるＤＭＡ
転送の処理要求があった場合、ＩＦステージが分断され
てしまい、命令を正常に取り込むことができないという
問題があった。

【００１１】例えば、図１２において、命令処理サイク
ルＣ１０２のＤＥＣステージ処理中、つまり、命令処理
サイクルＣ１０４のＩＦステージの処理前半部に、ＤＭ
Ａ転送の処理要求があると、ＣＰＵ１００は、命令処理
サイクルＣ１０２のＤＥＣステージを処理した後、処理
を一旦中断することになる。

【００１２】その後、ＤＭＡ転送が終了し、その処理要
求が取り下げられると、ＣＰＵ１００は、先に中断した
次のステージ、つまり、命令処理サイクルＣ１０２のＥ
ＸＥステージから処理を再開する。ここでＣＰＵは、複
数の命令処理サイクルにおける異なるステージの処理を
並列に行っているため、命令処理サイクルＣ１０４のＩ
Ｆステージの後半部を実行することになる。

【００１３】このように、ＤＭＡ転送によりＩＦステー
ジが分断されると、命令格納用メモリから命令を読み出
すために必要なアクセスタイムを十分に確保できず、Ｃ
ＰＵは命令を正しく取り込むことができなくなってしま
うのである。そこで、本発明は、上記問題点を解決する
ために、１回のフェッチステージで複数の命令を同時に
読み込むようにした複数語フェッチ式のパイプライン処
理を行う情報処理装置において、ＤＭＡ転送によるパイ
プライン処理の中断があっても、フェッチステージでは
メモリから命令を正常に読み込むために必要なアクセス
タイムを十分に確保できるようにすることを目的とす
る。

【００１４】

【課題を解決するための手段】上記目的を達成するため
の発明である請求項１記載の複数語フェッチ式のパイプ
ライン処理方法では、フェッチステージ（ＩＦ）の処理
の開始タイミングで、メモリ（３）と同一のバス（１，
２）を使用するＤＭＡ転送要求（ＤＲＳ＝０）が存在す
る場合には（ｔ5 ）、フェッチステージ（ＩＦ）の処理
の開始を一時中止して、ＤＭＡ転送を先に実行してから
（ｔ5 〜ｔ7 ）、フェッチステージ（ＩＦ）の処理を実
行し（ｔ7 〜ｔ9 ）、また、フェッチステージ（ＩＦ）
の処理の実行中に、同様のＤＭＡ転送要求が発生した場
合には（ｔ3 〜ｔ4 ）、既に行っているフェッチステー
ジの処理が終了してから（ｔ5 ）、ＤＭＡ転送を実行す
る（ｔ5 〜ｔ7 ）。

【００１５】尚、（）内の符号は、図１〜図１０におけ
る符号のうちで本発明の主要な部分に対応するものを示
している。従って、本発明のパイプライン処理方法を実
施すれば、ＤＭＡ転送の実行によるパイプライン処理の
中断によって、フェッチステージが分断されてしまうこ
とを確実に防止でき、メモリから命令を正常に読み込む
ために必要なアクセスタイムを常に十分に確保すること
ができる。

【００１６】次に、請求項２記載の情報処理装置（１
０，１０ａ）は、上述した従来装置と同様に、演算機能
を複数種類のステージに分け、異なるステージの処理を
基本クロックのタイミングで並列に且つ同期して行うこ
とにより、複数の命令処理サイクルを部分的に重複した
タイミングで実行すると共に、メモリ（３）から命令を
読み込むフェッチステージ（ＩＦ）では基本クロック
（ＣＫ１）のｎ（ｎは２以上の整数）周期分、他のステ
ージ（ＤＥＣ，ＥＸＥ，ＭＡ，ＷＢ）では基本クロック
（ＣＫ１）の１周期分の処理時間を必要とし、且つ１回
のフェッチステージ（ＩＦ）で前記メモリ（３）から複
数の命令を同時に読み込むようにした複数語フェッチ式
のパイプライン処理を実施して、上記メモリ（３）に格
納されたプログラムを実行する。

【００１７】そして特に、本発明の情報処理装置（１
０，１０ａ）では、上記メモリ（３）と同一のバス
（１，２）を使用するＤＭＡ転送要求が発生（ＤＲＳ＝
０）すると、ＤＭＡ受付制御手段（２４）が、フェッチ
ステージ（ＩＦ）の境界となる基本クロック（ＣＫ１）
のタイミングで（ｔ5 ）、その要求を受け付けてＤＭＡ
転送を許可し、その後、ＤＭＡ転送要求が消滅（ＤＲＳ
＝１）すると、基本クロック（ＣＫ１）のタイミングで
前記許可を取り下げる（ｔ7 ）。また、ＤＭＡ受付制御
手段（２４）によりＤＭＡ転送が許可されている転送許
可期間の間（ｔ5 〜ｔ7 ）、中断制御手段（２５，２５
ａ）が、前記パイプライン処理を中断させるように構成
されている。

【００１８】つまり、本発明の情報処理装置は、請求項
１記載のパイプライン処理方法を具体的に実現するもの
であり、フェッチステージの処理の実行中にＤＭＡ転送
の処理要求が発生したとしても、ＤＭＡ転送の処理はフ
ェッチステージが終了するまで待たされるため、フェッ
チステージが分断されてしまうことがない。

【００１９】従って、本発明の情報処理装置によれば、
請求項１記載の発明と同様に、メモリから命令を正常に
読み込むために必要なアクセスタイムを常に十分に確保
することができる。なお、ＤＭＡ受付制御手段は、例え
ば、請求項３記載のように、基本クロックのタイミング
毎に状態遷移するｎ＋１個の状態Ｓ0 〜Ｓn を有し、状
態Ｓ0 〜Ｓn-2 では状態Ｓi （ｉ＝０〜ｎ−２）から状
態Ｓi+1 （ＩＦ０状態からＩＦ１状態）に遷移し、状態
Ｓn-1 （ＩＦ１状態）ではＤＭＡ転送要求が発生してい
なければ（ＤＳＲ＝１）状態Ｓ0 （ＩＦ０状態）に、Ｄ
ＭＡ転送要求が発生していれば（ＤＳＲ＝０）状態Ｓn
（ＤＭＡ状態）に遷移し、状態Ｓn （ＤＭＡ状態）では
ＤＭＡ転送要求が存続していれば（ＤＳＲ＝０）状態Ｓ
n （ＤＭＡ状態）に、ＤＭＡ転送要求が消滅していれば
（ＤＳＲ＝１）状態Ｓ0 （ＩＦ０状態）に遷移すると共
に、状態Ｓn （ＤＭＡ状態）である間はＤＭＡ転送を許
可するように構成することができる。この場合、パイプ
ライン処理では、ＤＭＡ受付制御手段（２４）の状態
が、状態Ｓ0 （ＩＦ０状態）へ他の状態から遷移した時
にフェッチステージ（ＩＦ）を開始し、状態Ｓn-1 （Ｉ
Ｆ１状態）から他の状態へ遷移した時に実行中のフェッ
チステージ（ＩＦ）を終了するようにすればよい。

【００２０】また、中断制御手段（２５）は、例えば、
請求項４記載のように、パイプライン処理の実行に使用
される基本クロック（ＣＫ１）に同期した制御クロック
（ＣＫ２）の供給を、転送許可期間の間停止することに
より（ｔ5 〜ｔ7 ）、パイプライン処理のハードウェア
を停止させることでパイプライン処理の中断を実現して
もよい。

【００２１】また、請求項５記載のように、パイプライ
ン処理に使用されるデータを格納し、基本クロックのタ
イミング毎に格納内容が更新される各種レジスタに、外
部から供給される新たに格納すべきデータと、現在格納
されているデータとのいずれかを、自身の入力として選
択する選択回路が設けられている場合には、中断制御手
段（２５ａ）は、転送許可期間の間、前記選択回路（４
４ｂ）を現在格納されているデータを選択する側に設定
し（ｔ5 〜ｔ7 ）、パイプライン処理のハードウェアが
動作していても、各種レジスタ（４４ａ）の内容を、転
送許可期間が終了するまで、転送許可期間に入る前の状
態のまま保持することでパイプライン処理の中断を実現
してもよい。

【００２２】

【発明の実施の形態】以下に本発明の実施形態を図面と
共に説明する。 ［第１実施形態］本発明が適用された第１実施形態の情
報処理装置としてのＣＰＵ１０は、１回のＩＦステージ
で２つの命令を同時に読み込む２語フェッチ式の５段パ
イプライン処理（図６参照）を行ってプログラムを実行
するものであり、しかも、個別に制御可能な２系統のバ
スを有するように構成されたものである。

【００２３】図１に示すように、ＣＰＵ１０は、データ
バス１及びアドレスバス２（以下総称して「命令系バ
ス」ともいう）には、実行対象のプログラムを構成する
命令とプログラムの実行時に参照されるデータとを記憶
したＲＯＭ等からなる命令格納用のメモリ３が接続さ
れ、また、データバス４及びアドレスバス５（以下総称
して「データ系バス」ともいう）には、ＲＡＭ等からな
るデータ格納用のメモリ６が接続されている。また、命
令系バス１，２には、同じ命令系バス１，２に接続され
た図示しない周辺回路（メモリやＩ／Ｏ装置等）間での
ＤＭＡ転送を行うＤＭＡ転送制御装置７が接続されてい
る。

【００２４】そして、ＣＰＵ１０には、リセット信号線
１２を介して初期化用のリセット信号ＲＳ、及びクロッ
ク信号線１３を介して動作用の基本クロックとしてのシ
ステムクロックＣＫ１が与えられ、また、ＤＭＡ転送制
御装置７からはＤＭＡ転送要求信号線１４を介してＤＭ
Ａ転送要求信号ＤＲＳが入力され、ＤＭＡ転送制御装置
７に対してはＤＭＡ転送許可信号線１５を介してＤＭＡ
転送の許可信号ＤＡＳが出力されるように構成されてい
る。

【００２５】尚、メモリ３への１回のアクセスでＣＰＵ
１０が２つの命令を同時に読み込むことができるように
するため、メモリ３には、その１アドレス当りに、偶数
アドレスの命令とそれに続く奇数アドレスの命令とが１
組にされて格納されている（図１１参照）と共に、メモ
リ３のデータ線及びデータバス１のバス幅が、命令語長
（１命令のビット長）の２倍にされている。

【００２６】次に、ＣＰＵ１０は、図２に示すように、
パイプライン処理のための制御を行うデコーダ１６と、
データやアドレス等の演算を行うデータパス１８とから
構成されている。そして、デコーダ１６は、ＩＦステー
ジにてメモリ３からデータバス１を介して命令を読み込
む命令レジスタ２０と、ＤＥＣステージにて命令を解読
する命令解読部２２と、フェッチ処理の流れを管理する
フェッチコントローラ２４と、制御クロックＣＫ２を生
成するクロック制御部２５とを備えている。

【００２７】一方、データパス１８は、ＭＡステージに
てメモリ６からデータバス４を介してデータを読み込ん
だり、メモリ６に書き込むべきデータをデータバス４へ
出力するロードストアユニット３０と、ＥＸＥステージ
にて命令に応じた演算を行う実行ユニット３２と、複数
のレジスタ（内部レジスタ）を内蔵したレジスタファイ
ルユニット３４と、メモリ３からＩＦステージで読み込
むべき命令のアドレスを格納及びカウントするプログラ
ムカウンタ３６と、ＭＡステージにてアドレスバス５へ
アドレスを出力するアドレスユニット３８とを備えてい
る。

【００２８】ここで、デコーダ１６内の命令レジスタ２
０は、システムクロックＣＫ１に同期し、且つ、フェッ
チコントローラ２４から出力される状態信号ＪＳ（後述
する）に従ってメモリ３からデータバス１を介して２つ
の命令（詳しくは、命令のデータ）を同時に読み込み格
納する。

【００２９】そして、命令解読部２２は、クロック制御
部２５から出力される制御クロックＣＫ２に同期して動
作し、制御クロックＣＫ２の１周期毎に、命令レジスタ
２０内の命令を、偶数アドレスの命令，奇数アドレスの
命令の順に命令バス２９を介して１つずつ取り込むと共
に、取り込んだ命令を解読して、その解読した命令の内
容に応じて、データパス１８内のロードストアユニット
３０，実行ユニット３２，レジスタファイルユニット３
４，及びプログラムカウンタ３６を制御するための制御
信号を制御バス２８へ出力する。

【００３０】次に、フェッチコントローラ２４は、リセ
ット信号ＲＳによって初期化され、システムクロックＣ
Ｋ１に同期し、且つ、ＤＭＡ転送制御装置７からのＤＭ
Ａ転送要求信号ＤＲＳに応じて、自己の状態を遷移さ
せ、その状態に基づいてＤＭＡ転送許可信号ＤＡＳを出
力すると共に、自己の現在の状態を示す状態信号ＪＳを
出力する。尚、状態信号ＪＳは、複数の状態を示すこと
ができるように複数ビットのデータ信号となっている。
また、フェッチコントローラ２４の動作については、図
３を用い後で詳しく説明する。

【００３１】そして、クロック制御部２５は、システム
クロックＣＫ１とフェッチコントローラ２４からの状態
信号ＪＳとから、制御クロックＣＫ２を生成して出力す
る。一方、データパス１８内のロードストアユニット３
０は、システムクロックＣＫ１に同期し、且つ、制御バ
ス２８を介して命令解読部２２から供給される制御信号
に従って、レジスタファイルユニット３４からの出力デ
ータ（即ち、レジスタ値）Ｒｍをデータバス４へ出力し
たり、或いは、データバス４から入力したデータをデー
タパス１８内のＷＢ（ライトバック）バス４０へ出力す
る。

【００３２】そして、実行ユニット３２は、制御クロッ
クＣＫ２に同期し、且つ、制御バス２８からの制御信号
に従って、レジスタファイルユニット３４からの２つの
出力データＲｍ，Ｒｎに対し演算を行い、その演算結果
をＷＢバス４０へ出力する。尚、実行ユニット３２は、
命令解読部２２で解読された命令の内容に応じた演算を
行う。例えば、命令解読部２２で解読された命令がメモ
リ６へのアクセス命令であれば、実行ユニット３２はア
クセスすべき（即ち、データの読み書きを行うべき）メ
モリ６のアドレスを演算することとなり、また、命令解
読部２２で解読された命令が論理積や論理和等を行う命
令であれば、実行ユニット３２はその命令に応じた論理
演算を行うこととなる。また、例えば、命令解読部２２
で解読された命令が分岐命令であれば、実行ユニット３
２は命令の分岐先のアドレスを演算することとなる。

【００３３】また、レジスタファイルユニット３４は、
制御クロックＣＫ２に同期し、且つ、制御バス２８から
の制御信号に従って、ＷＢバス４０のデータを内部のレ
ジスタに格納したり、或いは、その格納したデータを上
記出力データＲｍ，Ｒｎとして実行ユニット３２やロー
ドストアユニット３０へ出力する。

【００３４】そして、プログラムカウンタ３６は、制御
クロックＣＫ２に同期し、且つ、制御バス２８からの制
御信号に従って、ＷＢバス４０のデータを格納したりカ
ウントアップして、そのデータをデータパス１８内のプ
ログラムバス４２を介してアドレスバス２へ出力する。
尚、プログラムバス４２へは、プログラムカウンタ３６
内のデータの各ビットのうち、最下位ビット以外のビッ
トが出力されるようになっている。このため、プログラ
ムバス４２のデータであって、メモリ３から命令を読み
込むためのアドレスは、制御クロックＣＫ２の２周期毎
に更新されることとなる。

【００３５】また、アドレスユニット３８は、システム
クロックＣＫ１に同期して、且つ、制御バス２８からの
制御信号に従って、ＷＢバス４０のデータをラッチし、
そのラッチしたデータをアドレスバス５へアドレスとし
て出力する。次に、デコーダ１６のフェッチコントロー
ラ２４は、システムクロックＣＫ１の１周期毎に、自己
の状態を図３の如く遷移させる。

【００３６】まず、フェッチコントローラ２４は、リセ
ット信号ＲＳがアクティブレベル（論理１）の時にＲＥ
ＳＥＴ状態を維持するが、リセット信号ＲＳが非アクテ
ィブレベル（論理０）になると、システムクロックＣＫ
１に同期した状態遷移を開始して、ＤＭＡ転送要求信号
ＤＲＳに拘わらず、最初にＩＦ０状態へ遷移する。

【００３７】ＩＦ０状態では、ＤＭＡ転送要求信号ＤＲ
Ｓに拘わらず次のシステムクロックＣＫ１のタイミング
でＩＦ１状態へ遷移する。また、ＩＦ１状態では、ＤＭ
Ａ転送要求信号ＤＲＳが非アクティブレベル（論理１）
であれば、次のシステムクロックＣＫ１のタイミングで
ＩＦ０状態へ遷移し、一方、ＤＭＡ転送要求信号ＤＲＳ
がアクティブレベル（論理０）であれば、次のシステム
クロックＣＫ１のタイミングでＤＭＡ状態へ遷移すると
共に、ＤＭＡ転送制御装置７に対してＤＭＡ転送要求を
受け付けたことを伝えるため、ＤＭＡ転送許可信号線１
５を介して出力するＤＭＡ転送許可信号ＤＡＳをアクテ
ィブレベル（論理０）に設定する。

【００３８】一方、ＤＭＡ状態では、ＤＭＡ転送要求信
号ＤＲＳが非アクティブレベル（論理１）であれば、次
のシステムクロックＣＫ１のタイミングでＩＦ０状態へ
遷移すると共に、ＤＭＡ転送許可信号ＤＡＳを非アクテ
ィブレベル（論理０）に戻し、一方、ＤＭＡ転送要求信
号ＤＲＳがアクティブレベル（論理１）であれば、ＤＭ
Ａ状態を維持する。

【００３９】そして、フェッチコントローラ２４は、自
己の現在の状態に応じて、クロック制御部２５，命令レ
ジスタ２０，ロードストアユニット３０，プログラムカ
ウンタ３６，及びアドレスユニット３８へ出力する状態
信号ＪＳのデータ値を変化させる。例えば、フェッチコ
ントローラ２４は、ＩＦ０状態の時にはそのＩＦ０状態
に対応したデータ値の状態信号ＪＳを出力し、ＩＦ１状
態の時にはそのＩＦ１状態に対応したデータ値の状態信
号ＪＳを出力する。よって、状態信号ＪＳのデータ値
は、システムクロックＣＫ１の１周期毎に変化すること
となる（図５参照）。

【００４０】次に、クロック制御部２５は、図４に示す
ように、状態信号ＪＳのデータ値がＤＭＡ状態に対応し
た値である場合（つまり、フェッチコントローラ２４が
ＤＭＡ状態である場合）に、アクティブレベル（論理
１）の信号を出力するデコーダ回路２６と、そのデコー
ダ回路２６の出力信号とシステムクロックＣＫ１との論
理和信号を、制御クロックＣＫ２として出力するオア回
路２７とから構成されている。

【００４１】よって、クロック制御部２５から出力さ
れ、命令解読部２２，実行ユニット３２，レジスタファ
イルユニット３４，及びプログラムカウンタ３６の各々
に供給される制御クロックＣＫ２は、図５に示すよう
に、フェッチコントローラ２４がＤＭＡ状態でない場合
には、システムクロックＣＫ１と同じになるが、フェッ
チコントローラ２４がＤＭＡ状態になっている期間は、
ハイレベルのままとなる。

【００４２】このため、フェッチコントローラ２４がＤ
ＭＡ状態になった場合には、そのＤＭＡ状態とそれに続
くＩＦ０状態である期間においては、命令解読部２２，
実行ユニット３２，レジスタファイルユニット３４，及
びプログラムカウンタ３６の各々に、制御クロックＣＫ
２が１発しか供給されないこととなる。

【００４３】次に、フェッチコントローラ２４からの状
態信号ＪＳによって制御されるクロック制御部２５以外
の各部の動作について説明する。まず、命令レジスタ２
０は、状態信号ＪＳのデータ値がＩＦ１状態に対応した
値である場合（即ち、フェッチコントローラ２４がＩＦ
１状態である場合）にだけ、データバス４上のデータを
システムクロックＣＫ１に同期して格納する。

【００４４】また、ロードストアユニット３０は、状態
信号ＪＳのデータ値がＩＦ０状態とＩＦ１状態との何れ
かに対応した値である場合（即ち、フェッチコントロー
ラ２４がＩＦ０状態かＩＦ１状態である場合）にだけ、
データバス４に対するデータの入出力を行い、それ以外
の場合には、出力がハイインピーダンスとなる。

【００４５】また、プログラムカウンタ３６は、状態信
号ＪＳのデータ値がＩＦ０状態とＩＦ１状態との何れか
に対応した値である場合（即ち、フェッチコントローラ
２４がＩＦ０状態かＩＦ１状態である場合）にだけ、ア
ドレスバス２に対するデータの出力を行い、それ以外の
場合には、出力がハイインピーダンスとなる。

【００４６】そして、アドレスユニット３８は、状態信
号ＪＳのデータ値がＩＦ０状態とＩＦ１状態との何れか
に対応した値である場合（即ち、フェッチコントローラ
２４がＩＦ０状態かＩＦ１状態である場合）にだけ、Ｗ
Ｂバス４０のデータをアドレスバス５へ出力し、それ以
外の場合には、出力がハイインピーダンスとなる。

【００４７】なお、フェッチコントローラ２４の状態
は、システムクロックＣＫ１に同期して遷移し、しか
も、ＩＦ０状態の時には、ＤＭＡ転送制御装置７からの
ＤＭＡ転送要求信号ＤＲＳに拘わらず必ずＩＦ１状態に
遷移するため、ＩＦステージが開始された時には、常に
システムクロックＣＫ１の２周期分の期間がＩＦステー
ジのために確保されることになる。

【００４８】次に、ＣＰＵ１０の動作について、フェッ
チコントローラ２４の状態遷移と併せて図６を用い説明
する。尚、図６において、ｔ1 〜ｔ12で示す各時刻は、
システムクロックＣＫ１の立ち上がりタイミングであ
り、その各時刻ｔ1 〜ｔ12の間隔は、システムクロック
ＣＫ１の１周期分である。

【００４９】まず、リセット信号ＲＳがアクティブレベ
ル（論理１）から非アクティブレベル（論理０）になる
と、ＣＰＵ１０が動作を開始し、図６に示すように、フ
ェッチコントローラ２４は、最初の時刻ｔ1 でＩＦ０状
態になる。そして、この時、最初の命令処理サイクルＣ
１０のＩＦステージの処理が始まる。つまり、プログラ
ムカウンタ３６からアドレスバス２へ、メモリ３から命
令を読み込むためのアドレスが出力される。

【００５０】そして、フェッチコントローラ２４は、次
の時刻ｔ2 でＩＦ１状態になる。すると、フェッチコン
トローラ２４がＩＦ１状態となっている時刻ｔ2 から次
の時刻ｔ3 までの間に、命令レジスタ２０がデータバス
１上のデータ（即ち、メモリ３からデータバス１へ同時
に出力される２つの命令で、この場合は、命令処理サイ
クルＣ１０及びＣ１１の命令）を格納するため、時刻ｔ
3 で命令処理サイクルＣ１０のＩＦステージの処理が終
了する。

【００５１】この時、ＤＭＡ転送要求信号ＤＲＳが非ア
クティブレベル（論理１）であるため、フェッチコント
ローラ２４は時刻ｔ3 でＩＦ０状態になり、この時刻ｔ
3 から次の時刻ｔ4 までの期間で、命令解読部２２によ
り命令処理サイクルＣ１０のＤＥＣステージの処理が行
われる。つまり、命令解読部２２が、命令処理サイクル
Ｃ１０のＩＦステージで命令レジスタ２０に格納された
２つの命令のうちの最初の命令（偶数アドレスの命令）
を解読する。

【００５２】また、プログラムカウンタ３６からアドレ
スバス２へ出力されるデータが時刻ｔ3 で更新されるた
め、この時刻ｔ3 で、命令処理サイクルＣ１２のＩＦス
テージの処理が始まる。ここで時刻ｔ3 から次の時刻ｔ
4 までの間に、ＤＭＡ転送要求信号ＤＲＳが非アクティ
ブ（論理１）からアクティブレベル（論理０）になった
とする。このとき、フェッチコントローラ２４は、ＤＭ
Ａ転送要求信号ＤＲＳに拘わらず、時刻ｔ4 でＩＦ１状
態になる。

【００５３】また、時刻ｔ4 から次の時刻ｔ5 までの期
間で、実行ユニット３２とレジスタファイルユニット３
４とにより、命令処理サイクルＣ１０のＥＸＥステージ
の処理が行われる。つまり、実行ユニット３２が、命令
処理サイクルＣ１０のＤＥＣステージで命令解読部２２
により解読された命令に応じた演算を行う。

【００５４】そして更に、上記命令処理サイクルＣ１０
のＥＸＥステージの処理と並行して、命令解読部２２に
より命令処理サイクルＣ１１のＤＥＣステージの処理が
行われる。つまり、命令解読部２２が、命令処理サイク
ルＣ１０のＩＦステージで命令レジスタ２０に格納され
た２つの命令のうちの２番目の命令（奇数アドレスの命
令）を解読する。

【００５５】また、フェッチコントローラ２４がＩＦ１
状態となっている時刻ｔ4 から時刻ｔ5 までの間に、命
令レジスタ２０がデータバス４上のデータを格納するた
め、時刻ｔ5 で命令処理サイクルＣ１２のＩＦステージ
の処理が終了する。この時、ＤＭＡ転送要求信号ＤＲＳ
がアクティブレベル（論理０）であるため、フェッチコ
ントローラ２４は時刻ｔ5 でＤＭＡ状態になると共に、
ＤＭＡ転送許可信号ＤＡＳをアクティブレベル（論理
１）に設定する。

【００５６】また、フェッチコントローラ２４がＤＭＡ
状態となっている期間（ここでは時刻ｔ5 から時刻ｔ7
までの間）、クロック制御部２５から出力される制御ク
ロックＣＫ２はハイレベルのままとなり、その結果、次
のＩＦステージ（ここでは、命令処理サイクルＣ１４の
ＩＦステージ）の動作が休止され、命令レジスタ２０な
いには、命令処理サイクルＣ１２で読み込んだ２つの命
令が保存されたままとなる。また、制御クロックＣＫ２
によって動作する命令解読部２２，実行ユニット３２，
レジスタファイルユニット３４，及びプログラムカウン
タ３６も、動作が休止される。

【００５７】次に、時刻ｔ6 から次の時刻ｔ7 までの間
に、ＤＭＡ転送要求信号ＤＲＳがアクティブレベル（論
理０）から非アクティブレベル（論理１）になったとす
ると、フェッチコントローラ２４は時刻ｔ7 でＩＦ０状
態になり、この時刻ｔ7 から次の時刻ｔ8 までの期間で
は、アドレスユニット３８及びロードストアユニット３
０による命令処理サイクルＣ１０のＭＡステージの処理
と、実行ユニット３２及びレジスタファイルユニット３
４とによる命令処理サイクルＣ１１のＥＸＥステージの
処理と、命令解読部２２による命令処理サイクルＣ１２
のＤＥＣステージの処理とが並行して行われることとな
る。

【００５８】更に、これらの処理と並行して、プログラ
ムカウンタ３６によるアドレスバス２へのデータ出力が
再開されるため、命令処理サイクルＣ１４のＩＦステー
ジの処理も開始されることとなる。その後、ＤＭＡ転送
要求信号ＤＲＳがアクティブレベル（論理０）にならな
ければ、フェッチコントローラ２４の状態は、システム
クロックＣＫ１に同期してＩＦ０状態とＩＦ１状態とを
繰り返し、同様の処理が繰り返し実行されることにな
る。

【００５９】尚、図６において、ＭＡステージ（「Ｍ
Ａ」）及びＷＢステージ（「ＷＢ」）は、ＤＥＣステー
ジで解読された命令の内容によっては処理されないが、
通常の処理位置を示すために記している。また、ＷＢス
テージ（「ＷＢ」）は、ＤＥＣステージで解読された命
令がメモリアクセス命令であり、且つデータ読み込み命
令であって、ＭＡステージでロードストアユニット３０
内に読み込んだデータをレジスタファイルユニット３４
内のレジスタに書き込む場合、或いは、ＥＸＥステージ
での演算結果を、そのＷＢステージのタイミングでレジ
スタファイルユニット３４内のレジスタに書き込む必要
がある場合に行われる。

【００６０】以上詳述したように、本実施形態のＣＰＵ
１０では、ＩＦステージの処理の開始時に、ＤＭＡ転送
要求信号ＤＲＳがアクティブレベルの場合には（ｔ5
）、ＩＦステージの処理の開始を一時中止して、ＤＭ
Ａ転送制御装置７によるＤＭＡ転送を先に行ってから
（ｔ5 〜ｔ7 ）、ＩＦステージの処理を行い（ｔ7 〜ｔ
9 ）、また、ＩＦステージの処理を行っている最中に、
ＤＭＡ転送要求信号ＤＲＳがアクティブレベルになった
場合には（ｔ4 ）、既に行っているＩＦステージの処理
が終了してから（ｔ5 ）、ＤＭＡ転送処理を行うように
している（ｔ5 〜ｔ7）。

【００６１】よって、本実施形態のＣＰＵ１０によれ
ば、ＩＦステージの処理中に、ＤＭＡ転送の処理要求
（ＤＲＳ＝０）が発生しても、ＩＦステージが分断され
てしまうことがなく、メモリ３へのアクセスに必要な時
間を常に十分に確保できるため、パイプライン処理の動
作を正常に行わせることができる。

【００６２】また、本実施形態のＣＰＵ１０では、命令
解読部２２，実行ユニット３２，レジスタファイルユニ
ット３４，及びプログラムカウンタ３６への制御クロッ
クＣＫ２の周期を、ＤＭＡ転送制御装置７がＤＭＡ転送
を行っている期間分だけ引き伸ばすようにしている。

【００６３】よって、ＤＭＡ転送の処理期間をパイプラ
イン処理の流中に追加挿入するようにしているにも拘ら
ず、命令解読部２２によるＤＥＣステージの処理と、実
行ユニット３２及びレジスタファイルユニット３４によ
るＥＸＥステージの処理とが余分に行われてしまうこと
と、プログラムカウンタ３６でカウントされる命令のア
ドレスが余分に進んでしまうこととを確実に防止でき、
延いては、パイプライン処理の流れが異常になってしま
うことを確実に防ぐことができる。 ［第２実施形態］次に第２実施形態の情報処理装置とし
てのＣＰＵ１０ａについて説明する。

【００６４】図７は、本実施形態のＣＰＵ１０ａの内部
構成を表すブロック図である。本実施形態のＣＰＵ１０
ａは、構成の一部が異なっているだけであるため、この
構成の相異部分を中心にして説明する。本実施形態のＣ
ＰＵ１０ａにおいて、命令解読部２２，実行ユニット３
２，レジスタファイルユニット３４，及びプログラムカ
ウンタ３６は、制御クロックＣＫ２の代わりに、システ
ムクロックＣＫ１とクロックイネーブル信号ＣＫ１Ｅと
が入力されている。

【００６５】クロックイネーブル信号ＣＫ１Ｅを生成す
るクロック制御部２５ａは、図８に示すように、フェッ
チコントローラ２４からの状態信号ＪＳのデータ値がＤ
ＭＡ状態に対応した値である場合（つまり、フェッチコ
ントローラ２４がＤＭＡ状態である場合）に、アクティ
ブレベル（論理１）の信号を出力するデコーダ回路２６
ａからなる。つまり、クロックイネーブル信号ＣＫ１Ｅ
は、図１０に示すように、フェッチコントローラ２４が
ＤＭＡ状態になっている期間だけアクティブレベル（論
理１）となる。

【００６６】そして、本実施形態において、クロックイ
ネーブル信号ＣＫ１Ｅが入力される命令解読部２２，実
行ユニット３２，レジスタファイルユニット３４，及び
プログラムカウンタ３６の内部に設けられた各レジスタ
部４４は、図９に示すように、システムクロックＣＫ１
に同期してデータを取り込み、値を保持するレジスタ回
路４４ａと、クロックイネーブル信号ＣＫ１Ｅが非アク
ティブレベル（論理０）である場合は、外部からの入力
データを選択し、クロックイネーブル信号ＣＫ１Ｅがア
クティブレベル（論理１）である場合には、レジスタ４
４ａの出力データを選択して、レジスタ回路４４ａの入
力として供給するセレクタ回路４４ｂとにより構成され
ている。

【００６７】つまり、命令解読部２２，実行ユニット３
２，レジスタファイルユニット３４，及びプログラムカ
ウンタ３６において、各レジスタ部４４では、フェッチ
コントローラ２４がＤＭＡ状態である期間中に、外部か
らの入力データによるレジスタ回路４４ａの格納値の更
新は１回も行われないため、レジスタ回路４４ａには、
ＤＭＡ状態に入る直前の値が保持され続ける。これによ
り、第１実施形態のＣＰＵ１０において、制御クロック
ＣＫ２の周期を、ＤＭＡ転送の処理を実行している期間
分だけ引き伸ばしたことと同様の効果が得られることに
なる。

【００６８】以上詳述したように、本実施形態のＣＰＵ
１０ａでは、ＩＦステージの処理の開始時に、ＤＭＡ転
送要求信号ＤＲＳがアクティブレベルの場合には（ｔ5
）、ＩＦステージの処理の開始を一時中止して、ＤＭ
Ａ転送制御装置７によるＤＭＡ転送を先に行ってから
（ｔ5 〜ｔ7 ）、ＩＦステージの処理を行い（ｔ7 〜ｔ
9）、また、ＩＦステージの処理を行っている最中に、
ＤＭＡ転送要求信号ＤＲＳがアクティブレベルになった
場合には（ｔ4 ）、既に行っているＩＦステージの処理
が終了してから（ｔ5 ）、ＤＭＡ転送処理を行うように
している（ｔ5 〜ｔ7 ）。

【００６９】よって、本実施形態のＣＰＵ１０ａによれ
ば、ＩＦステージの処理中に、ＤＭＡ転送要求信号ＤＲ
Ｓがアクティブレベルになっても、ＩＦステージが分断
されてしまうことがなく、メモリ３へのアクセスに必要
な時間を常に十分に確保できるため、パイプライン処理
の動作を正常に行わせることができる。

【００７０】また、本実施形態のＣＰＵ１０ａでは、命
令解読部２２，実行ユニット３２，レジスタファイルユ
ニット３４，及びプログラムカウンタ３６の各レジスタ
部４４を構成するレジスタ回路４４ａの格納値が、ＤＭ
Ａ転送制御装置７がＤＭＡ転送を行っている間、実質的
に更新されることのないようにしている。

【００７１】よって、本実施形態のＣＰＵ１０ａでは、
ＤＭＡ転送の処理期間をパイプライン処理の流れ中に追
加挿入するようにしているにも拘らず、命令解読部２２
によるＤＥＣステージの処理と、実行ユニット３２及び
レジスタファイルユニット３４によるＥＸＥステージの
処理とが余分に行われてしまうことと、プログラムカウ
ンタ３６でカウントされる命令のアドレスが余分に進ん
でしまうこととを確実に防止でき、延いては、パイプラ
イン処理の流れが異常になってしまうことを確実に防ぐ
ことができる。

【００７２】以上、本発明の二つの実施形態について説
明したが、本発明は、上記実施形態に限定されるもので
はなく、種々の形態を採り得ることは言うまでもない。
例えば、上記実施形態では、命令格納用のメモリ３とデ
ータ格納用のメモリ６とが別々のメモリであると共に、
メモリ３を接続する命令系バス１，２と、メモリ６を接
続するデータ系バス４，５とが分離されたいわゆるバー
バードアーキテクチャを採用したＣＰＵ１０，１０ａに
本発明を適用しているが、１系統のバスしか存在せず、
この１系統のバスに両メモリ３，６が接続されるＣＰＵ
に本発明を適用した場合でも、全く同様である。

【００７３】また、上記実施形態のＣＰＵ１０は、１回
のＩＦステージで２つの命令を同時に読み込むものであ
ったが、本発明は、１回のＩＦステージで２つ以外の複
数（例えば４つや６つ等）の命令を同時に読み込むよう
にした、あらゆる複数語フェッチ式のパイプライン処理
を行う情報処理装置について、前述した実施形態と同様
の手法で適用することができる。

【図面の簡単な説明】

【図１】 第１及び第２実施形態のＣＰＵとメモリや周
辺回路との接続状態を表す構成図である。

【図２】 第１実施形態のＣＰＵの内部構成を表すブロ
ック図である。

【図３】 フェッチコントローラの状態遷移を表す状態
遷移図である。

【図４】 第１実施形態におけるクロック制御部の構成
を表すブロック図である。

【図５】 第１実施形態におけるクロック制御部の動作
を説明するタイムチャートである。

【図６】 パイプライン処理の流れ全体を表すタイムチ
ャートである。

【図７】 第２実施形態のＣＰＵの内部構成を表すブロ
ック図である。

【図８】 第２実施形態におけるクロック制御部の構成
を表すブロック図である。

【図９】 クロックイネーブル信号が供給される各部の
内部に設けられたレジスタ部の構成を表すブロック図で
ある。

【図１０】 第２実施形態におけるクロック制御部の動
作を説明するタイムチャートである。

【図１１】 従来のＣＰＵとメモリとの接続状態を表す
構成図である。

【図１２】 １回のフェッチステージで２つの命令を同
時に読み込む２語フェッチ式のパイプライン処理の基本
的な流れを表すタイムチャートである。

【符号の説明】

１，４…データバス ２，５…アドレスバス
３，６…メモリ ７…ＤＭＡ転送制御装置 １２…リセット信号線
１３…クロック信号線 １４…ＤＭＡ転送要求信号線 １５…ＤＭＡ転送許可信
号線 １６…デコーダ １８…データパス ２０…命令レジスタ ２２…命
令解読部 ２４…フェッチコントローラ ２５，２５ａ…クロッ
ク制御部 ２６，２６ａ…デコーダ回路 ２７…オア回路 ２
８…制御バス ２９…命令バス ３０…ロードストアユニット ３
２…実行ユニット ３４…レジスタファイルユニット ３６…プログラム
カウンタ ３８…アドレスユニット ４０…ＷＢバス ４２…
プログラムバス ４４ａ…レジスタ回路 ４４ｂ…セレクタ回路 Ｃ
Ｋ１…システムクロック ＣＫ１Ｅ…クロックイネーブル信号 ＣＫ２…制御ク
ロック ＤＡＳ…ＤＭＡ転送許可信号 ＤＲＳ…ＤＭＡ転送要
求信号 ＪＳ…状態信号 ＲＳ…リセット信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 演算機能を複数種類のステージに分け、
   並列して異なるステージの処理を行うことにより、複数
   の命令処理サイクルを部分的に重複したタイミングで実
   行すると共に、メモリから命令を読み込むフェッチステ
   ージの実行時間が、他のステージの実行時間よりも長
   く、且つ１回のフェッチステージで、前記メモリから複
   数の命令を同時に読み出すように構成された複数語フェ
   ッチ式のパイプライン処理方法において、 フェッチステージの処理の開始タイミングで、前記メモ
   リと同一のバスを使用するＤＭＡ転送要求が存在する場
   合には、前記フェッチステージの処理の開始を一時中止
   して、ＤＭＡ転送を先に実行してから、前記フェッチス
   テージの処理を実行し、 フェッチステージの処理の実行中に、前記ＤＭＡ転送要
   求が発生した場合には、既に行っている前記フェッチス
   テージの処理が終了してから、ＤＭＡ転送を実行するこ
   とを特徴とするパイプライン処理方法。
2. 【請求項２】 演算機能を複数種類のステージに分け、
   異なるステージの処理を基本クロックのタイミングで並
   列に且つ同期して行うことにより、複数の命令処理サイ
   クルを部分的に重複したタイミングで実行すると共に、
   メモリから命令を読み込むフェッチステージでは基本ク
   ロックのｎ（ｎは２以上の整数）周期分、他のステージ
   では基本クロックの１周期分の処理時間を必要とし、且
   つ１回のフェッチステージで前記メモリから複数の命令
   を同時に読み込むようにした複数語フェッチ式のパイプ
   ライン処理を行う情報処理装置において、 前記メモリと同一のバスを使用するＤＭＡ転送要求が発
   生すると、前記フェッチステージの境界となる前記基本
   クロックのタイミングで該ＤＭＡ転送要求を受け付けて
   ＤＭＡ転送を許可すると共に、前記ＤＭＡ転送要求が消
   滅すると、前記基本クロックのタイミングで前記許可を
   取り下げるＤＭＡ受付制御手段と、 該ＤＭＡ受付制御手段によりＤＭＡ転送が許可されてい
   る転送許可期間の間、前記パイプライン処理を中断させ
   る中断制御手段と、 を設けたことを特徴とする情報処理装置。
3. 【請求項３】 前記ＤＭＡ受付制御手段は、前記基本ク
   ロックのタイミング毎に状態遷移するｎ＋１個の状態Ｓ
   0 〜Ｓn を有し、状態Ｓ0 〜Ｓn-2 では状態Ｓi （ｉ＝
   ０〜ｎ−２）から状態Ｓi+1 に遷移し、状態Ｓn-1 では
   ＤＭＡ転送要求が発生していなければ状態Ｓ0 に、ＤＭ
   Ａ転送要求が発生していれば状態Ｓn に遷移し、状態Ｓ
   n ではＤＭＡ転送要求が存続していれば状態Ｓn に、Ｄ
   ＭＡ転送要求が消滅していれば状態Ｓ0 に遷移すると共
   に、状態Ｓn である間だけＤＭＡ転送を許可し、 前記パイプライン処理では、前記ＤＭＡ受付制御手段の
   状態が、状態Ｓ0 へ他の状態から遷移した時にフェッチ
   ステージを開始し、状態Ｓn-1 から他の状態へ遷移した
   時に該フェッチステージを終了することを特徴とする請
   求項２記載の情報処理装置。
4. 【請求項４】 前記中断制御手段は、前記パイプライン
   処理の実行に使用される前記基本クロックに同期した制
   御クロックの供給を、前記転送許可期間の間停止するこ
   とを特徴とする請求項２又は請求項３記載の情報処理装
   置。
5. 【請求項５】 前記パイプライン処理に使用されるデー
   タを格納し、前記基本クロックのタイミング毎に格納内
   容が更新される各種レジスタに、外部から供給される新
   たに格納すべきデータと、現在格納されているデータと
   のいずれかを、自身の入力として選択する選択回路を設
   け、 前記中断制御手段は、前記転送許可期間の間、前記選択
   回路を現在格納されているデータを選択する側に設定す
   ることを特徴とする請求項２又は請求項３記載の情報処
   理装置。