JP3446603B2 - 情報処理装置及びパイプライン処理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１回のフェッチス
テージでメモリから複数の命令を同時に読み込むように
した複数語フェッチ式のパイプライン処理方法、及びそ
の方法を採用した情報処理装置に関するものである。

【０００２】

【従来の技術】従来より、メモリから命令を読み込んで
実行するための処理機能を複数種類のステージに分け、
並列して異なるステージの処理を行うことにより、複数
の命令処理サイクルを部分的に重複したタイミングで実
行するパイプライン処理方法を採用した情報処理装置が
知られている。

【０００３】そして更に、この種の情報処理装置とし
て、処理速度をより高速化するために、メモリから複数
の命令を同時に読み込むようにした複数語フェッチ式の
パイプライン処理を行うものが提案されている（例え
ば、本出願人による特願平９−２８９９９４号）。

【０００４】ここで、こうした複数語フェッチ式のパイ
プライン処理を行う情報処理装置の基本的な動作につい
て、同時に読み込む命令の数が２つである２語フェッチ
式の５段パイプライン処理を行う図８のＣＰＵ（マイク
ロプロセッサ）１００を例に挙げて説明する。

【０００５】まず、図８に示すように、この例のＣＰＵ
１００は、データバス１０１とアドレスバス１０２を介
して、プログラムを記憶したプログラム記憶用のメモリ
１０３に接続されると共に、データバス１０４とアドレ
スバス１０５を介して、命令以外のデータを記憶するデ
ータ記憶用のメモリ１０６に接続される。また、特に図
示はされていないが、プログラム記憶用のメモリ１０３
には、ＣＰＵ１００が１回のアクセスで２つの命令を同
時に読み込むことができるようにするため、その１アド
レス当りに、偶数アドレスの命令とそれに続く奇数アド
レスの命令とが１組にされて格納されている。

【０００６】そして、このＣＰＵ１００では、処理機能
を、メモリ１０３から命令を読み込むＩＦ（フェッチ）
ステージと、ＩＦステージで読み込んだ命令を解読する
ＤＥＣ（デコード）ステージと、ＤＥＣステージで解読
した命令の内容に応じて、ＩＦステージで読み込むべき
命令のアドレスやデータ記憶用のメモリ１０６へアクセ
スする際のアドレス等を演算するＥＸＥ（実行）ステー
ジと、ＤＥＣステージで解読した命令の内容に応じて、
ＥＸＥステージでの演算結果をアドレスとしてメモリ１
０６へのアクセス（即ち、データの読み込み或いは書き
込み）を行うＭＡ（メモリアクセス）ステージと、ＤＥ
Ｃステージで解読した命令の内容に応じて、演算データ
或いはメモリ１０６からのデータを内部レジスタに書き
込むＷＢ（ライトバツク）ステージとの、５つのステー
ジに分割し、図９の如き並列関係にてパイプライン処理
が行われる。

【０００７】即ち、図９に示すように、ｎ番目の命令処
理サイクルＣ１００では、まずＩＦステージにて、メモ
リ１０３から２つの命令を同時に読み込み、次にＤＥＣ
ステージにて、上記読み込んだ２命令のうちの最初の命
令（つまり、偶数アドレスの命令）を解読し、続くＥＸ
Ｅステージにて、上記解読した命令の内容に応じたレジ
スタ間演算を行う。そして、上記解読した命令がメモリ
１０６へアクセスするメモリアクセス命令ならば、続く
ＭＡステージにて、メモリ１０６へのアクセス（データ
の読み込み或いは書き込み：リード／ライト）が行わ
れ、最後にＷＢステージにて、演算データ或いはメモリ
１０６からのデータが内部レジスタに格納される。

【０００８】また、ｎ＋１番目の命令処理サイクルＣ１
０１では、ＩＦステージの処理が行われず、その命令処
理サイクルＣ１０１のＤＥＣステージの処理は、命令処
理サイクルＣ１００のＥＸＥステージと並列に行われ
る。そして、この命令処理サイクルＣ１０１では、ＤＥ
Ｃステージにて、命令処理サイクルＣ１００のＩＦステ
ージで読み込んだ２命令のうちの２番目の命令（つま
り、奇数アドレスの命令）を解読し、続くＥＸＥステー
ジ以降の各ステージの処理は、命令処理サイクルＣ１０
０の場合と同様に行われていく。

【０００９】そして、図９では、ｎ番目からｎ＋５番目
までの６つの命令処理サイクルＣ１００〜Ｃ１０５しか
図示されていないが、前述した２つの命令処理サイクル
Ｃ１００，Ｃ１０１と同様の動作が繰り返されることと
なる。具体的には、ｎ番目の命令処理サイクルＣ１００
のＤＥＣステージとｎ＋１番目の命令処理サイクルＣ１
０１のＤＥＣステージとの期間に亘って、ｎ＋２番目の
命令処理サイクルＣ１０２のＩＦステージの処理が行わ
れ、その命令処理サイクルＣ１０２のＥＸＥステージの
ときに、ＩＦステージを持たないｎ＋３番目の命令処理
サイクルＣ１０３のＤＥＣステージの処理が行われる。
そして更に、ｎ＋２番目の命令処理サイクルＣ１０２の
ＤＥＣステージとｎ＋３番目の命令処理サイクルＣ１０
３のＤＥＣステージとの期間に亘って、ｎ＋４番目の命
令処理サイクルＣ１０４のＩＦステージの処理が行わ
れ、その命令処理サイクルＣ１０４のＥＸＥステージの
ときに、ＩＦステージを持たないｎ＋５番目の命令処理
サイクルＣ１０５のＤＥＣステージの処理が行われる、
といった具合に、複数の命令処理サイクルにおける異な
るステージの処理が並列に行われる。

【００１０】

【発明が解決しようとする課題】ところで、こうした複
数語フェッチ式のパイプライン処理を行う情報処理装置
では、図８に示したＣＰＵ１００の如く、プログラム記
憶用のメモリ１０３とデータ記憶用のメモリ１０６とが
別々のメモリであると共に、メモリ１０３に接続される
ためのバス１０１，１０２と、メモリ１０６に接続され
るためのバス１０４，１０５とが、分離されている構成
（所謂ハーバードアーキテクチャ）の場合には、特に問
題無く処理を行うことができる。

【００１１】しかしながら、命令と命令以外のデータと
を記憶する１つ或いは複数のメモリに１系統のバスを介
して接続される場合、即ち、：プログラム記憶用のメ
モリ１０３とデータ記憶用のメモリ１０６とが同一のメ
モリからなり、そのメモリの異なる記憶領域に命令とデ
ータとが夫々記憶される構成の場合、或いは、：プロ
グラム記憶用のメモリ１０３とデータ記憶用のメモリ１
０６とに同一のバスを介して接続される構成の場合に
は、バス上で命令とデータとが衝突してしまい、正常な
処理動作を行うことができなくなってしまう。

【００１２】例えば、図９において、命令処理サイクル
Ｃ１００のＩＦステージで読み込まれた２命令のうちの
最初の命令が、バス上のメモリからデータを読み込むた
め或いはバス上のメモリにデータを書き込むためのメモ
リアクセス命令であった場合には、命令処理サイクルＣ
１００のＭＡステージの処理と、命令処理サイクルＣ１
０４のＩＦステージの処理の前半部とが同時に行われる
こととなり、また同様に、命令処理サイクルＣ１００の
ＩＦステージで読み込まれた２命令のうちの２番目の命
令がメモリアクセス命令であった場合には、命令処理サ
イクルＣ１０１のＭＡステージの処理と、命令処理サイ
クルＣ１０４のＩＦステージの処理の後半部とが同時に
行われることとなる（図９の斜線部参照）。

【００１３】そして、このようにＭＡステージの処理と
ＩＦステージの処理とが同時に行われると、１系統のバ
ス上で命令の信号とデータの信号とが衝突してしまい、
その結果、命令の読み込みとデータの読み書き（リード
／ライト）とが不可能になってしまう。つまり、ＭＡス
テージとＩＦステージとの両ステージの処理ができなく
なってしまうのである。

【００１４】特に、命令とデータを上記の如く１つの
メモリに格納するように構成すれば、部品の実装スペー
スやコストの面で有利となるが、その様に構成すること
ができなかった。そこで、本発明は、１回のフェッチス
テージで複数の命令を同時に読み込むようにした複数語
フェッチ式のパイプライン処理を行う情報処理装置にお
いて、命令とデータとを記憶する１つ或いは複数のメモ
リに１系統のバスを介して接続されるようにしても、バ
ス上での信号衝突を回避して正常な処理動作ができるよ
うにすることを目的としている。

【００１５】

【課題を解決するための手段、及び発明の効果】上記目
的を達成するためになされた本発明の情報処理装置
（２）は、命令と命令以外のデータとを記憶する１つ或
いは複数のメモリ（８）に１系統のバス（４，６）を介
して接続される。これは、命令とデータとが、同一のメ
モリに記憶されていても良いし、また、異なるメモリに
夫々記憶されていても良いという意味であり、何れにし
ても、命令の読み込みとデータの読み込み或いは書き込
みとが、同一のバス（４，６）を介して行われる。

【００１６】尚、（）内の符号は、図１〜図７における
符号のうちで本発明の主要な部分に対応するものを示し
ている。そして、本発明の情報処理装置（２）は、従来
装置と同様に、前記バス（４，６）上のメモリ（８）か
ら命令を読み込むためのフェッチステージ（ＩＦ）の処
理時間が他のステージ（ＤＥＣ，ＥＸＥ，ＭＡ等）の処
理時間よりも長く、且つ、１回のフェッチステージ（Ｉ
Ｆ）で複数の命令を同時に読み込むようにした複数語フ
ェッチ式のパイプライン処理を行うが、特に、フェッチ
ステージ（ＩＦ）の処理の開始時に、バス（４，６）上
のメモリ（８）からデータを読み込むため或いはバス
（４，６）上のメモリ（８）にデータを書き込むための
メモリアクセスステージ（ＭＡ）の処理を行うべきメモ
リアクセス条件が成立した場合には（ｔ5 ）、前記フェ
ッチステージ（ＩＦ）の処理の開始を一時中止して、前
記メモリアクセスステージ（ＭＡ）の処理を先に行って
から（ｔ5 〜ｔ6 ）、前記フェッチステージ（ＩＦ）の
処理を行い（ｔ6 〜ｔ8 ）、また、フェッチステージ
（ＩＦ）の処理を行っている最中に、前記メモリアクセ
ス条件が成立した場合には（ｔ7 ）、既に行っている前
記フェッチステージ（ＩＦ）の処理が終了してから（ｔ
8 ）、前記メモリアクセスステージ（ＭＡ）の処理を行
う（ｔ8 〜ｔ9 ）ように構成されている。

【００１７】尚、「メモリアクセス条件が成立した場
合」とは、バス上のメモリに対してデータの読み込み或
いは書き込みを行うメモリアクセス命令が解読されて、
そのアクセス先のアドレスが演算された場合であり、例
えば、パイプライン処理の流れを示す図７において、ｎ
番目の命令処理サイクルＣ１０のＤＥＣステージで解読
された命令がメモリアクセス命令であったとすると、そ
のＤＥＣステージに続くＥＸＥステージでアクセス先の
アドレスが演算された場合である。

【００１８】つまり、本発明の情報処理装置では、フェ
ッチステージの処理開始時に、そのフェッチステージと
メモリアクセスステージとが衝突してしまう様な場合に
は、メモリアクセスステージの処理を先に行ってからフ
ェッチステージの処理を開始するようにし、また、フェ
ッチステージの処理中に、そのフェッチステージとメモ
リアクセスステージとが衝突してしまう様な場合には、
フェッチステージの処理が終わってからメモリアクセス
ステージの処理を行うようにしている。

【００１９】例えば、図７において、本来ならば命令処
理サイクルＣ１４のＩＦステージの処理が開始されるは
ずの時刻ｔ5 にて、命令処理サイクルＣ１０のＭＡステ
ージの処理を行うべき条件が成立した場合には、そのＭ
Ａステージの処理が先に行われ、その処理が終了した時
刻ｔ6 にて、命令処理サイクルＣ１４のＩＦステージの
処理が開始されることとなる。また、図７において、命
令処理サイクルＣ１４のＩＦステージの処理が行われて
いる最中の時刻ｔ7 にて、命令処理サイクルＣ１１のＭ
Ａステージの処理を行うべき条件が成立した場合には、
命令処理サイクルＣ１４のＩＦステージの処理が終了し
た時刻ｔ8 にて、命令処理サイクルＣ１１のＭＡステー
ジの処理が開始されることとなる。

【００２０】よって、本発明の情報処理装置によれば、
メモリアクセスステージの処理とフェッチステージの処
理とが同時に行われてしまうことを、効率的に防ぐこと
ができる。このため、命令とデータとを記憶する１つ或
いは複数のメモリに１系統のバスを介して接続されるに
も拘らず、バス上における命令とデータとの信号衝突を
確実に回避して、正常な処理動作が可能となる。

【００２１】ところで、１回のフェッチステージで同時
に読み込む命令の数が２つである場合には、請求項２に
記載の如きクロック制御部（２５）を設け、そのクロッ
ク制御部（２５）が、フェッチステージ（ＩＦ）の処理
の開始時にメモリアクセス条件が成立した場合（ｔ5 ）
と、フェッチステージ（ＩＦ）の処理を行っている最中
にメモリアクセス条件が成立した場合（ｔ7 ）との各々
の場合に、当該情報処理装置にてクロックに同期して動
作する各部のうち、フェッチステージ（ＩＦ）で読み込
んだ命令を解読する命令解読部（２２）と、該命令解読
部（２２）により解読された命令の内容に応じた演算を
行う命令実行部（３２，３４）と、フェッチステージ
（ＩＦ）で読み込むべき命令のアドレスをカウントする
プログラムカウンタ（３６）との各々に供給されるクロ
ックの周期を、メモリアクセスステージ（ＭＡ）の処理
時間分だけ引き伸ばすようにすれば、パイプライン処理
の乱れを確実に回避することができる。

【００２２】つまり、まず通常この種の情報処理装置で
は、命令解読部（２２）がクロックに同期して動作する
ことによりＤＥＣステージの処理が行われ、命令実行部
（３２，３４）がクロックに同期して動作することによ
りＥＸＥステージの処理が行われる。また、プログラム
カウンタ（３６）がクロックに同期してカウントするア
ドレスのデータがアドレスバス（６）へ出力されて、そ
のアドレスに対応するメモリ（８）内の命令がデータバ
ス（４）を介して読み込まれることによりＩＦステージ
の処理が行われる。

【００２３】そして、本発明の情報処理装置では、ＩＦ
テージの処理の開始時にメモリアクセス条件が成立した
場合と、ＩＦステージの処理を行っている最中にメモリ
アクセス条件が成立した場合との各々の場合に、本来な
らばＩＦステージと並行して行われるはずのＭＡステー
ジの処理を、ＩＦステージの処理期間からずらして行う
ようにしているため、結果的に、そのＭＡステージの処
理期間がパイプライン処理の流れ中に追加挿入されるこ
ととなる。

【００２４】よって、このように追加挿入されるＭＡス
テージの処理期間の分だけ、命令解読部（２２）、命令
実行部（３２，３４）、及びプログラムカウンタ（３
６）にクロックが余分に供給されてしまうと、ＤＥＣス
テージの処理とＥＸＥステージの処理とが余分に行われ
てしまうと共に、プログラムカウンタ３６でカウントさ
れる命令のアドレスが余分に進んでしまい、パイプライ
ン処理の流れが異常になってしまう。

【００２５】そこで、請求項２に記載の如きクロック制
御部（２５）を設けて、ＩＦテージの処理の開始時にメ
モリアクセス条件が成立した場合と、ＩＦステージの処
理を行っている最中にメモリアクセス条件が成立した場
合との各々の場合（即ち、ＭＡステージの処理が追加挿
入される場合）に、命令解読部（２２）、命令実行部
（３２，３４）、及びプログラムカウンタ（３６）への
クロックの周期をＭＡステージの処理時間分だけ引き伸
ばすようにすれば、ＤＥＣステージとＥＸＥステージの
各処理が余分に行われてしまうことと、プログラムカウ
ンタ（３６）でカウントされる命令のアドレスが余分に
進んでしまうこととを確実に防止して、パイプライン処
理の流れが異常になってしまうのを防ぐことができるの
である。

【００２６】一方、本発明の複数語フェッチ式のパイプ
ライン処理方法は、フェッチステージの処理の開始時
に、バス上のメモリからデータを読み込むため或いはバ
ス上のメモリにデータを書き込むためのメモリアクセス
ステージの処理を行うべきメモリアクセス条件が成立し
た場合には、前記フェッチステージの処理の開始を一時
中止して、前記メモリアクセスステージの処理を先に行
ってから、前記フェッチステージの処理を行い、また、
フェッチステージの処理を行っている最中に、前記メモ
リアクセス条件が成立した場合には、既に行っている前
記フェッチステージの処理が終了してから、前記メモリ
アクセスステージの処理を行うことにより、実施するこ
とができる。

【００２７】そして、命令と命令以外のデータとを記憶
する１つ或いは複数のメモリに１系統のバスを介して接
続される情報処理装置が、本発明のパイプライン処理方
法を実施すれば、前述したように、バス上における命令
とデータとの信号衝突を回避して、正常な処理動作がで
きるようになる。

【００２８】

【発明の実施の形態】以下、本発明が適用された実施形
態の情報処理装置としてのＣＰＵ２について、図面を用
いて説明する。まず、本実施形態のＣＰＵ２は、１回の
ＩＦステージで２つの命令を同時に読み込む２語フェッ
チ式の図７の如き５段パイプライン処理を行ってプログ
ラムを実行するものであり、図１に示すように、データ
バス４とアドレスバス６を介して、実行対象のプログラ
ムを構成する命令とプログラムの実行時に参照されるデ
ータとを記憶したメモリ８に接続される。そして、ＣＰ
Ｕ２には、リセット信号線１２を介して初期化用のリセ
ット信号ＲＳが与えられ、また、クロック信号線１４を
介して動作用のシステムクロックＣＫ１が入力される。

【００２９】尚、メモリ８には、ＣＰＵ２が１回のアク
セスで２つの命令を同時に読み込むことができるように
するため、その１アドレス当りに、偶数アドレスの命令
とそれに続く奇数アドレスの命令とが１組にされて格納
されている。つまり、メモリ８のデータ線及びデータバ
ス４のバス幅が、命令セットの基本ビット長（１命令の
ビット長）の２倍になっている。

【００３０】次に、ＣＰＵ２は、図２に示すように、パ
イプライン処理のための制御を行うデコーダ１６と、デ
ータやアドレス等の演算を行うデータパス１８とから構
成されている。そして、デコーダ１６は、ＩＦステージ
にてメモリ８からデータバス４を介して命令を読み込む
命令レジスタ２０と、ＤＥＣステージにて命令を解読す
る命令解読部２２と、パイプライン処理の流れを管理す
るメモリコントローラ２４と、制御クロックＣＫ２を生
成するクロック制御部２５とを備えている。

【００３１】一方、データパス１８は、ＭＡステージに
てメモリ８からデータバス４を介してデータを読み込ん
だり、メモリ８に書き込むべきデータをデータバス４へ
出力するロードストアユニット３０と、ＥＸＥステージ
にて命令に応じた演算を行う実行ユニット３２と、複数
のレジスタ（内部レジスタ）を内蔵したレジスタファイ
ルユニット３４と、メモリ８からＩＦステージで読み込
むべき命令のアドレスを格納及びカウントするプログラ
ムカウンタ３６と、ＩＦステージとＭＡステージとの各
々にてアドレスバス６へアドレスを出力するアドレスユ
ニット３８とを備えている。

【００３２】ここで、デコーダ１６内の命令レジスタ２
０は、メモリコントローラ２４から後述するように出力
される状態信号ＪＳに従い、且つ、システムクロックＣ
Ｋ１に同期して、メモリ８からデータバス４を介して２
つの命令（詳しくは、命令のデータ）を同時に読み込み
格納する。

【００３３】そして、命令解読部２２は、クロック制御
部２５から後述するように出力される制御クロックＣＫ
２に同期して動作し、１制御クロックＣＫ２（制御クロ
ックＣＫ２の１周期）毎に、命令レジスタ２０内の命令
を、偶数アドレスの命令と奇数アドレスの命令の順に命
令バス２６を介して１つずつ取り込むと共に、取り込ん
だ命令を解読して、その解読した命令の内容に応じて、
データパス１８内のロードストアユニット３０，実行ユ
ニット３２，レジスタファイルユニット３４，及びプロ
グラムカウンタ３６を制御するための制御信号を制御バ
ス２８へ出力する。

【００３４】そして更に、命令解読部２２は、解読した
命令が、メモリ８からデータを読み込むため或いはメモ
リ８にデータを書き込むためのメモリアクセス命令であ
れば、今回解読した命令の内容に応じた演算（この場合
はデータの読み書きを行うべきメモリ８のアドレスの演
算）が実行ユニット３２で行われるＥＸＥステージの期
間中における特定のタイミング（換言すれば、ＭＡステ
ージの処理が本来開始されるタイミングの手前）で、メ
モリコントローラ２４へのメモリアクセス信号ＭＳを論
理１にする。また、命令解読部２２は、解読した命令が
メモリアクセス命令でなければ、上記特定のタイミング
でメモリコントローラ２４へのメモリアクセス信号ＭＳ
を論理０にする。

【００３５】一方、メモリコントローラ２４は、リセッ
ト信号ＲＳによって初期化されるようになっている。そ
して、メモリコントローラ２４は、システムクロックＣ
Ｋ１に同期し、且つ、命令解読部２２からのメモリアク
セス信号ＭＳに応じて、自己の状態を遷移させると共
に、自己の現在の状態を示す状態信号ＪＳを出力する。

【００３６】尚、状態信号ＪＳは、複数の状態を示すこ
とができるように複数ビットのデータ信号となってい
る。また、メモリコントローラ２４の動作については、
図３を用い後で詳しく説明する。そして、クロック制御
部２５は、システムクロックＣＫ１とメモリコントロー
ラ２４からの状態信号ＪＳとから、制御クロックＣＫ２
を生成して出力する。

【００３７】一方更に、データパス１８内のロードスト
アユニット３０は、命令解読部２２からの制御バス２８
の制御信号とメモリコントローラ２４からの状態信号Ｊ
Ｓとに従い、且つ、システムクロックＣＫ１に同期し
て、レジスタファイルユニット３４からの出力データ
（即ち、レジスタ値）Ｒｍをデータバス４へ出力した
り、或いは、データバス４から入力したデータをデータ
パス１８内のＷＢ（ライトバック）バス４０へ出力す
る。

【００３８】そして、実行ユニット３２は、制御バス２
８の制御信号に従い、且つ、クロック制御部２５からの
制御クロックＣＫ２に同期して、レジスタファイルユニ
ット３４からの２つの出力データＲｍ，Ｒｎに対し演算
を行い、その演算結果をＷＢバス４０へ出力する。

【００３９】尚、実行ユニット３２は、命令解読部２２
で解読された命令の内容に応じた演算を行う。例えば、
命令解読部２２で解読された命令がメモリアクセス命令
であれば、実行ユニット３２はアクセスすべき（即ち、
データの読み書きを行うべき）メモリ８のアドレスを演
算することとなり、また、命令解読部２２で解読された
命令が論理積や論理和等を行う命令であれば、実行ユニ
ット３２はその命令に応じた論理演算を行うこととな
る。

【００４０】また、レジスタファイルユニット３４は、
制御バス２８の制御信号に従い、且つ、クロック制御部
２５からの制御クロックＣＫ２に同期して、ＷＢバス４
０のデータを内部のレジスタに格納したり、或いは、そ
の格納したデータを上記出力データＲｍ，Ｒｎとして実
行ユニット３２やロードストアユニット３０へ出力す
る。

【００４１】そして、プログラムカウンタ３６は、制御
バス２８の制御信号に従い、且つ、クロック制御部２５
からの制御クロックＣＫ２に同期して、ＷＢバス４０の
データを格納したりカウントアップして、そのデータを
データパス１８内のプログラムバス４２へ出力する。
尚、プログラムバス４２へは、プログラムカウンタ３６
内のデータの各ビットのうち、最下位ビット以外のビッ
トが出力されるようになっている。このため、プログラ
ムバス４２のデータであって、メモリ８から命令を読み
込むためのアドレスは、制御クロックＣＫ２の２周期毎
に更新されることとなる。

【００４２】また、アドレスユニット３８は、メモリコ
ントローラ２４からの状態信号ＪＳに従って、プログラ
ムバス４２のデータとＷＢバス４０のデータとのうちの
何れか一方を、アドレスバス６へアドレスとして出力す
る。そして、プログラムバス４２のデータがアドレスバ
ス６へ出力された場合には、ＩＦステージの動作が行わ
れ、逆に、ＷＢバス４０のデータがアドレスバス６へ出
力された場合には、ＭＡステージの動作が行われること
となる。

【００４３】次に、デコーダ１６のメモリコントローラ
２４は、１システムクロックＣＫ１（システムクロック
ＣＫ１の１周期）毎に、自己の状態を図３の如く遷移さ
せる。まず、メモリコントローラ２４は、リセット信号
ＲＳがアクティブレベルの論理１の時にＲＥＳＥＴ状態
を維持するが、リセット信号ＲＳが論理０になると、シ
ステムクロックＣＫ１に同期した状態遷移を開始して、
最初にＩＦ０状態へ遷移する。

【００４４】次に、メモリコントローラ２４は、ＩＦ０
状態から、命令解読部２２からのメモリアクセス信号Ｍ
Ｓが論理０であればＩＦ１状態へと遷移し、逆にメモリ
アクセス信号ＭＳが論理１であればＩＦ１・ＭＡ状態へ
と遷移する。ここで、ＩＦ１状態へ遷移した場合には、
そのＩＦ１状態から、メモリアクセス信号ＭＳが論理０
であればＩＦ０状態へと戻り、逆にメモリアクセス信号
ＭＳが論理１であればＭＡ０状態へと遷移する。そし
て、ＭＡ０状態に遷移すると、メモリアクセス信号ＭＳ
に拘らず次のシステムクロックＣＫ１のタイミングでＩ
Ｆ０状態へと遷移する。

【００４５】また、ＩＦ１・ＭＡ状態へ遷移した場合に
は、そのＩＦ１・ＭＡ状態から、メモリアクセス信号Ｍ
Ｓに拘らず次のシステムクロックＣＫ１のタイミングで
ＭＡ１状態へと遷移する。そして、そのＭＡ１状態か
ら、メモリアクセス信号ＭＳが論理０であればＩＦ０状
態へと遷移し、逆にメモリアクセス信号ＭＳが論理１で
あればＭＡ０状態へと遷移する。

【００４６】そして、メモリコントローラ２４は、自己
の現在の状態に応じて、クロック制御部２５，命令レジ
スタ２０，ロードストアユニット３０，及びアドレスユ
ニット３８へ出力する状態信号ＪＳのデータ値を変化さ
せる。例えば、メモリコントローラ２４は、ＩＦ０状態
の時にはそのＩＦ０状態に対応したデータ値の状態信号
ＪＳを出力し、ＭＡ１状態の時にはそのＭＡ１状態に対
応したデータ値の状態信号ＪＳを出力する。よって、状
態信号ＪＳのデータ値は、１システムクロックＣＫ１毎
に変化することとなる（図５参照）。

【００４７】次に、クロック制御部２５は、図４に示す
ように、状態信号ＪＳのデータ値がＭＡ０状態とＩＦ１
・ＭＡ状態との何れかに対応した値である場合（つま
り、メモリコントローラ２４がＭＡ０状態かＩＦ１・Ｍ
Ａ状態である場合）に、ハイレベルの信号（論理１の信
号）を出力するデコーダ回路２５ａと、そのデコーダ回
路２５ａの出力信号とシステムクロックＣＫ１との論理
和信号を、制御クロックＣＫ２として出力するオア回路
２５ｂとから構成されている。

【００４８】よって、クロック制御部２５から命令解読
部２２，実行ユニット３２，レジスタファイルユニット
３４，及びプログラムカウンタ３６の各々に出力される
制御クロックＣＫ２は、図５に示すように、メモリコン
トローラ２４がＭＡ０状態とＩＦ１・ＭＡ状態との何れ
でもない場合には、システムクロックＣＫ１と同じにな
るが、メモリコントローラ２４がＭＡ０状態かＩＦ１・
ＭＡ状態になっている期間は、ハイレベルのままとな
る。

【００４９】このため、メモリコントローラ２４がＭＡ
０状態かＩＦ１・ＭＡ状態になった場合には、制御クロ
ックＣＫ２の周期は、システムクロックＣＫ１の１周期
分だけ引き伸ばされることとなり、その結果、メモリコ
ントローラ２４がＭＡ０状態とそれに続くＩＦ０状態で
ある期間、及び、メモリコントローラ２４がＩＦ１・Ｍ
Ａ状態とそれに続くＭＡ１状態である期間においては、
命令解読部２２，実行ユニット３２，レジスタファイル
ユニット３４，及びプログラムカウンタ３６の各々に、
制御クロックＣＫ２が１発しか供給されないこととな
る。

【００５０】次に、メモリコントローラ２４からの状態
信号ＪＳによって制御されるクロック制御部２５以外の
各部の動作について説明する。まず、命令レジスタ２０
は、状態信号ＪＳのデータ値がＩＦ１状態とＩＦ１・Ｍ
Ａ状態との何れかに対応した値である場合（即ち、メモ
リコントローラ２４がＩＦ１状態かＩＦ１・ＭＡ状態で
ある場合）にだけ、データバス４上のデータをシステム
クロックＣＫ１に同期して格納する。

【００５１】また、ロードストアユニット３０は、状態
信号ＪＳのデータ値がＭＡ０状態とＭＡ１状態との何れ
かに対応した値である場合（即ち、メモリコントローラ
２４がＭＡ０状態かＭＡ１状態である場合）にだけ、デ
ータバス４に対するデータの入出力を行い、それ以外の
場合には、出力がハイインピーダンスとなる。

【００５２】そして、アドレスユニット３８は、状態信
号ＪＳのデータ値がＭＡ０状態とＭＡ１状態との何れか
に対応した値である場合（即ち、メモリコントローラ２
４がＭＡ０状態かＭＡ１状態である場合）にだけ、ＷＢ
バス４０のデータをアドレスバス６へ出力し、それ以外
の場合には、プログラムバス４２のデータをアドレスバ
ス６へ出力する。

【００５３】よって、メモリコントローラ２４がＭＡ０
状態かＭＡ１状態である場合にだけ、ＭＡステージの処
理が行われ、それ以外の場合には、ＩＦステージの処理
が行われることとなる。また、前述したように、プログ
ラムバス４２のデータは、制御クロックＣＫ２の２周期
毎に更新されると共に、命令レジスタ２０は、メモリコ
ントローラ２４がＩＦ１状態かＩＦ１・ＭＡ状態である
場合にデータバス４上のデータを格納するため、ＩＦス
テージの処理は、制御クロックＣＫ２の２周期毎に行わ
れることとなる。

【００５４】次に、ＣＰＵ２の動作について、メモリコ
ントローラ２４の状態遷移と併せて図６及び図７を用い
説明する。尚、図６及び図７において、ｔ1 〜ｔ15で示
す各時刻は、システムクロックＣＫ１の立ち上がりタイ
ミングであり、その各時刻ｔ1 〜ｔ15の間隔は、システ
ムクロックＣＫ１の１周期分である。

【００５５】まず、リセット信号ＲＳが論理１から論理
０になると、ＣＰＵ２が動作を開始し、図６（ａ）に示
すように、メモリコントローラ２４は、最初の時刻ｔ1
でＩＦ０状態になる。そして、この時、最初の命令処理
サイクルＣ１０のＩＦステージの処理が始まる。つま
り、アドレスユニット３８からアドレスバス６へ、メモ
リ８から命令を読み込むためのアドレス（即ち、プログ
ラムカウンタ３６からプログラムバス４２へのデータ）
が出力される。

【００５６】ここで、この状態では、命令解読部２２が
メモリアクセス命令を解読しておらず、その命令解読部
２２からのメモリアクセス信号ＭＳは論理０であるた
め、メモリコントローラ２４は、次の時刻ｔ2 でＩＦ１
状態になる。すると、メモリコントローラ２４がＩＦ１
状態となっている時刻ｔ2 から次の時刻ｔ3 までの間
に、命令レジスタ２０がデータバス４上のデータ（即
ち、メモリ８からデータバス４へ同時に出力される２つ
の命令）を格納するため、時刻ｔ3 で命令処理サイクル
Ｃ１０のＩＦステージの処理が終了する。

【００５７】次に、メモリコントローラ２４は、時刻ｔ
3 でＩＦ０状態になり、この時刻ｔ3 から次の時刻ｔ4
までの期間で、命令解読部２２により命令処理サイクル
Ｃ１０のＤＥＣステージの処理が行われる。つまり、命
令解読部２２が、命令処理サイクルＣ１０のＩＦステー
ジで命令レジスタ２０に格納された２つの命令のうちの
最初の命令（偶数アドレスの命令）を解読する。

【００５８】また、アドレスユニット３８からアドレス
バス６へ出力されるプログラムバス４２のデータが時刻
ｔ3 で更新されるため、この時刻ｔ3 で、命令処理サイ
クルＣ１２のＩＦステージの処理が始まる。そして、メ
モリコントローラ２４は、時刻ｔ4 でＩＦ１状態にな
る。

【００５９】また、時刻ｔ4 から次の時刻ｔ5 までの期
間で、実行ユニット３２とレジスタファイルユニット３
４とにより、命令処理サイクルＣ１０のＥＸＥステージ
の処理が行われる。つまり、実行ユニット３２が、命令
処理サイクルＣ１０のＤＥＣステージで命令解読部２２
により解読された命令に応じた演算を行う。

【００６０】そして更に、上記命令処理サイクルＣ１０
のＥＸＥステージの処理と並行して、命令解読部２２に
より命令処理サイクルＣ１１のＤＥＣステージの処理が
行われる。つまり、命令解読部２２が、命令処理サイク
ルＣ１０のＩＦステージで命令レジスタ２０に格納され
た２つの命令のうちの２番目の命令（奇数アドレスの命
令）を解読する。

【００６１】また、メモリコントローラ２４がＩＦ１状
態となっている時刻ｔ4 から時刻ｔ5 までの間に、命令
レジスタ２０がデータバス４上のデータを格納するた
め、時刻ｔ5 で命令処理サイクルＣ１２のＩＦステージ
の処理が終了する。ここで、命令処理サイクルＣ１０の
ＤＥＣステージで命令解読部２２により解読された命令
が、メモリアクセス命令であったとすると、命令解読部
２２は、命令処理サイクルＣ１０のＥＸＥステージの期
間中（ｔ4 〜ｔ5 ）における特定のタイミングで、メモ
リアクセス信号ＭＳを論理１にする。

【００６２】よって、この場合には、メモリコントロー
ラ２４は、時刻ｔ5 でＩＦ１状態からＭＡ０状態に遷移
し、次の時刻ｔ6 でＭＡ０状態からＩＦ０状態に遷移す
ることとなる。すると、図６（ｂ），（ｃ）に示すよう
に、本来ならば時刻ｔ5 で開始されるはずの命令処理サ
イクルＣ１４のＩＦステージの処理が、１システムクロ
ックＣＫ１分だけ遅れた時刻ｔ6 で開始されると共に、
時刻ｔ5 から時刻ｔ6 までの期間にて、命令処理サイク
ルＣ１０のＭＡステージの処理が行われることとなる。

【００６３】つまり、時刻ｔ5 から時刻ｔ6 までの期間
では、メモリコントローラ２４がＭＡ０状態であるた
め、アドレスユニット３８が、アドレスバス６へＷＢバ
ス４０のデータ（この場合には、命令処理サイクルＣ１
０のＥＸＥステージでメモリアクセス命令に応じて演算
されたアドレス）を出力すると共に、ロードストアユニ
ット３０が、データバス４に対するデータの入出力を行
うこととなり、こうしたアドレスユニット３８とロード
ストアユニット３０の動作によってＭＡステージの処理
が行われる。

【００６４】そして、時刻ｔ6 になると、メモリコント
ローラ２４がＩＦ０状態になるため、アドレスユニット
３８が、アドレスバス６へプログラムバス４２のデータ
を出力することとなり、これによって命令処理サイクル
Ｃ１４のＩＦステージの処理が開始される。

【００６５】一方、時刻ｔ5 から時刻ｔ6 までの間は、
メモリコントローラ２４がＭＡ０状態であるため、図５
に示したように、クロック制御部２５から出力される制
御クロックＣＫ２がハイレベルのままとなり、その結
果、時刻ｔ5 から時刻ｔ7 までの期間では、命令解読部
２２，実行ユニット３２，レジスタファイルユニット３
４，及びプログラムカウンタ３６の各々へ、制御クロッ
クＣＫ２が１発しか供給されなくなる。

【００６６】よって、図６（ｃ）に示すように、実行ユ
ニット３２及びレジスタファイルユニット３４による命
令処理サイクルＣ１１のＥＸＥステージの処理と、命令
解読部２２による命令処理サイクルＣ１２のＤＥＣステ
ージの処理は、時刻ｔ5 から時刻ｔ7 までの２システム
クロックＣＫ１（システムクロックＣＫ１の２周期）分
の期間に渡って行われることとなり、その期間におい
て、プログラムカウンタ３６のカウント値は、１つだけ
カウントアップされることとなる。

【００６７】次に、命令処理サイクルＣ１１のＤＥＣス
テージで命令解読部２２により解読された命令が、メモ
リアクセス命令であったとすると、命令解読部２２は、
命令処理サイクルＣ１１のＥＸＥステージの期間中（ｔ
5 〜ｔ7 ）における特定のタイミングで、メモリアクセ
ス信号ＭＳを論理１にする。

【００６８】よって、この場合には、メモリコントロー
ラ２４は、時刻ｔ7 でＩＦ０状態からＩＦ１・ＭＡ状態
に遷移し、次の時刻ｔ8 でＩＦ１・ＭＡ状態からＭＡ１
状態に遷移することとなる。すると、図６（ｄ），
（ｅ）に示すように、本来ならば時刻ｔ7 で開始される
はずの命令処理サイクルＣ１１のＭＡステージの処理
が、命令処理サイクルＣ１４のＩＦステージの処理が終
了する時刻ｔ8 から開始されることとなる。つまり、時
刻ｔ7 から時刻ｔ8 までの期間では、メモリコントロー
ラ２４がＩＦ１・ＭＡ状態であるため、アドレスユニッ
ト３８が、アドレスバス６へプログラムバス４２のデー
タを出力し続けることとなり、時刻ｔ8 で、データバス
４から命令レジスタ２０への命令の格納が完了すること
により、命令処理サイクルＣ１４のＩＦステージの処理
が終了する。

【００６９】そして、時刻ｔ8 になると、メモリコント
ローラ２４がＭＡ１状態になるため、その時刻ｔ8 から
次の時刻ｔ9 までの期間にて、アドレスユニット３８
が、アドレスバス６へＷＢバス４０のデータ（この場合
には、命令処理サイクルＣ１１のＥＸＥステージでメモ
リアクセス命令に応じて演算されたアドレス）を出力す
ると共に、ロードストアユニット３０が、データバス４
に対するデータの入出力を行うこととなり、こうした動
作によってＭＡステージの処理が行われる。

【００７０】一方、時刻ｔ7 から時刻ｔ8 までの間は、
メモリコントローラ２４がＩＦ１・ＭＡ状態であるた
め、図５に示したように、クロック制御部２５から出力
される制御クロックＣＫ２がハイレベルのままとなり、
その結果、時刻ｔ7 から時刻ｔ9 までの期間では、命令
解読部２２，実行ユニット３２，レジスタファイルユニ
ット３４，及びプログラムカウンタ３６の各々へ、制御
クロックＣＫ２が１発しか供給されなくなる。

【００７１】よって、図６（ｅ）に示すように、実行ユ
ニット３２及びレジスタファイルユニット３４による命
令処理サイクルＣ１２のＥＸＥステージの処理と、命令
解読部２２による命令処理サイクルＣ１３のＤＥＣステ
ージの処理は、時刻ｔ7 から時刻ｔ9 までの２システム
クロックＣＫ１分の期間に渡って行われることとなり、
その期間において、プログラムカウンタ３６のカウント
値は、１つだけカウントアップされることとなる。

【００７２】そして、命令処理サイクルＣ１２，Ｃ１３
の各ＤＥＣステージで解読された命令がメモリアクセス
命令ではなく、且つ、時刻ｔ9 以降においてもメモリア
クセス命令が無い場合には、図７の時刻ｔ9 以降に示す
ように、その後、メモリコントローラ２４の状態は、シ
ステムクロックＣＫ１に同期してＩＦ０状態とＩＦ１状
態とを繰り返すこととなり、処理の流れは図７のように
なる。

【００７３】尚、図７において、命令処理サイクルＣ１
０，Ｃ１１以外の各命令処理サイクルＣ１２〜Ｃ１６中
のＭＡステージ（「ＭＡ」）は、実際にはメモリ８への
アクセス処理を行わないものであるが、通常の処理位置
を示すために記している。また、図６及び図７におい
て、命令処理サイクルＣ１０，Ｃ１１のＷＢステージ
（「ＷＢ」）は、ＤＥＣステージで解読したメモリアク
セス命令がデータの読み込み命令であって、ＭＡステー
ジでロードストアユニット３０内に読み込んだデータを
レジスタファイルユニット３４内のレジスタに書き込む
場合、或いは、ＥＸＥステージでの演算結果を、そのＷ
Ｂステージのタイミングでレジスタファイルユニット３
４内のレジスタに書き込む必要がある場合に行われる。
また更に、命令処理サイクルＣ１０，Ｃ１１以外の各命
令処理サイクルＣ１２〜Ｃ１６中のＷＢステージは、Ｅ
ＸＥステージでの演算結果を、そのＷＢステージのタイ
ミングでレジスタファイルユニット３４内のレジスタに
書き込む必要がある場合に行われる。

【００７４】以上詳述したように、本実施形態のＣＰＵ
２では、ＤＥＣステージでメモリアクセス命令が解読さ
れ、続くＥＸＥステージでアクセス先のアドレス（即
ち、データの読み書きを行うべきメモリ８のアドレス）
が演算された場合に、ＭＡステージの処理を行うべきメ
モリアクセス条件が成立したとして、命令解読部２２か
ら出力されるメモリアクセス信号ＭＳが論理１になる。

【００７５】そして、ＩＦステージの処理の開始時に、
メモリアクセス信号ＭＳが論理１の場合には（ｔ5 ）、
ＩＦステージの処理の開始を一時中止して、ＭＡステー
ジの処理を先に行ってから（ｔ5 〜ｔ6 ）、ＩＦステー
ジの処理を行い（ｔ6 〜ｔ8）、また、ＩＦステージの
処理を行っている最中に、メモリアクセス信号ＭＳが論
理１になった場合には（ｔ7 ）、既に行っているＩＦス
テージの処理が終了してから（ｔ8 ）、ＭＡステージの
処理を行うようにしている（ｔ8 〜ｔ9 ）。

【００７６】つまり、本実施形態のＣＰＵ２では、ＩＦ
ステージの処理開始時に、そのＩＦステージとＭＡステ
ージとが衝突してしまう様な場合には、ＭＡステージの
処理を先に行ってからＩＦステージの処理を開始するよ
うにし、また、ＩＦステージの処理中に、そのＩＦステ
ージとＭＡステージとが衝突してしまう様な場合には、
ＩＦステージの処理が終わってからＭＡステージの処理
を行うようにしている。

【００７７】よって、本実施形態のＣＰＵ２によれば、
ＭＡステージの処理とＩＦステージの処理とが同時に行
われてしまうことを、効率的に防ぐことができる。この
ため、命令とデータとを記憶する１つのメモリ８に１系
統のデータバス４及びアドレスバス６を介して接続され
るにも拘らず、データバス４上における命令とデータと
の信号衝突及びアドレスバス６上におけるアドレスの衝
突を確実に回避して、正常なパイプライン処理の動作が
可能となる。

【００７８】また更に、本実施形態のＣＰＵ２では、Ｉ
Ｆステージの処理の開始時にメモリアクセス信号ＭＳが
論理１の場合（ｔ5 ）と、ＩＦステージの処理を行って
いる最中にメモリアクセス信号ＭＳが論理１になった場
合（ｔ7 ）との各々の場合（即ち、本来ならばＩＦステ
ージと並行して行われるはずのＭＡステージの処理を、
ＩＦステージの処理期間からずらして、追加挿入するか
たちで行う場合）に、命令解読部２２，命令実行部とし
ての実行ユニット３２とレジスタファイルユニット３
４，及びプログラムカウンタ３６への制御クロックＣＫ
２の周期を、ＭＡステージの処理時間分であるシステム
クロックＣＫ１の１周期分だけ引き伸ばすようにしてい
る。

【００７９】よって、ＭＡステージの処理期間をパイプ
ライン処理の流れ中に追加挿入するようにしているにも
拘らず、命令解読部２２によるＤＥＣステージの処理
と、実行ユニット３２及びレジスタファイルユニット３
４によるＥＸＥステージの処理とが余分に行われてしま
うことと、プログラムカウンタ３６でカウントされる命
令のアドレスが余分に進んでしまうこととを確実に防止
でき、延いては、パイプライン処理の流れが異常になっ
てしまうのを確実に防ぐことができる。

【００８０】以上、本発明の一実施形態について説明し
たが、本発明は、上記実施形態に限定されるものではな
く、種々の形態を採り得ることは言うまでもない。例え
ば、上記実施形態では、１つのメモリ８に命令とデータ
との両方が記憶されていたが、命令とデータとが異なる
メモリに夫々記憶されており、命令を記憶したメモリと
データを記憶したメモリとの両方が１系統のデータバス
４及びアドレスバス６に接続されている場合でも、全く
同様である。

【００８１】また、上記実施形態のＣＰＵ２は、１回の
ＩＦステージで２つの命令を同時に読み込むものであっ
たが、本発明は、１回のＩＦステージで２つ以外の複数
（例えば４つや６つ等）の命令を同時に読み込むように
した、あらゆる複数語フェッチ式のパイプライン処理を
行う情報処理装置について、前述した実施形態と同様の
手法で適用することができる。

【図面の簡単な説明】

【図１】 実施形態のＣＰＵのメモリとの接続状態を表
す構成図である。

【図２】 実施形態のＣＰＵの内部構成を表すブロック
図である。

【図３】 メモリコントローラの状態遷移を表す状態遷
移図である。

【図４】 クロック制御部の構成を表すブロック図であ
る。

【図５】 クロック制御部の動作を説明するタイムチャ
ートである。

【図６】 実施形態のＣＰＵで行われるパイプライン処
理の流れを段階的に表すタイムチャートである。

【図７】 実施形態のＣＰＵで行われるパイプライン処
理の流れ全体を表すタイムチャートである。

【図８】 従来のＣＰＵのメモリとの接続状態を表す構
成図である。

【図９】 １回のフェッチステージで２つの命令を同時
に読み込む２語フェッチ式のパイプライン処理の基本的
な流れを表すタイムチャートである。

【符号の説明】 ２…ＣＰＵ（情報処理装置） ４…データバス ６
…アドレスバス ８…メモリ １２…リセット信号線 １４…クロッ
ク信号線 １６…デコーダ １８…データパス ２０…命令レ
ジスタ ２２…命令解読部 ２４…メモリコントローラ ２
５…クロック制御部 ２６…命令バス ２８…制御バス ３０…ロードス
トアユニット ３２…実行ユニット ３４…レジスタファイルユニッ
ト ３６…プログラムカウンタ ３８…アドレスユニット
４０…ＷＢバス ４２…プログラムバス ＣＫ１…システムクロック ＣＫ２…制御クロック ＭＳ…メモリアクセス信号
ＪＳ…状態信号

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 命令と命令以外のデータとを記憶する１
   つ或いは複数のメモリに１系統のバスを介して接続され
   ると共に、 前記バス上のメモリから命令を読み込むためのフェッチ
   ステージの処理時間が他のステージの処理時間よりも長
   く、且つ、１回のフェッチステージで複数の命令を同時
   に読み込むようにした複数語フェッチ式のパイプライン
   処理を行う情報処理装置であって、 フェッチステージの処理の開始時に、前記バス上のメモ
   リからデータを読み込むため或いは前記バス上のメモリ
   にデータを書き込むためのメモリアクセスステージの処
   理を行うべきメモリアクセス条件が成立した場合には、
   前記フェッチステージの処理の開始を一時中止して、前
   記メモリアクセスステージの処理を先に行ってから、前
   記フェッチステージの処理を行い、 フェッチステージの処理を行っている最中に、前記メモ
   リアクセス条件が成立した場合には、既に行っている前
   記フェッチステージの処理が終了してから、前記メモリ
   アクセスステージの処理を行うように構成されているこ
   と、 を特徴とする情報処理装置。
2. 【請求項２】 請求項１に記載の情報処理装置におい
   て、 １回のフェッチステージで同時に読み込まれる命令の数
   は２つであり、 更に、フェッチステージの処理の開始時に前記メモリア
   クセス条件が成立した場合と、フェッチステージの処理
   を行っている最中に前記メモリアクセス条件が成立した
   場合との各々の場合に、当該情報処理装置にてクロック
   に同期して動作する各部のうち、フェッチステージで読
   み込んだ命令を解読する命令解読部と、該命令解読部に
   より解読された命令の内容に応じた演算を行う命令実行
   部と、フェッチステージで読み込むべき命令のアドレス
   をカウントするプログラムカウンタとの各々に供給され
   るクロックの周期を、前記メモリアクセスステージの処
   理時間分だけ引き伸ばすクロック制御部を備えているこ
   と、 を特徴とする情報処理装置。
3. 【請求項３】 命令と命令以外のデータとを記憶する１
   つ或いは複数のメモリに１系統のバスを介して接続され
   る情報処理装置に用いられ、 前記バス上のメモリから命令を読み込んで実行するため
   の処理機能を複数種類のステージに分け、並列して異な
   るステージの処理を行うことにより、複数の命令処理サ
   イクルを部分的に重複したタイミングで実行すると共
   に、前記バス上のメモリから命令を読み込むためのフェ
   ッチステージの処理時間が他のステージの処理時間より
   も長く、且つ、１回のフェッチステージで複数の命令を
   同時に読み込むようにした複数語フェッチ式のパイプラ
   イン処理方法において、 フェッチステージの処理の開始時に、前記バス上のメモ
   リからデータを読み込むため或いは前記バス上のメモリ
   にデータを書き込むためのメモリアクセスステージの処
   理を行うべきメモリアクセス条件が成立した場合には、
   前記フェッチステージの処理の開始を一時中止して、前
   記メモリアクセスステージの処理を先に行ってから、前
   記フェッチステージの処理を行い、 フェッチステージの処理を行っている最中に、前記メモ
   リアクセス条件が成立した場合には、既に行っている前
   記フェッチステージの処理が終了してから、前記メモリ
   アクセスステージの処理を行うこと、 を特徴とするパイプライン処理方法。