JP2678112B2 - リアルタイム出力ポート - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ワンチップマイクロ
コンピュータ等の半導体集積回路に搭載されるリアルタ
イム出力ポートに関するものである。

【０００２】

【従来の技術】

従来例１ 図１６は、従来技術に係るリアルタイム出力ポートのブ
ロック図である。 図１６において、１はリアルタイム
出力のタイミングを発生させるタイマ、２はタイマ１へ
のカウントソースの供給を制御するバッファ、３はタイ
マ１の初期値を保持し、必要なタイミングでタイマ１に
送るリロードラッチ、４はバッファ２とタイマ１とを制
御する制御回路であり、図示しないレジスタに書き込ま
れたビット内の”１”、”０”に応じて制御を行う。５
はタイマ１のオーバーフローを検出するオーバーフロー
検出回路、６はオーバーフロー検出回路５により制御さ
れ、タイマ１のオーバーフローが発生したタイミングで
データ出力を行うポートである。

【０００３】図１７は、図１６の制御回路４内部のカウ
ントソース停止ビットにもとづき制御動作を行う回路図
である。図１７において、７はＲＳフリップフロップで
ある。 次に図１６、図１７の装置の動作について説明
する。

【０００４】従来の技術によるリアルタイム出力ポート
において、制御回路４の内部の図示しないレジスタにカ
ウントソース停止ビットに”０”を書き込むと、書き込
み信号ＷＲ１が”Ｈ”になり、データバスは”０”にな
る。これによりＲＳフリップフロップ７がセットされ、
スタート信号ＳＴＡＲＴＢが”Ｌ”になり、カウントソ
ースＣＬＫがタイマ１に入力される。同時に、タイマ１
はリロードラッチ３よりデータをロードし、カウントを
開始する。タイマがオーバーフロー信号ＯＶＦを出力す
ると、オーバーフロー検出回路５から出力される信号に
従ってポート６からデータが出力される。同時に、リロ
ードラッチ３からデータをリロードし、再びカウントを
行う。これにより、タイマ１が動作を開始してからカウ
ンタ値で示された時間後にポート６からデータが自動的
に出力する。以上の動作は、カウントソース停止ビット
に”１”が書き込まれるまで行われる。

【０００５】従来例２ また、図１８は、タイマが２つ内蔵されている集積回路
の従来のリアルタイム出力ポートのブロック図を示して
いる。

【０００６】図１８において、３１は外部から入力され
るイベントなどで後記するタイマＡ、Ｂのカウント開始
を許可する信号を発生させるスタートトリガ回路、３２
はタイマＡのカウントソース、３３はタイマＢのカウン
トソース、３４はタイマＡのリロードラッチ、３５はタ
イマＢのリロードラッチ、３６は８ビットのダウンカウ
ントタイマ（以下、タイマＡとする。）、３７は８ビッ
トのダウンカウントタイマ（以下、タイマＢとす
る。）、３８はタイマＡのオーバーフロー検出および出
力データポインタ、３９はタイマＢのオーバーフロー検
出および出力データポインタを示している。４０はリア
ルタイム出力ポート用のデータを格納しているレジスタ
０、４１はリアルタイム出力ポート用のデータを格納し
ているレジスタ１、４２はリアルタイム出力ポート用の
データを格納しているレジスタ２、４３はリアルタイム
出力ポート用のデータを格納しているレジスタ３を示し
ている。４４はデータを格納しているレジスタ０〜３の
うちどのレジスタからデータを出力するかを制御する信
号を示している。

【０００７】次に図１８に示す装置の動作について説明
する。

【０００８】リアルタイム出力ポート機能とは、タイマ
がオーバーフローした際に予め用意されていたデータを
ポートへ出力することである。リアルタイム出力ポート
を利用するためには、タイマがオーバーフローした際
に、ポートへ出力するデータを専用レジスタ群へ書き込
む必要がある。レジスタ０〜３の０ビットから３ビット
まではタイマＡがオーバーフローした時に出力するデー
タが納められており、４ビット〜７ビットまでにはタイ
マＢがオーバーフローした時に出力するデータが納めら
れている。

【０００９】タイマＡ、タイマＢはスタートトリガ回路
３１により、タイマＡのリロードラッチ３４からタイマ
Ａへ値が入力、タイマＢのリロードラッチ３５からタイ
マＢへ値が入力される。タイマＡおよびタイマＢは、そ
れぞれのカウントソースからのパルスによりそれぞれダ
ウンカウントを開始する。タイマＡは、タイマＡからの
カウントソース３２からパルスが入力されるごとにタイ
マＡの値を１小さくし、タイマＢは、タイマＢからのカ
ウントソース３３からパルスが入力されるごとにタイマ
Ｂの値を１小さくする。タイマＡの値が０の時にタイマ
Ａのカウントソース３２からパルスが入力されると、タ
イマＡはオーバーフローとなる。タイマＢも同様にタイ
マＢの値が０の時にタイマＢのカウントソース３３から
パルスが入力されると、タイマＢはオーバーフローとな
る。

【００１０】このオーバーフローはそれぞれのタイマ
Ａ、Ｂに接続されるオーバーフロー検出回路３８、３９
によって検出され、オーバーフロー検出回路３８、３９
は、各所定のポートへデータの出力を許可する信号とリ
アルタイムポート出力用のデータを格納してあるレジス
タ群０〜４のうちのどのレジスタからデータをポートへ
出力するかを示す信号を出力する（レジスタの選択順序
については後述する。）。 そして、タイマＡ、タイマ
Ｂはオーバーフローした次のそれぞれのカウントソース
３２、３３からのパルスを受けると、タイマＡ、タイマ
Ｂのそれぞれのリロードラッチ３４、３５からそれぞれ
のタイマ値が各タイマＡ、Ｂへ入力される。それぞれの
タイマＡ、Ｂはそれぞれのカウントソース３２、３３か
らのパルスでダウンカウントされる。

【００１１】レジスタ０から３までの選択は次のように
なる。タイマＡの第１回目のオーバーフローでレジスタ
０が選択され、レジスタ０の０ビット〜３ビットのデー
タがポートに出力される。第２回目のオーバーフローで
はレジスタ１、第３回目のオーバーフローではレジスタ
２、第４回目のオーバーフローではレジスタ３が選択さ
れ、それぞれのレジスタの０ビット〜３ビットのデータ
がポートへ出力される。第５回目のオーバーフローで
は、第１回目のオーバーフローと同様にレジスタ０が選
択され、レジスタ０の０〜３ビットのデータがポートへ
出力される。

【００１２】タイマＢについても同様のレジスタの選択
がなされるが、０ビット〜３ビットのデータではなく、
４ビット〜７ビットのデータがポートへ出力される。

【００１３】

【発明が解決しようとする課題】しかし、上記図１６・
１７に示した従来例１および図１８に示した従来例２で
は、それぞれ次のような課題があった。

【００１４】まず、図１６・１７に示した従来例１のリ
アルタイム出力ポートは、データの出力タイミングを発
生するタイマの動作あるいは停止操作をソフトウエアに
より制御していたために、精度の高いタイミングを発生
させることが困難であり、またプログラム作成が容易で
なかった。

【００１５】また、図１８に示した従来例２のようにリ
アルタイム出力ポートに複数のタイマがある場合、レジ
スタ内の各ビットを各タイマに割り当てる必要があっ
た。このために、あるタイマにオーバーフローが発生し
たときは、そのタイマのオーバーフローにより出力され
るデータが格納されているレジスタにデータ出力と同時
に書き込みを行うことはできなかった。

【００１６】上記図１８の従来例を用いて一例をあげ
る。タイマＡの次のオーバーフローで、レジスタ０の０
ビット〜３ビットのデータをポートへ出力し、タイマＢ
のオーバーフロー時のポートへの出力データを変更する
ため、レジスタ０の４ビット〜７ビットを書き換える時
を考える。タイマＡのオーバーフローとレジスタ０の書
き換えのタイミングがずれている場合には問題は生じな
いが、前記タイミングが同じである場合、レジスタ０の
値が不定な状態になっているため、誤データがポート出
力されるおそれがあった。

【００１７】この発明は、上記のような課題を解決する
ためのものであり、外部より入力されるトリガ信号に応
じてタイマの動作を制御可能にしたことにより、精度の
高いリアルタイム出力波形の発生を容易にすると共に、
内部トリガモードあるいは外部トリガモードのいずれを
選択した場合にも、トリガの入力によりカウントソース
停止ビットにもとづき制御可能としたことにより、プロ
グラム作成を容易にしたリアルタイム出力ポートを提供
することを目的としている。

【００１８】この発明の他の目的は、各タイマのオーバ
ーフロー時に出力するデータの格納するレジスタの格納
するレジスタの書き換えが、タイマＡ用のレジスタを書
き換えるときはタイマＢによらず、タイマＢ用のレジス
タを書き換えるときはタイマＡによらないリアルタイム
出力ポートを提供することにある。

【００１９】

【課題を解決するための手段】第１発明は、カウントソ
ース停止ビットの状態に応じて、動作あるいは停止を行
うタイマと、タイマのオーバーフローのタイミングでデ
ータを出力するポートからなるリアルタイム出力ポート
において、ソフトウエアにより制御される内部トリガ
と、外部からの入力信号により制御される外部トリガと
の２種類のトリガソースが選択でき、いずれのトリガソ
ースによってもカウントソース停止ビットを動作モード
にできる手段（制御回路８０）を有する。

【００２０】第２発明は、第１発明のリアルタイム出力
ポートの持つ手段（制御回路８０）を、カウントソース
停止ビットと、トリガソース選択ビットと、スタートト
リガビットとの３ビットにより制御可能に構成したこと
を特徴とする。

【００２１】第３発明は、タイマのオーバーフローを受
けてカウントソース停止ビットを停止モードにできるよ
うにする。

【００２２】第４発明は、第１発明のリアルタイム出力
ポートの持つ機能と、第３発明のリアルタイム出力ポー
トの持つ機能とを合わせ持つ手段を有することを特徴と
する。

【００２３】第５発明は、第４発明のリアルタイム出力
ポートにおいて、中央処理装置がカウントソース停止ビ
ットへの書き込み命令を実行する直前に外部トリガを受
け付けた場合、この書き込みを中止する。

【００２４】第６発明は、カウントソース停止ビットの
状態に応じて動作あるいは停止を行うタイマと、タイマ
のオーバーフローのタイミングで予め格納しておいたデ
ータを出力するポートとからなるリアルタイム出力ポー
トにおいて、タイマが複数ある場合、あるタイマのオー
バーフロー時に出力するデータを格納している複数のレ
ジスタを他のタイマのいかなる状態においても、書き込
みあるいは読み出し可能としたレジスタ群、および制御
回路を備えている。

【００２５】

【作用】第１発明では、外部要因と内部要因との２種類
のトリガソースを選択できると共に、いずれを選択して
も同様の動作でタイマの動作を開始することができるた
め、プログラムが作製し易くなる。

【００２６】第２発明では、第１発明に示した機能をカ
ウントソース停止ビット、トリガソース選択ビット、ト
リガソースビットの３ビットで制御することにより、プ
ログラムが簡潔になる。

【００２７】第３発明では、タイマのオーバーフローを
受けてカウントソース停止ビットを停止モードにするた
め、単発パルスを発生させることができる。

【００２８】第４発明では、外部要因と内部要因との２
種類のトリガソースを選択できると共に、いずれを選択
しても同様の動作でタイマの動作を開始することができ
るため、プログラムが作製し易くなり、またタイマのオ
ーバーフローを受けてカウントソース停止ビットを停止
モードにするため、単発パルスを発生させることができ
る。

【００２９】第５発明では、中央処理装置がカウントソ
ース停止ビットへの書き込み命令を実行する直前に外部
トリガを受け付けた場合、この書き込み命令を禁止する
手段を有するため、外部トリガ信号によるタイマの起動
を妨げるといった誤動作を発生させないようにすること
ができる。

【００３０】第６発明では、タイマが複数ある場合、あ
るタイマのオーバーフロー時に出力するデータを格納し
ている複数のレジスタを他のタイマのいかなる状態にお
いても、書き込みあるいは読み出し可能とした。すなわ
ち、同一アドレスレジスタに格納されるデータ、８ビッ
トはすべておなじタイマ用のデータであるようにした。
したがって、タイマＡがいかなる状態であってもタイマ
Ｂのオーバーフロー時に出力するデータを格納してある
レジスタの書き換え、読み出しを行うことができ、タイ
マＢがいかなる状態であってもタイマＡのオーバーフロ
ー時に出力するデータを格納してあるレジスタの書き換
え、読み出しを行うことができる。

【００３１】

【実施例】以下に、第１ないし第６発明の実施例を図１
〜図１５を参照して説明する。 第１発明 図１は第１発明の一実施例のブロック図である。図１に
おいて、１はリアルタイム出力のタイミングを発生させ
るタイマ、２はタイマ１へのカウントソースの供給を制
御するバッファ、３はタイマの初期値を保持し、必要な
タイミングでタイマ１に送るリロードラッチ、８０はバ
ッファ２とリロードラッチ３とを制御する制御回路で、
図３に詳細を示す。５はタイマ１のオーバーフローを検
出するオーバーフロー検出回路、６はオーバーフロー検
出回路５により制御され、タイマ１のオーバーフローが
発生したタイミングでデータ出力を行うポートである。

【００３２】図２は、第１発明の一実施例の制御回路８
０の回路図である。図２において、７はＲＳフリップフ
ロップである。

【００３３】次に動作について説明する。この実施例に
示すリアルタイム出力ポートは上記図１６に示した従来
技術によるリアルタイム出力ポートと同じ機能ブロック
により構成されているが、図２に示すようにこの実施例
の制御回路８０は、タイマのカウントソース停止ビット
と、トリガソース選択ビットにもとづき制御可能に構成
されている。なお、上記各ビットは図示しない制御レジ
スタに割り付けられている。トリガソース選択ビット
が”１”の時には外部トリガ信号ＥＸＴＲＧが有効であ
り、”０”の時にはカウントソース停止ビットに”０”
を書き込むことによりタイマ１を動作させることができ
る。また、カウントソース停止ビットに”１”を書き込
むことによりタイマ１を停止させることができる。

【００３４】トリガソース選択ビットが”０”の時に
は、ＳＥＬ信号は”Ｌ”である。この状態でカウントソ
ース停止ビットに”０”を書き込むと、書き込みＷＲ１
が”Ｈ”になり、ＲＳフリップフロップ７がセットさ
れ、ＳＴＡＲＴＢ信号が”Ｌ”になる。これにより、タ
イマ１がリロードラッチ３からデータをロードし、カウ
ントを開始する。タイマ１がオーバーフロー信号ＯＶＦ
を発生すると、ポート６からデータが出力されるととも
に、タイマ１はリロードラッチ３からデータをリロード
して再びカウントを開始する。

【００３５】トリガソース選択ビットが”１”の時に
は、ＳＥＬ信号は”Ｈ”である。この状態で外部トリガ
信号ＥＸＴＲＧが”Ｈ”となると、それに応じてＳＴＡ
ＲＴＢ信号”Ｌ”になり、トリガソース選択ビットが”
０”の時と同様にタイマ１がカウントを開始する。

【００３６】第２発明 図３は、第２発明の一実施例によるリアルタイム出力ポ
ートの制御レジスタのビット構成を示す図である。図４
は、第２発明の一実施例の制御回路内のカウントソース
停止ビットを示す回路図である。図４において、７はＲ
Ｓフリップフロップである。

【００３７】次に動作について説明する。この実施例の
制御レジスタは図３に示すように、カウントソース停止
ビットと、トリガソース選択ビットと、スタートトリガ
ビットとを有し、それらが同一アドレス内に配置されて
いる。また、この実施例に示すリアルタイム出力ポート
は、タイマＡおよびタイマＢという同じ動作を行う２つ
のタイマを持っているが、以下に、タイマＡについての
み説明する。トリガソース選択ビットが”１”の時には
ＳＥＬ信号は”Ｈ”であり、外部トリガ信号ＥＸＴＲＧ
が”Ｈ”になるとタイマが動作を開始する。トリガソー
ス選択ビットが”０”の時にはスタートトリガビット
に”１”を書き込むことによりタイマが動作する。ま
た、トリガソース選択ビットの状態に関係なくカウント
ソース停止ビットに”０”を書き込むことによりタイマ
を停止させることができる。これによれば、リアルタイ
ム出力ポートの出力タイミングを決定するタイマの、カ
ウントソース停止制御とスタートトリガとの関係を使い
易くすることができる。

【００３８】第３発明 図５は第３発明の一実施例のブロック図である。図５に
おいて、１はリアルタイム出力のタイミングを発生させ
るタイマ、２はタイマ１へのカウントソースの供給を制
御するバッファ、３はタイマ１の初期値を保持し、必要
なタイミングでタイマに送るリロードラッチ、４はバッ
ファ２とリロードラッチ３とを制御する制御回路、５は
タイマ１のオーバーフローを検出するオーバーフロー検
出回路、６はオーバーフロー検出回路５により制御さ
れ、タイマ１のオーバーフローが発生したタイミングで
データ出力を行うポートである。

【００３９】図６は第３発明の動作を示すタイミングチ
ャートである。図６において、書き込み信号ＷＲは書き
込み時”Ｈ”、リロード信号ＲＬＤはリロード時”
Ｈ”、オーバーフロー信号ＯＶＦはオーバーフロー発生
時”Ｈ”、スタート信号ＳＴＡＲＴＢは動作モード時”
Ｌ”、タイマのクロックＣＬＯＣＫはスタート信号が”
Ｌ”の時のみ発振する。

【００４０】次に動作について説明する。この実施例に
示すリアルタイム出力ポートは従来例に示したリアルタ
イム出力ポートと同じ構成要素から成り立っているが、
タイマ１のオーバーフロー信号ＯＶＦがカウントソース
停止ビットに供給されている。 制御回路４内のカウン
トソース停止ビットに”０”を書き込むと、スタート信
号ＳＴＡＲＴＢが”Ｌ”になり、タイマ１がカウントを
開始する。タイマ１がオーバーフロー信号ＯＶＦを発生
すると、図６に示すように、スタート信号ＳＴＡＲＴＢ
が”Ｈ”となり、タイマ１はカウントを停止する。この
機能により、単発パルスを発生させることができる。

【００４１】第４発明 図７は第４発明の一実施例の動作を模式的に示す状態遷
移図である。図７において、０および１はカウントソー
ス停止ビットの状態を示している。遷移の条件をそれぞ
れ０および１を結ぶ線に対して、矢印の書かれている側
に記載している。図８は第４発明の一実施例の制御回路
を示す回路図である。図８において、７はＲＳフリップ
フロップ、８はトリガソース選択ビットへの書き込みに
応じてトリガソースを選択するトリガソース選択回路、
９は外部入力信号ＥＸＴＲＧを受け付けると、外部トリ
ガ信号ＥＶＴを発生する外部トリガ発生回路、１０は外
部トリガ信号ＥＶＴを検出する外部トリガ検出回路、１
１はスタートトリガビット、１２は内部トリガ信号ＩＮ
ＴＲＧを検出する内部トリガ検出回路、１３はスタート
トリガ信号ＳＥＴが発生するとタイマのスタート信号Ｓ
ＴＡＲＴＢを出力するトリガパルス発生回路、１４はカ
ウントソース停止ビット、１５は内部トリガ検出回路お
よび外部トリガ検出回路のリセット回路である。

【００４２】次に動作について図７をもとに説明する。

【００４３】ここに示すリアルタイム出力ポートの制御
レジスタは、カウントソース停止ビットと、トリガソー
ス選択ビットと、スタートトリガビットとの３つのビッ
トからなり、図７に示すように状態遷移を行う。

【００４４】カウントソース停止ビットが１から０への
遷移は、１．内部トリガモード時にスタートトリガビッ
トに”１”を書き込んだ場合、２．外部トリガモード時
に外部トリガ信号が発生した場合、３．カウントソース
停止ビットに”０”を書き込んだ場合である。１．と
２．の場合にはカウントソースをタイマに供給するとと
もに、リロードラッチからのデータのロードあるいはリ
ロードが行われる。３．の場合にはカウントソースをタ
イマに供給するのみで、リロードラッチからのロードお
よびリロードは行わない。

【００４５】また、カウントソース停止ビットが０から
１に遷移するのは一走モード時の完了時、すなわちタイ
マがカウントを開始しオーバーフローすると自動的に停
止モードに遷移する場合か、カウントソース停止ビット
に”１”を書き込んだ場合である。

【００４６】次に動作について図８をもとに詳細に説明
する。

【００４７】トリガソース選択ビットに”１”を書き込
むとＳＥＬ信号が”Ｈ”となり、トリガソース選択回路
８により外部トリガソースが選択される。この状態で外
部入力信号ＥＸＴＲＧが入力されると、外部トリガ信号
ＥＶＴが発生する。外部トリガ信号ＥＶＴが外部トリガ
検出回路１０により検出されるとスタートトリガ信号Ｓ
ＥＴが出力され、カウントソース停止ビット１４とトリ
ガパルス発生回路１３に入力される。これによりＲＳフ
リップフロップ７がセットされ、カウント停止信号ＳＴ
ＯＰＢが”Ｈ”になる。同時に、トリガパルス発生回路
１３によりタイマのスタート信号ＳＴＡＲＴＢが、カウ
ントソースＣＬＫの立ち上がりで”Ｌ”になる。これを
受けてタイマがカウントを開始する。

【００４８】トリガソース選択ビットに”０”を書き込
むとＳＥＬ信号が”Ｌ”となり、トリガソース選択回路
８により内部トリガソースが選択される。この状態でス
タートトリガビット１１に”１”を書き込むと、データ
パスおよび書き込み信号ＷＲが”Ｈ”となり、システム
ロックφに同期して内部トリガ信号ＩＮＴＲＧを発生す
る。内部トリガ検出回路１２は内部トリガ信号ＩＮＴＲ
Ｇを検出すると、スタートトリガ信号ＳＥＴを出力す
る。これによりカウント停止信号ＳＴＯＰＢが”Ｈ”に
なるととともに、スタート信号ＳＴＡＲＴＢが”Ｌ”に
なり、タイマがカウントを開始する。

【００４９】スタート信号ＳＴＡＲＴＢが”Ｌ”になる
と、リセット回路１５によりトリガソース選択ビットの
状態に応じて、外部トリガ検出回路１０あるいは内部ト
リガ検出回路１２がリセットされ、スタートトリガ信号
ＳＥＴが”Ｌ”になるとともに、カウントソースの立ち
上がりでスタート信号ＳＴＡＲＴＢが”Ｈ”となる。な
お、タイマの停止はカウントソース停止ビットに”１”
を書き込むことによりなされるが、制御レジスタへの書
き込みにより一走モードが選択でき、この場合にはタイ
マのオーバーフロー信号ＯＶＦによってタイマは自動的
に停止する。

【００５０】第５発明 図９は第５発明の一実施例の書き込み制御回路である。
図９において、１５はＲＳフリップフロップである。図
１０はこの実施例の動作を示すタイミングチャートであ
る。図１０において、実線は第５発明を実施した場合で
あり、破線は実施しなかった場合を示している。 次に
動作を説明する。この実施例に示すリアルタイム出力ポ
ートは第４発明の説明で示した実施例の構成に書き込み
制御回路が付加されたものであり、カウンタが停止状態
ではカウントソース停止ビットは”１”である。この状
態でカウントソース停止ビットを読みだし、必要に応じ
て修正した後、書き込む命令（以下、ＲＥＡＤ−ＭＯＤ
ＩＦＹ−ＷＲＩＴＥ命令と称する）を実行すると、図１
０中Ａで示す時間にカウントソース停止ビットを含むア
ドレスを読みだし、図１０中Ｂで示す時間に演算が実行
され、図１０中Ｃで示す時間にカウントソース停止ビッ
トを含むアドレスに書き込みを行う。そのために、例え
ばＢで示す時間に外部トリガ信号を受け付けると、スタ
ートトリガ信号ＳＥＴが”Ｈ”となりタイマがカウント
を開始するが、Ｃの時間での”０”書き込みにより、タ
イマが停止してしまう。

【００５１】このような誤動作を回避するために、第５
発明は、ＲＥＡＤ−ＭＯＤＩＦＹ−ＷＲＩＴＥ命令実行
中に外部トリガ信号を受け付けた場合には、カウントソ
ース停止ビットに対しての書き込みを次の命令を受ける
まで中止させている。すなわち、スタートトリガ信号Ｓ
ＥＴが”Ｈ”になるとＲＳフリップフロップ１５がセッ
トされ、カウントソース停止ビットへの書き込み信号Ｗ
Ｒ１が強制的に”Ｌ”になり、次の命令のフェッチ信号
ＳＹＮＣが”Ｈ”になるか、リセット信号ＲＥＳＥＴ
が”Ｈ”になるまで、書き込みを禁止する。

【００５２】このようにして、外部トリガ信号によるタ
イマの起動を妨げるといった誤動作を発生させないよう
にすることができる。すなわち、外部トリガソース選択
時に、外部トリガ信号の入力とＲＥＡＤ−ＭＯＤＩＦＹ
−ＷＲＩＴＥ命令との衝突による誤動作を回避できるか
ら、プログラム作成が容易となる。

【００５３】第６発明 図１１は、第６発明の一実施例を示しており、上記図１
８に示した従来例の破線部Ｐ内相当部分を示している。
図１１において、３８はタイマＡのオーバーフロー検出
および出力データポインタ、３９はタイマＢのオーバー
フロー検出および出力データポインタ、１４はデータを
格納しているレジスタのうちどのレジスタからデータを
出力するかを制御する信号を示している。４５はリアル
タイムポート出力用のデータを格納しているレジスタ
４、４６はリアルタイムポート出力用のデータを格納し
ているレジスタ５、４７はリアルタイムポート出力用の
データを格納しているレジスタ６、４８はリアルタイム
ポート出力用のデータを格納しているレジスタ７を示し
ている。

【００５４】各レジスタ４〜７の０、４ビットは第１回
目のオーバーフロー時に出力されるデータ、１、５ビッ
トは第２回目のオーバーフロー時に出力されるデータ、
２、６ビットは第３回目のオーバーフロー時に出力され
るデータ、３、７ビットは第４回目のオーバーフロー時
に出力されるデータが格納されている。各レジスタ０〜
７のタイマＡ、Ｂへの割付については後述する。

【００５５】次に動作について説明する（図１１〜図１
５および図１８参照）。上記図１８に示した従来例で示
したように、各タイマＡ、Ｂのオーバーフローを各オー
バーフロー検出回路および出力データポインタ３８、３
９により、各所定のポートへデータの出力を許可する信
号とリアルタイムポート出力用のデータを格納してある
レジスタ群４〜７のどのレジスタのビットからデータを
ポートへ出力するかを示す信号を出力する（レジスタの
選択順序については後述する。）。各タイマＡ、Ｂの動
作は図１８の従来例と同じである。

【００５６】タイマＡの第１回目のオーバーフローでは
レジスタ４〜５の０、４ビットの計４ビットが選択さ
れ、第２回目のオーバーフローではレジスタ４〜５の
１、５ビットの計４ビットが選択される。第３回目のオ
ーバーフローではレジスタ４〜５の２、６ビットの計４
ビットが選択され、第４回目のオーバーフローではレジ
スタ４〜５の３、７ビットの計４ビットが選択される。
第５回目のオーバーフローでは、第１回目と同様にレジ
スタ４〜５の０、４の計４ビットが選択される。

【００５７】タイマＢの第１回目のオーバーフローでは
レジスタ６〜７の０、４ビットの計４ビットが選択さ
れ、第２回目のオーバーフローではレジスタ６〜７の
１、５ビットの計４ビットが選択される。第３回目のオ
ーバーフローではレジスタ６〜７の２、６ビットの計４
ビットが選択され、第４回目のオーバーフローではレジ
スタ６〜７の３、７ビットの計４ビットが選択される。
第５回目のオーバーフローでは、第１回目と同様にレジ
スタ６〜７の０、４の計４ビットが選択される。

【００５８】図１２は、この発明を実施したときのタイ
ミングチャートの一例を示している。 図１２におい
て、矢印１のタイミングでタイマＡ用のデータを格納し
ているレジスタの書き換え、読み出しを行ってもタイマ
Ｂの状態によらないので、出力データが変化してしまう
ことがない。また、矢印２のタイミングでタイマＢ用の
データを格納しているレジスタの書き換え、読み出しを
行ってもタイマＡの状態によらないので出力データが変
化してしまうことはない。

【００５９】図１３は、レジスタ４〜７とその周辺の構
成図を示している。図１３において、４５はリアルタイ
ム出力ポート用のデータを格納しているレジスタ４、４
６はリアルタイム出力ポート用のデータを格納している
レジスタ５、４７はリアルタイム出力ポート用のデータ
を格納しているレジスタ６、４８はリアルタイム出力ポ
ート用のデータを格納しているレジスタ７を示してい
る。４９および破線部内はレジスタ１ビット、５０は初
段ラッチ、５１は二段目ラッチ、５２は三段目のラッ
チ、５３は最終段のラッチ、５４は出力データポイン
タ、５５はバッファを示している。

【００６０】次に動作について説明する。

【００６１】データバスのデータはＷＲ信号により初段
のラッチ５０に取り込まれ、ＷＲ信号の反転信号（以
下、ＷＲＢ信号とする。）により二段目のラッチ５１へ
取り込まれる。続いてシステムクロックにより、三段目
のラッチ５２へ取り込まれる。さらに出力データポイン
タ、各タイマのオーバーフローにより最終段目のラッチ
５３に取り込まれる。そして、データ出力許可信号によ
りバッファ５５からポートへ出力される。ここで、最終
段のラッチ２３を各レジスタについて共通にしているの
は、最終段のラッチ５３からポート出力バッファ５５間
における遅延を各レジスタについて共通にするためであ
る。したがって、ポートのデータ出力のタイミングがす
べてのレジスタ４〜７について一致する効果を奏する。

【００６２】図１４は、図１３におけるタイミングチャ
ートを示している。このタイミングチャートは、あるレ
ジスタの１ビットの値を０から１に書き換え、タイマの
オーバーフローによりポートへ出力されるまでを示して
いる。また、出力データポインタの出力データポインタ
制御信号はこの１ビットが選択されているみのとする。

【００６３】図１５は、図１３におけるレジスタ１ビッ
ト、最終段ラッチ５３およびバッファ５５の具体的な回
路図例を示している。なお、図１５中におけるＤＢはデ
ータバスを示しており、ＤＢＢはＤＢの反転したもので
ある。

【００６４】この実施例によると、タイマＡがいかなる
状態であってもタイマＢのオーバーフロー時に出力する
データを格納してあるレジスタの書き換え、読み出しを
行うことができ、またタイマＢがいかなる状態であって
もタイマＡのオーバーフロー時に出力するデータを格納
してあるレジスタの書き換え、読み出しを行うことがで
きるという効果を奏する。

【００６５】なお、図１０〜１５に示した実施例ではタ
イマが２個の場合を示したが、タイマが３個以上の場合
であっても同様の効果が得られる。また、図１１〜１５
に示した実施例ではタイマはダウンカウントのものを示
したが、アップカウントのタイマであってもよい。

【００６６】

【発明の効果】以上説明したこの発明に係るリアルタイ
ム出力ポートによれば、次の効果を奏する。

【００６７】第１発明では、カウントソース停止ビット
の状態に応じて動作あるいは停止を行うタイマと、タイ
マのオーバーフローのタイミングでデータを出力するポ
ートからなるリアルタイム出力ポートにおいて、ソフト
ウエアにより制御される内部トリガと、外部からの入力
信号により制御される外部トリガとの２種類のトリガソ
ースの選択を設定するトリガソース選択ビッドを設けた
ので、外部より入力されるトリガ信号に応じてタイマの
動作が制御可能となり、精度の高いリアルタイム出力波
形の発生を容易にでき、またソフトウエアにより制御さ
れる内部トリガと外部からの入力信号により制御される
外部トリガとの２種類のトリガソースのいずれによって
もカウントソース停止ビットを動作モードにできるた
め、プログラムが作製し易くなる。

【００６８】第２発明では、カウントソース停止ビット
を動作モードにできる機能を、カウントソース停止ビッ
ト、トリガソース選択ビット、トリガソースビットの３
ビットで制御するため、プログラムが簡潔になる。

【００６９】第３発明では、タイマのオーバーフローを
受けてカウントソース停止ビットを停止モードにできる
ため、単発パルスを発生させることができる。

【００７０】第４発明では、ソフトウエアにより制御さ
れる内部トリガと、外部からの入力信号により制御され
る外部トリガとの２種類のトリガソースが選択でき、い
ずれのトリガソースによってもカウントソース停止ビッ
トを動作モードにできるため、プログラムが作製し易く
なり、またタイマのオーバーフローを受けてカウントソ
ース停止ビットを停止モードにするため、単発パルスを
発生させることができる。

【００７１】第５発明では、ソフトウエアにより制御さ
れる内部トリガと、外部からの入力信号により制御され
る外部トリガとの２種類のトリガソースが選択でき、い
ずれのトリガソースによってもカウントソース停止ビッ
トを動作モードにできるため、プログラムが作製し易く
なり、またタイマのオーバーフローを受けてカウントソ
ース停止ビットを停止モードにするため、単発パルスを
発生させることができ、さらに中央処理装置がカウント
ソース停止ビットへの書き込み命令を実行する直前に外
部トリガを受け付けた場合、この書き込み命令を中止す
るため、外部トリガ信号によるタイマのカウントが書き
込みによって妨げられるといった誤動作を防止できる。

【００７２】第６発明では、タイマが複数ある場合、タ
イマＡがいかなる状態であってもタイマＢのオーバーフ
ロー時に出力するデータを格納してあるレジスタの書き
換え、読み出しを行うことができ、またタイマＢがいか
なる状態であってもタイマＡのオーバーフロー時に出力
するデータを格納してあるレジスタの書き換え、読み出
しを行うことができる。

【図面の簡単な説明】

【図１】第１発明の一実施例のブロック図である。

【図２】第１発明の一実施例の制御回路内のカウントソ
ース停止ビットにもとづき制御を行う回路図である。

【図３】第２発明の一実施例の制御レジスタのビット構
成を示す説明図である。

【図４】第２発明の一実施例の制御回路内のカウントソ
ース停止ビットにもとづき制御を行う回路図である。

【図５】第３発明の一実施例のブロック図である。

【図６】第３発明の一実施例の動作を示すタイミングチ
ャートである。

【図７】第４発明の一実施例の動作を模式的に示す状態
遷移図である。

【図８】第４発明の一実施例の制御回路を示す回路図で
ある。

【図９】第５発明の一実施例の書き込み制御回路の回路
図である。

【図１０】第５発明の一実施例の動作を示すタイミング
チャートである。

【図１１】第６発明の一実施例のブロック図である。

【図１２】第６発明を実施したときのタイミングチャー
トである。

【図１３】第６発明のレジスタ４〜７とその周辺の構成
のブロック図である。

【図１４】第６発明における図１３におけるタイミング
チャートである。

【図１５】第６発明における図１３におけるレジスタ１
ビット、最終段ラッチおよびバッファの具体的な回路図
例である。

【図１６】従来技術によるリアルタイム出力ポートのブ
ロック図である。

【図１７】従来技術によるリアルタイム出力ポートの制
御回路内部のカウントソース停止ビットを示す回路図で
ある。

【図１８】従来のタイマが２つ内蔵されている集積回路
のリアルタイム出力ポートのブロック図である。

【符号の説明】

１ タイマ ４，８０ 制御回路 ５ オーバーフロー検出回路 ６ ポート ８ トリガソース選択回路 １１ スタートトリガビット ３６ タイマＡ ３７ タイマＢ ４５ レジスタ４ ４６ レジスタ５ １７ レジスタ６ １８ レジスタ７ ５４ 出力データポインタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−40542（ＪＰ，Ａ) 特開 昭64−73812（ＪＰ，Ａ) 特開 昭62−186315（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 制御レジスタ内のカウントソース停止ビ
   ットの内容に応じて動作あるいは停止を行うタイマと、
   このタイマのオーバーフローのタイミングでデータを出
   力するポートとからなるリアルタイム出力ポートにおい
   て、ソフトウエアにより制御される内部トリガと、外部
   からの入力信号により制御される外部トリガのいずれか
   の選択を設定するトリガソース選択ビットを設け、この
   トリガソース選択ビットの内容により内部トリガと外部
   トリガのいずれかによりカウントソース停止ビットにも
   とづく制御を動作モードに設定するようにしたことを特
   徴とするリアルタイム出力ポート。
2. 【請求項２】 タイマの動作の開始を設定するスタート
   トリガビットを設け、このスタートトリガビットの内容
   によりトリガソース選択ビットが内部トリガを選択する
   モードのときにタイマを動作するようにした請求項第１
   項記載のリアルタイム出力ポート。
3. 【請求項３】 制御レジスタ内のカウントソース停止ビ
   ットの内容に応じて動作あるいは停止を行うタイマと、
   このタイマのオーバーフローのタイミングでデータを出
   力するポートとからなるリアルタイム出力ポートにおい
   て、タイマのオーバーフローを受けて上記カウントソー
   ス停止ビットにもとづく制御を停止モードに設定するよ
   うにしたことを特徴とするリアルタイム出力ポート。
4. 【請求項４】 制御レジスタ内のカウントソース停止ビ
   ットの内容に応じて動作あるいは停止を行うタイマと、
   このタイマのオーバーフローのタイミングでデータを出
   力するポートとからなるリアルタイム出力ポートにおい
   て、ソフトウエアにより制御される内部トリガと、外部
   からの入力信号により制御される外部トリガのいずれか
   を選択するトリガソース選択ビットを設け、このトリガ
   ソース選択ビットの内容により内部トリガと外部トリガ
   のいずれかによりカウントソース停止ビットに基づく制
   御を動作モードに設定するとともに、タイマのオーバー
   フローを受けてカウントソース停止ビットにもとづく制
   御を停止モードに設定するようにしたことを特徴とする
   リアルタイム出力ポート。
5. 【請求項５】 中央処理装置を備え、この中央処理装置
   がカウントソース停止ビットに対して書き込みを実行す
   る直前に外部トリガを受け付けた場合、この書き込みを
   次の命令を受けるまで中止するようにした請求項第４項
   記載のリアルタイム出力ポート。
6. 【請求項６】 カウントソース停止ビットの内容に応じ
   て動作あるいは停止を行う複数のタイマと、このタイマ
   のオーバーフローのタイミングで予め格納しておいたデ
   ータを出力するポートとからなるリアルタイム出力ポー
   トにおいて、複数のタイマのうちあるタイマのオーバー
   フロー時に出力するデータを格納している複数のレジス
   タを他のタイマのいかなる状態においても、書き込みあ
   るいは読み出し可能としたレジスタ群、および制御回路
   を備えたリアルタイム出力ポート。