JPH0644295B2

JPH0644295B2 - タイマ装置及びタイマ方法

Info

Publication number: JPH0644295B2
Application number: JP59503744A
Authority: JP
Inventors: マイケルシビグトロース，ジエイムズ
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1983-11-04
Filing date: 1984-10-09
Publication date: 1994-06-08
Anticipated expiration: 2009-06-08
Also published as: EP0161269B1; DE3485461D1; WO1985002036A1; EP0161269A1; HK62094A; KR920007028B1; KR850700162A; US4618968A; EP0161269A4; JPS61500332A

Description

【発明の詳細な説明】発明の背景本発明は、一般的には、データ・プロセッサ及びその方
法の分野に関するものであり、より詳細には、マスク及
びデータ・レジスタの手段により、単一の出力比較機能
が、複数の出力ピンを直接に制御できるマイクロプロセ
ッサ(MPU)又はマイクロコンピュータ(MCU)の複数出力を
自動的に制御する出力比較システム及びその方法に関す
る。

従来のMPU及びMCUシステムでは、出力比較機能が設けら
れ、これが、タイミングのとられた出力信号を装置(dev
ice)から発生した。このような出力信号は、（１）出力
をセットし、（２）出力をクリアし、（３）出力をトグ
ル（現在の出力状態を反転する操作）し、又は（４）出
力に無変化を指示するために使用された。本発明の譲受
人であるMotorola社から市販されるMC6801のようなある
従来技術のMCU装置には、出力比較機能は１個だけ設け
られていた。同じくMotorola社から市販されているMC68
01U4では、３個の比較機能が設けられ、その各々が別個
独立して自主的に動作した。後者の場合には、ある出力
ピンが、ある比較機能には使用されないと、そのピンの
制御は、他の１つの出力比較機能により取り上げられえ
なかった。

そのような独立の先行技術の出力比較機能では、ある与
えられた出力比較ピン上で利用できる最良のパルス幅
は、近似的に30MCUサイクルの程度であった。

この比較的に長いパルス幅は、ある与えられたピン上で
出力比較が起きた後、その比較レジスタに新らしい上位
置を書き込むために、割込みルーチンが実行されるとい
う事実による。このために、１サイクル分解能により位
置決定される１MCUサイクル幅のパルスを達成するのは
不可能である。

Intel 8096のようなある他の従来技術の装置は、連想記
憶装置(content addressable memory)を利用する。その
ような連想記憶装置は、循環先入れ先出し(FIFO)構成を
有し、その中に置かれた値は逐次的に、装置の比較レジ
スタの１個ごとにタイマ・カウントと比較される点を除
けば、それは上述の出力比較レジスタに類似している。
比較レジスタとタイマ・カウントの一致が得られると、
比較値に関係するコマンド語（ワード）が、適当な出力
信号を発生する。この循環先入れ先出し(FIFO)システム
の使用により、この装置は、その比較レジスタのいくつ
かを同じ値にセットでき、適当なコマンド語を利用し、
独立したピンに同じ動作を起こすことが可能であり、そ
の結果、装置のいくつかのピンは、同じサイクルの間に
状態を変えることができる。然し、この種のシステムを
使用すると、１個以上の比較レジスタが使用されねばな
らない。さらに、このようなシステムは、１サイクル・
パルス幅の実現には不十分であり、また、タイミングが
とられた出力ピンは独立出力比較レジスタに制御される
ので、タイマ・ポートの不使用中の出力ピンはいづれも
利用することは許されない。

発明の要約本発明の目的はそれ故に、データ・プロセッサの複数出
力を自動的に制御するための、改良された出力比較シス
テム及びその方法を提供することである。

さらに本発明の目的は、他の出力比較機能により使用さ
れていない、どのタイマ出力ピンのハードウエア制御で
も供給するための有効手段を設けるデータ・プロセッサ
の複数出力を自動的に制御する改良された比較システム
及びその方法を提供することである。

さらに、本発明の他の目的は、特定のプロセッサ・サイ
クルに位置を定める高度分解能の有効な実行、他の出力
比較機能により使用されないタイマ出力ピンの制御を可
能にするデータ・プロセッサの複数出力を自動的に制御
する改良された出力比較システムを提供することであ
る。

本発明のさらに他の目的は、タイマ出力ピンに１サイク
ル幅のパルスを実現するため、他の出力比較機能の同時
使用を許容するデータ・プロセッサの複数出力を自動的
に制御する、改良された出力比較システム及びその方法
を提供することである。

以上及び他の目的は、セット・ビットを保持する手段及
びデータ・ビットをそこにストアする保持手段に接続さ
れた手段よりなるデータ・プロセッサが提供される本発
明において、達成される。出力比較機能を起動する手段
は保持手段に接続され、そこでデータ・ビットは、セッ
ト・ビットが存在すれば、起動手段に応じて、データ・
プロセッサの出力に転送されるであろう。

また、セット・ビットをそこに保持するための出力比較
マスク・レジスタを含むデータ・プロセッサ用に出力比
較制御システム及びその方法が提供される。出力比較デ
ータ・レジスタは、そこにデータ・ビットを保持するた
め、出力比較マスク・レジスタの制御出力に接続され
る。出力比較機能を起動する手段は、出力比較マスク・
レジスタの制御出力に接続され、データ・ビットはそこ
で、セット・ビットが存在するなら、データ・プロセッ
サの出力に転送されるであろう。

図面の簡単な説明本発明の以上に述べたこと及び他の特徴や目的及びこれ
らを達成する方法は、添付図面に関連して行なわれる、
本発明の実施例の下記の説明を参照することにより、よ
り明瞭になり、発明自体も、最もよく理解されるであろ
う。

第１図は、従来技術のマイクロコンピュータに対し、出
力比較機能及びソフトウエア命令を実施するために必要
なプログラミングを図示する単純化したタイミング図で
ある。

第２図は、出力機能に関連して使用される、マスク及び
データ・レジスタ手段により複数出力を自動的に制御す
る本発明に基づくデータ・プロセッサ・システムの単純
化した論理流れ図である。

好ましい実施例の説明第１図には、本発明の譲受け人であるMotorola社で制作
されるMC6801のような従来技術の即時出力比較機能を実
行するソフトウエアにおける、命令シーケンスに含まれ
るタイミングが、図示されている。

次の３個の命令は、即時出力比較を発生するため使用さ
れる。

LDD S9／カウンタのレジスタ値を得る ADDD #10／オフセットを加算する STD SB／出力比較更新Ａアキュムレータの内容を破壊したくない場合には、次
の４個の命令シーケンスが使用される。

LDAB #9／ACCBにカウンタ・オフセット値を転送 LDX S9／カウンタ・レジスタを読出し ABX ／オフセットを加算 STX SB／出力比較更新いずれの場合でも、プログラムの実行に伴って所望の出
力動作を行うための潜在的な仕事に加えて、出力比較機
能を実行するための貴重なプログラム空間が必要であ
る。

第２図には、出力比較レジスタ10、または、比較強制レ
ジスタ(CFORC)22の手段による、出力比較機能の実現の
ための本発明にもとづく、データ・プロセッサ・システ
ムの単純化された論理流れ図を、図示する。データ・プ
ロセッサ・システムのこの部分は、James M.Sibigtroth
により本件と同時に出願され、本発明の特許譲受け人に
譲渡された、米国特許出願番号第549,367号の主題であ
る。本装置に対するタイミング入力は、プリスケーラ20
を経て16ビット自走カウンタ12に入力するため、データ
・プロセッサのＥクロックにより供給される。プリスケ
ーラ20及び自走(running)カウンタ12は、1983年11月２
日，James M.SibigtrothとDavid Riveraより出願され、
本発明の特許譲受け人に譲渡された、米国特許出願番号
第548,177号の主題である。

自走カウンタ12の出力は、16ビット・タイマ・バス手段
により、出力比較レジスタ10に入力として供給される。
出力比較レジスタ10の出力は、タイマ割込みフラグ・レ
ジスタ(TFLG1)14を経て、同じ番号が付されるORゲート3
0に入力として供給される。ＯＲゲート30への他の入力
は、タイマ比較強制レジスタ(CFORC)22の出力から供給
される。主タイマ割込みマスク・レジスタ１(TMSK1)28
の出力は、タイマ割込みフラグ・レジスタ14の出力と共
に、同じ番号が付されるＡＮＤゲート32を経て、割込み
要求を供給する。

出力比較２，３，４，５に対応するＯＲゲート30の出力
は、入力としてTCTL1制御レジスタ16に供給される。出
力比較１の機能に対応するORゲート30の出力は、出力比
較１のマスク・レジスタ(OC1M)24及び出力比較１のデー
タ・レジスタ(OC1D)26に、直接に供給される。図示のよ
うに、TCTL1制御レジスタ16の出力は同様に、出力比較
１のマスク・レジスタ(OC1M)24と出力比較１のデータ・
レジスタ(OC1D)26よりなる出力比較ピン論理に加えら
れ、その出力はポートＡ18に加えられる。

通常の出力比較機能出力比較レジスタ10は、リセットでSFFFF(Sは、16進表
記であることを意味する）に初期設定され、いくつかの
目的に用いられ得る16ビット読出し／書込みレジスタで
ある。考えられる２つの応用は、出力波形の制御と期間
の経過の指示を含む。５個の出力比較レジスタ10は、全
ビットが読出し可能，書込み可能，そしてタイマのハー
ドウエア（リセット中を除く）により変えられない点
で、独特のものである。出力比較機能が使用されない場
合、不使用のレジスタは、単に記憶場所として用いられ
る。

すべての出力比較レジスタ10は、自走(running)カウン
タ12との比較のために、独立した専用のコンパレータを
有する。もし一致（整合）が生じると、対応する出力比
較フラグ(OCxF)ビットがタイマ割込みフラグ・レジスタ
14にセットされ、指定された動作が自動的に行われる。
出力比較機能２ないし５に対する自動動作は、TCTL1制
御レジスタ16のビット対により制御される。各対の制御
ビットは、完了したOCx比較の結果として行われる出力
動作を、特定するためエンコードされる。出力比較機能
２ないし５は、常にポートＡ18のビット６ないし３に、
それぞれ結合される。

OMx OLx 比較完了時の動作００出力ピン論理からタイマを分離０１ OCx出力線をトグル１０ OCx出力線を０にクリア１１ OCx出力線を１にセットある場合には、出力比較レジスタ10の値と出力動作の制
御ビットは、各比較完了の後に出力波形を制御し、新し
い経過タイムアウトを設定するため、変えられねばなら
ない。

対応する割込み可能ビット(OCxI)がセットされていれ
ば、割込みはまた、完了した出力比較を伴うことも可能
である。

プリスケーラ20により、カウンタはＥ−クロックのサイ
クル毎には値を変えず、いくつかの連続したＥ−サイク
ルの間、比較は真であってもよい。多重の出力動作を避
けるため、出力動作は、一致が初めて真になるサイクル
の直後のＥ−低の期間のみに許される。

レジスタの最上位バイトに対するMPUの書込みサイクル
の後は、出力比較機能は１つのＥ−サイクルの期間禁止
され、次の比較が行われる前に２個の連続バイトの書込
みを可能にする。もし、レジスタの両バイトが、ともに
変えられる時には、比較禁止機能を利用するためダブル
・バイト(double byte)書込み命令が使用されるべきで
ある。

MPUの書込みは、他のバイトに影響することなく、出力
比較レジスタ10のいづれのバイトに対しても行うことが
できる。比較が起きると、出力動作は、タイマ割込みフ
ラグ・レジスタ14の出力比較フラグ(OCxF)が、前にセッ
トされたか否かに関係なく行われる。

MC6801のタイマ装置において、タイマの比較動作を強制
する唯一の動作は、現在のカウンタ値より少し大きい16
ビット値を、出力比較レジスタ10に書き込むことであ
る。これは煩わしい手順であったから、本発明は強制比
較を許すために、書込み専用レジスタを含んでいる。CF
ORCレジスタ22の５個のビット位置は、５個の出力比較
機能に対応する。比較を強制するために、強制されるべ
き各出力比較に対し関連ビットがセットされたCFORCレ
ジスタ22に、書込みが行われる。強制比較の結果として
行われる動作は、タイマ割込みフラグ・レジスタ14の対
応する割込みフラグ状態ビットが、セットされていない
ことを除けば、OCxレジスタと自走カウンタ12との間に
一致があるのと同じである。

他の４個の比較機能と異なり、出力比較１は、OC１レジ
スタと16ビットの自走カウンタ12との比較が完了した結
果として、自動的にポートＡ18の５個の出力ピン（ビッ
ト３〜７）のいづれか、または、全部に変化を与える２
個の５ビット・レジスタ、即ち、出力比較１のマスク・
レジスタ(OC1M)24と出力比較１のデータ・レジスタ(OC1
D)26は、この機能に関し使用される。

OC1M24は、OC１比較の完了の結果使用されるポートＡ18
（入力／出力及びタイマ・ポート）のビットを指定する
のに用いられる。OC1M24のビットは１ビット１ビット、
ポートＡ18のビット（ビット３〜７）に対応する。比較
の完了により用いられる各ビットに対し、OC1M24の対応
ビットは、１にセットされる。OC1D26は、OC１比較の完
了の結果として、ポートＡ18の使用ビットにストアされ
るべきデータの指定のため使用される。OC1D26のビット
は、１ビット１ビット、ポートＡ18のビット（ビット３
〜７）に対応する。OC１比較の完了が起きれば、OC1M24
にセットされた各ビットに対し、OC1D26の対応ビット
は、ポートＡ18の対応ビットにストアされる。もし、同
じＥ−サイクルのあいだに、OC１比較と他の出力比較機
能が起きる矛盾状態があれば、OC１動作が優先する。

この機能が設けられる理由の１つは、単一の出力比較機
能で、自動的に複数の入出力ピンの制御を行うためであ
る。出力比較２及び出力比較３の機能が、内部タイミン
グ機能のために使用されているなら、ポートＡ18の関連
するピンは、他の目的に自由に使用されるであろう。こ
れら２個のピンは、出力比較１の機能を用い、高速タイ
ミングの出力として同時に制御されることが可能であ
る。使用されるべき２個のビットに対し、OC1M24レジス
タの対応ビットは、１にセットされるであろう。ポート
Ａ18の他のピンに対応するOC1M24のビットは零であるか
ら、OC１との比較の完了は、これらピンのいずれにも影
響しないであろう。

出力比較１の機能に関する特定の入出力ピン制御が意図
され、それは単一の入出力ピンの制御に１個以上の出力
比較機能を用いることである。出力比較１の機能がポー
トＡ18のビット３のみ使用するために構成されている場
合には（OC1M24＝S08とセットすることにより）、出力
比較１及び出力比較５は、ともに、同じポートＡ18ビッ
トに結合される。OC５機能は、ポートＡ18のビット３を
高にセットが可能で、OC１機能は、自走カウンタ12のす
ぐ次のカウントで、ポートを低にセットできる。これは
以前に可能であった持続期間より短いパルスを可能にす
る。

CFORCタイマ比較強制レジスタ22 比較強制(CFORC)レジスタ22は、出力比較動作を、早く
強制するために用いられる。以前の出力比較動作の欠点
は、タイマ・カウンタ・レジスタの読出し、定数の加
算、出力比較レジスタ10への書込みを含む、出力比較動
作の強制における困難性であった。CFORCレジスタ22
は、ビット２，１及び０が使用されない点を除けば、８
ビットの書込み専用レジスタである。この位置（レジス
タ）の読出しは、意味も影響もなく、常に論理０(S00)
を返す。次の表１及び項（パラグラフ）は、各ビットの
機能を説明する。

Ｂ（ビット）７ FOC１−強制出力比較１の動作このビットの読出しは意味がなく、常に論理０値を返
す。対応データ・ビットをクリアする、このビットに対
する書込みは、システムに何の影響もない。対応データ
・ビットをセットする、このビットに対する書込みは、
次のタイマ・カウント移行時に、出力比較１が起きるよ
うにプログラムされた動作を実行させる。行なわれる動
作は、タイマ割込みフラグ・レジスタ14のOC１割込みフ
ラグがセットされるのを除けば、比較の完了がOC１レジ
スタに起きるのと同様である。

Ｂ（ビット）６ FOC２−強制出力比較２の動作このビットの読出しは意味がなく、常に論理０値を返
す。対応データ・ビットをクリアする、このビットに対
する書込みは、システムに何の影響もない。対応データ
・ビットをセットする、このビットに対する書込みは、
次のタイマ・カウント移行時に、出力比較２が起こるよ
うにプログラムされた動作を実行させる。行われる動作
は、タイマ割込みフラグ・レジスタ14のOC２割込みフラ
グがセットされないのを除けば、比較の完了がOC２レジ
スタに起きるのと同様である。この機能は、OC２のトグ
ル出力機能を使用する時には、推奨されない。

Ｂ（ビット）５ FOC３−強制出力比較３の動作このビットの読出しは意味がなく、常に論理０値を返
す。対応データ・ビットをクリアする、このビットに対
する書込みは、システムに何の影響もない。対応データ
・ビットをセットする、このビットに対する書込みは、
次のタイマ・カウント移行時に、出力比較３が起こるよ
うにプログラムされた動作を実行させる。行なわれる動
作は、タイマ割込みフラグ・レジスタ14のOC３割込みフ
ラグがセットされないのを除けば、比較の完了がOC３レ
ジスタに起きるのと同様である。OC３のトグル出力機能
が使用される時には、この機能は推奨されない。

Ｂ（ビット）４ FOC４−強制出力比較４の動作このビットの読出しは意味がなく、常に論理０値を返
す。対応データ・ビットをクリアすると共にこのビット
に対する書込みは、システムに何の影響もない。対応デ
ータ・ビットをセットすると共にこのビットに対する書
込みは、次のタイマ・カウント移行時に、出力比較４が
起こるようにプログラムされた動作を実行させる。行な
われる動作は、タイマ割込みフラグ・レジスタ14のOC４
割込みフラグがセットされないのを除けば、比較の完了
がOC４レジスタに起きるのと同様である。OC４のトグル
出力機能を使用する時には、この機能は推奨されない。

Ｂ（ビット）３ FOC５−強制出力比較５の動作このビットの読出しは意味がなく、常に論理０値を返
す。対応データ・ビットをクリアすると共にこのビット
に対する書込みは、システムになんの影響もない。対応
データ・ビットをセットする、このビットに対する書込
みは、次のタイマ・カウンタ移行時に、出力比較５が起
こるようにプログラムされた動作を実行させる。行なわ
れる動作は、タイマ割込みフラグ・レジスタ14のOC５割
込みフラグがセットされないのを除けば、比較の完了が
OC５レジスタに起きるのと同様である。OC５のトグル出
力機能を使用する時には、この機能は推奨されない。

Ｂ（ビット）２実行されず(not imlemented) このビットは実行されず、書込みは、それに対し意味を
有せず、影響もない。このビットの読出しは、常に論理
０値を返す。

Ｂ（ビット）１実行されずこのビットは実施されず、書込みは、それに対し意味を
有せず、影響もない。このビットの読出しは、常に論理
０値を返す。

Ｂ（ビット）０実行せずこのビットは実施されず、書込みは、それに対し意味を
有せず、影響もない。このビットの読出しは、常に論理
０値を返す。

OC1M出力比較１のマスク・レジスタ24 この８ビット読出し／書込みレジスタは、リセットによ
りクリアされ、完了したOC１比較の結果として使用され
る。ポートＡ18ビット（入出力及びタイマ・ポート）を
指定するため、出力比較１の機能と共に用いられる。次
の表２及び項（パラグラフ）は、各ビットの機能を説明
する。

OC1Mのビットは、１ビット１ビット、ポートＡ18のビッ
ト（Ｂ７だけＢ３だけ）に対応する。比較の完了により
使用される各ビットに対し、OC1M24で対応するビットは
１にセットされる。

OC1D出力比較１のデータ・レジスタ26 この８ビット読出し／書込みレジスタは、完了したOC１
比較の結果として、ポートＡ18の使用ビットにストアさ
れるべきデータを指定するため、出力比較１の機能と共
に用いられる。このレジスタはリセットによっては影響
されない。次の表３及び項（パラグラフ）は、各ビット
の機能を説明する。

OC1D26のビットは、１ビット１ビット、ポートＡ18（Ｂ
７だけＢ３だけ）に対応する。OC１比較が完了すると、
OC1M24にセットされた各ビットに対し、OC1D26の対応デ
ータ・ビットが、ポートＡ18の対応ビットにストアされ
る。OC１比較と他の出力比較の機能が、同じＥ−サイク
ル中に起こり、両方がポートＡ18の同一ビットを変えよ
うとする矛盾があれば、OC１動作が優先する。

TCNT16ビット・タイマ・カウンタ・レジスタタイマ装置の重要な要素は、プリスケーラ20に接続され
た16ビット自走カウンタ12、または、タイマ・カウンタ
・レジスタである。タイマ・カウンタは、プリスケーラ
20がタイムアウトを起こすたびに（SFFFFからS0000への
移行が許される）、高い値に増加する。ソフトウエア
は、いつでも、その値に影響することなく、カウンタ12
を読出すことが可能である。何故なら、カウンタ12は、
MPUのＥ−サイクル・クロックの一方の半サイクルの間
に、クロックされ、読み出されるからである。

カウンタ12の全ての読出しは、はじめに最上位バイトに
アドレスしなければならない。次のCPUサイクルの間に
このアドレスのMPU読出しは最下位バイトがバッファに
ラッチされる。そこで、ダブル・バイト読出しは、最上
位バイト読出しサイクルの間に、カウンタ12の全16ビッ
ト状態を、返すであろう。ダブル・バイト読出し命令に
対しては、これら２回のアクセスは、連続バス・サイク
ルで起こる。このバッファは、普通は透明で、カウンタ
12の最下位バイトの読出しの時にアクセスされる。

この幅は16ビットであるから、自走カウンタ12は、65，
536カウント（プリスケーラ20がタイムアウトする）を
繰り返す。カウントが、SFFFFからS0000に変われば、タ
イマ・オーバフロー・フラグ(TOF)ビットがセットされ
る。割込みは、カウンタのオーバフローが起これば、そ
の割込み可能ビット、TOIをセットすることにより、ま
た可能にされる。

TOC1タイマ出力比較１のレジスタ出力比較レジスタ10は、リセット時にSFFFFに初期設定
され、タイマ出力事象の制御に用いられる、16ビット読
出し／書込みレジスタである。MPUが最上位バイトをレ
ジスタに書込んだ後で、次の比較が行なわれる前に16ビ
ット・レジスタの両バイトが書込まれるのを可能にする
ため、出力比較機能は、１つのＥ−クロック・サイクル
の期間禁止される。レジスタの両バイトを変えなければ
ならない場合には、この禁止機能を利用するため、ダブ
ル・バイト書き込み命令が使用されねばならない。いづ
れのバイトも、他のバイトに影響することなく独立に書
込み可能で、タイマのハードウエアは、リセット中を除
けば、これらレジスタは影響されず、不使用のタイマ機
能に関連するレジスタは、普通のRAM型の記憶場所とし
て用いることができる。タイマ出力比較１の機能はOC1M
24及びOC1D26レジスタを使用し、前に説明したようにポ
ートＡ18入出力ピンを５個まで、直接に制御する。

TOC2タイマ出力比較２のレジスタ出力比較レジスタ10は、リセット時にSFFFFに初期設定
され、タイマ出力事象の制御するために使用される16ビ
ット読出し／書込みレジスタである。MPUが最上位バイ
トをレジスタに書込んだ後で、次の比較が行なわれる前
に16ビット・レジスタの両バイトの書込みを可能にする
ため、出力比較機能は、１つのＥ−クロック・サイクル
の間禁止される。もし、レジスタの両バイトを変えなけ
ればならない場合には、この禁止機能を利用するため、
ダブル・バイト書き込み命令が使用されなければならな
い。両バイトとも、他のバイトに影響することなく、独
立に書込むことが可能で、タイマのハードウエアはリセ
ット中を除けば、これらのレジスタを使用しないので、
不使用のタイマ機能に関連するレジスタは、前に説明し
たように、普通のRAM型の記憶場所として使用すること
ができる。

TOC３タイマ出力比較３のレジスタ上述のTOC２の説明を参照されたい。

TOC４タイマ出力比較４のレジスタ上述のTOC２の説明を参照されたい。

TOC５タイマ出力比較５のレジスタ上述のTOC２の説明を参照されたい。

TCTL1タイマ制御レジスタ１ 16 タイマ制御レジスタ１(TCTL1)16は、８ビット読出し／
書込みレジスタである。このレジスタの全ビットはリセ
ット時に零にクリアされるので、全出力比較機能（２〜
５）は、その対応ポートＡ18出力ピンから分離される。
次の表４及び項（パラグラフ）は、各ビットの機能を説
明する。

Ｂ（ビット）７ OM２出力モードＢ（ビット）６ OL２出力レベルこれら２個の制御ビットは、OC２比較の完了の結果とし
て行なわれ、出力動作を指定するためエンコードされ
る。

OM２ OL２比較の完了に基づき行なわれる動
作００タイマが出力ピン論理から分離１１トグルが出力ピン論理から分離１０ OC２出力線をゼロにクリア１１ OC２出力線を１にセットＢ（ビット）５ OM３出力モードＢ（ビット）４ OL３出力レベルこれら２個の制御ビットは、OC３比較の完了の結果とし
て行なわれ、出力動作を指定するためエンコードされ
る。

OM３ OL３比較の完了に基づき行なわれる動
作００タイマが出力ピン論理から分離０１ OC３出力線をトグル１０ OC３出力線をゼロにクリア１１ OC３出力線を１にセットＢ（ビット）３ OM４出力モードＢ（ビット）２ OL４出力レベルこれら２個の制御ビットは、OC４比較の完了の結果とし
て行なわれ、出力動作を指定するためエンコードされ
る。

OM４ OL４比較の完了に基づき行なわれる動
作００タイマが出力ピン論理から分離０１ OC４出力線をトグル１０ OC４出力線をゼロにクリア１１ OC４出力線を１にセットＢ（ビット）１ OM５出力モードＢ（ビット）０ OL５出力レベルこれら２個の制御ビットは、OC５比較の完了の結果とし
て行なわれる、出力動作を指定するためエンコードされ
る。

OM５ OL５比較の完了に基づき行なわれる動
作００タイマが出力ピン論理から分離０１ OC５出力線をトグル１０ OC５出力線をゼロにクリア１１ OC５出力線を１にセット主タイマ割込みマスク・レジスタ１ 28 ＣＣレジスタのＩ割込みマスクは、最上位の割込み禁止
であり、これが、１にセットされている間は、いかなる
割込み要求も優先されない。タイマ・システム・マスク
・レジスタ１(TMSK1)28は、状態ビットがタイマ・フラ
グ・レジスタ１(TFLG1)14にセットされている結果とし
て、ハードウエア割込みシーケンスが要求されているか
否かを制御するために使用される。タイマ・フラグ・レ
ジスタ１(TFLG1)14の各ビットに対し、タイマ・マスク
・レジスタ１(TMSK1)28の同じビット位置に、対応ビッ
トが存在する。もし、マスク・ビットがセットされてい
れば、対応フラグに対する条件が満たされるたびに、フ
ラグ・ビットとともに、ハードウエアの割込みシーケン
スが要求される。タイマ割込みマスク・レジスタは、読
出し／書込みレジスタで、ビットは、次の表５及び項
（パラグラフ）で説明される。

Ｂ（ビット）７ OC１Ｉ出力比較１割込み OC１Ｆフラグ・ビットがセットされている時に、OC１Ｉ
マスク・ビットがセットされると。ハードウエア割込み
シーケンスがまた要求される。

Ｂ（ビット）６ OC２Ｉ出力比較２割込み OC２Ｆフラグ・ビットがセットされている時に、OC２Ｉ
マスク・ビットがセットされると、ハードウエア割込み
シーケンスがまた要求される。

Ｂ（ビット）５ OC３Ｉ出力比較３割込み OC３Ｆフラグ・ビットがセットされている時に、OC３Ｉ
マスク・ビットがセットされると。ハードウエア割込み
シーケンスがまた要求される。

Ｂ（ビット）４ OC４Ｉ出力比較４割込み OC４Ｆフラグ・ビットがセットされている時に、OC４Ｉ
マスク・ビットがセットされると、ハードウエア割込み
シーケンスがまた要求される。

Ｂ（ビット）３ OC５Ｉ出力比較５割込み OC５Ｆフラグ・ビットがセットされている時に、OC５Ｉ
マスク・ビットがセットされると、ハードウエア割込み
シーケンスがまた要求される。

主タイマ割り込みフラグ・レジスタ１ TFLG1 14 タイマ・フラグ・レジスタ１(TFLG1)14は、タイマ・シ
ステム事象の発生を指示するために用いられ、TMSK1レ
ジスタ28と共に、ポールリングまたは割り込み制御され
るシステムで、タイマ・サブ・システムが動作するのを
許す。タイマ割り込みフラグ・レジスタ１(TFLG1)14の
各ビットに対し、タイマ・マスク・レジスタ１(TMSK1)2
8の同じビット位置には、対応ビットが存在する。マス
ク・ビットがセットされていれば、対応フラグに対する
条件が満たされるたびに、フラグ・ビットがセットされ
るとともに、ハードウエア割込みシーケンスが要求され
る。

割込み状態の発生は、状態レジスタが指示する。チップ
上のハードウエアは、これらのビットを、対応する条件
の発生の結果としてセットする。タイマ割り込みフラグ
・レジスタ(TFLG1)14のビットをクリアするため、書込
み動作はそのレジスタに対して行わなければならず、そ
の書込みによりクリアされるべき状態ビットは、１にセ
ットされる。この方式において、状態ビットが認識され
る以前に、プログラマがそれをクリアする必要はない。

Ｂ（ビット）７OC１Ｆ出力比較１フラグこのフラグ・ビットは、タイマ・カウンタが出力比較レ
ジスタ１の値と一致するたびに、セットされる。このビ
ットに対する０の書き込み動作は、このビットの状態に
影響しない。このビットに対する１の書き込み動作は、
このビットをクリアする。

Ｂ（ビット）６OC２Ｆ出力比較２フラグ出力比較レジスタ２の値と比較完了あるたびに、このフ
ラグ・ビットはセットされる。

このビットに対する０の書き込み動作は、このビットの
状態に影響しない。このビットに対する１の書き込み動
作は、このビットをクリアする。

Ｂ（ビット）５OC３Ｆ出力比較３フラグタイマ・カウンタが出力比較レジスタ３の値と一致する
たびに、このフラグ・ビットはセットされる。

Ｂ（ビット）４OC４Ｆ出力比較フラグタイマ・カウンタが出力比較レジスタ４の位置に一致す
るたびに、このフラグ・ビットはセットされる。

Ｂ（ビット）３OC５Ｆ出力比較５フラグタイマ・カウンタが出力比較レジスタ５の位置に一致す
るたびに、このフラグ・ビットはセットされる。

ＰＯＲＴＡポートＡ18データ・レジスタ読出し：いつでも（リタン・ピン・レベルを入力；リタ
ン・ピン・ドライバ入力レベルを出力）書込み：内部ラッチにデータをストア（出力構成のとき
のみピンを駆動）リセット：ポートＡ18のB0，B1，B2，B7が普通の目的の
入力に構成されるようにし、B3，B4，B5，B6は普通目的
の出力（全部ゼロ）になる。

ＣＦＯＲＣタイマ比較強制レジスタ22 FOC1−FOC5強制出力比較“Ｘ”動作対応データ・ビットがセットされ、このレジスタに対す
る書込みは、次のタイマ・カウント移行において、出力
比較“Ｘ”が発生するようにプログラムした動作を、お
こさせる。行なわれる動作は、関連割込みフラグがセッ
トされないのを除けば、OCxレジスタに比較の完了が起
こったのと同様である。

ＯＣ１Ｍ出力比較１マスク・レジスタ24 OC1M 24のビットは、１ビット１ビット、ポートＡ18の
ビットに対応する。OC１比較の完了により影響される各
ビットに対するOC1Mの対応ビットは、１にセットされ
る。

OC1D出力比較１データ・レジスタ26 OC1D 26のビットは、１ビット、ポートＡ１８のビット
に対応する。OC１比較の完了が発生すれば、OC1M24にセ
ットされた各ビットに対して、OC1D 26の対応データ・
ビットは、ポートＡ18の対応ビットにストアされる。

TCNT 16−ビット・タイマ・カウント・レジスタカウンタ12の全ての読出しは、最初に最上位バイトをア
ドレスしなければならない。MPUのこのアドレスの読出
しは、最下位バイトが次のCPUサイクルの間に、バツフ
アにラッチされるようにするので、最上位バイトの読出
しサイクルの期間に、ダブル・バイトの読出しは、カウ
ンタ12の全16ビット状態を返す。このバツフアは普通は
透明で、カウンタの最上位バイトの読出しのときにアク
セスされる。

TOC1−TOC5タイマ出力比較レジスタ10 高位バイトに対する書込みは、次のＥ−サイクルの間の
比較を禁止する。TOCxレジスタがTCNTレジスタに一致す
る時は、TFLG１レジスタのOCxFビットがセットされ、特
定の出力動作がおこる。

タイマ制御レジスタ１TCTL１ 16 OMx出力モード OLx出力レベルこれら４対の制御ビットは、OCx比較の完了の結果とし
て行われ、出力動作を指定するためエンコードされる。

OMx OLx 成功比較にもとづき、とられる動作００タイマは出力ピン論理から分離０１ OCx出力線をトグル１０ OCx出力線を零にクリア主タイマ割込みマスク・レジスタ１TMSK１ 28 TMSK１ 28のビットは、１ビット１ビット、TFLG114状
態のレジスタのビットと対応する。ゼロは、対応フラグ
がハードウエア割込みを起こすのを不可能にする。１
は、対応フラグがハードウエア割込みを起こすのを可能
にする。

OC１Ｉ〜OC５Ｉ出力比較“Ｘ”割込み可能 IC１Ｉ〜ＩＣ３Ｉ入力比較“Ｘ”割込み可能主タイマ割込みフラグ・レジスタ１TLFG１ 14 タイマ割込みフラグ・レジスタ14は、割込み状態が発生
した時を指示する。オンチップ・ハードウエアは、対応
する状態の発生の結果として、これらのビットをセット
する。タイマ割込みフラグ14のビットをクリアするため
に、書込み動作がTFLG１レジスタ14に対し実行され、書
込みによりクリアされるビットが、１にセツトされる。

OC１Ｆ〜OC５Ｆ出力比較“Ｘ”フラグ IC１Ｆ〜IC３Ｆ入力捕獲“Ｘ”フラグ改良された出力比較システムおよびデータ処理装置にお
ける多重出力を自動的に制御する方法が提供され、他の
出力比較機能には利用されていないいずれかのタイマ出
力ピンのハードウエアを制御する効率的な手段が提供さ
れる。本発明に係る出力比較システムおよび方法は、高
分解能を効果的に実行し、特定のプロセッサ・サイクル
への位置決定を行い、他の出力比較機能に利用されてい
ない不使用タイマ出力ピンを制御することを可能にし、
さらに、他の出力比較機能と同時に利用して、タイマ出
力ピン上に１サイクル幅のパルスを導出することができ
る。

本発明の原理は、ある装置に関連して、以上のように説
明されたが、この説明は、一例としてなされたもので、
本発明の範囲を制限するものではないことが、明白に理
解されるべきである。

Claims

【特許請求の範囲】

【請求項１】第１入力信号（Ｅ）のパルスを計数する第
１カウンタ(12)と、第１比較値を選択的に格納する第１比較レジスタ(10)
と、前記第１カウンタの出力及び前記第１比較レジスタの出
力に結合され、第１カウンタ値を前記第１比較値と比較
し、前記値が同じである場合第１比較信号を導出する第
１比較器（16ビット比較器）と、データ・ビットを格納するデータ・レジスタ（OC1D3か
らOC1D7）と、マスク・ビットを格納するマスク・レジスタ（OC1M3か
らOC1M7）と、を具備し、前記第１比較信号に応答して前記データ・レジスタに格
納された前記データ・ビットの状態を表す第１出力信号
を前記マスク・レジスタに格納された前記マスク・ビッ
トによって指定されるタイマ出力端子上に導出するよう
に構成されることを特徴とするタイマ装置。
【請求項２】第２比較値を選択的に格納する第２比較レ
ジスタ(10)と、前記第１カウンタの出力及び第２比較レジスタの出力に
結合され、第２カウンタ値を前記第２比較値と比較し、
前記値が同じである場合第２比較信号を導出する第２比
較器（16ビット比較器）と、から構成されるタイマ装置であって、前記第１比較信号に応答して前記データ・レジスタに格
納された前記データ・ビットの状態を表す第１出力信号
を前記マスク・レジスタに格納された前記マスク・ビッ
トによって指定されるタイマ出力端子上に導出し、前記
第２比較信号に応答して第２出力信号をタイマ出力端子
上に導出し、前記第１及び第２比較信号が実質的に同時
に発生する場合前記第２出力信号に優先して前記第１出
力信号が導出されることを特徴とする請求項１記載のタ
イマ装置。
【請求項３】第１入力信号のパルスを計数するステップ
と、第１比較値を選択的に格納し前記値が同じである場合第
１比較信号を導出するステップと、データ・ビット及びマスク・ビットをそれぞれデータ・
レジスタ及びマスク・レジスタに格納するステップと、前記第１比較信号に応答して前記データ・レジスタに格
納された前記データ・ビットの状態を表す第１出力信号
を前記マスク・レジスタに格納された前記マスク・ビッ
トによって指定されるタイマ出力端子上に導出し、ここ
で前記第１比較信号は前記マスク・レジスタの制御下で
２以上のタイマ出力端子を介して出力信号が導出される
のを可能にするステップと、から構成されることを特徴とするタイマ方法。
【請求項４】第２比較値を選択的に格納するステップ
と、第１カウント値を第２比較値と比較し、前記値が同じで
ある場合第２比較信号を導出するステップと、から構成されるタイマ方法において、前記データ・レジスタに格納された前記データ・ビット
の状態を表す第１出力信号を前記マスク・レジスタに格
納された前記マスク・ビットによって指定されるタイマ
出力端子上に導出し、前記第２比較信号に応答して第２
出力信号をタイマ出力端子上に導出し、前記第１及び第
２比較信号が実質的に同時に発生する場合前記第２出力
信号に優先して前記第１出力信号が導出される請求項３
記載のタイマ方法。