CN1166059C - 用于在所需的时序改变脉宽调制的装置 - Google Patents

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Abstract

一种用于产生脉冲信号的设备包括：至少一个存储波形数据的第一寄存器；根据第一寄存器的波形数据产生脉冲信号的脉冲信号发生单元；连接到总线并由来自该总线的控制信号所控制的控制单元；以及与该总线相分离和独立并且连接到该控制单元的信号线，其中该控制单元响应通过信号线从外部提供的信号更新第一寄存器的波形数据。

Description

用于在所需的时序改变脉宽调制的装置
技术领域
本发明一般涉及一种PWM(脉宽调制)装置，其根据脉宽调制输出脉冲信号，并且特别涉及一种PWM装置，其在预定的时序调整脉冲波形。
背景技术
一种PWM(脉宽调制)装置输出具有特定周期和特定占空比的脉冲信号。从PWM装置输出的脉冲信号可以被用来控制电机旋转，以用于相机装置的自动聚焦控制等目的。通常，CPU访问PWM装置，以改变周期和占空比，从而控制输出脉冲信号的波形。
当需要响应外部事件，例如来自定时器的触发，改变脉冲信号的波形时，该定时器向CPU产生一个中断。相应地，CPU执行中断例程，并且通过使用一条总线作为访问路径更新存储在PWM装置中的PWM波形的数据。通过该总线更新PWM波形的数据后，从PWM装置输出的脉冲信号的波形相应改变。
当CPU进行具有更高优先级的其它处理或者其它中断处理时，对来自定时器等的中断的响应被延迟，导致PWM波形的数据更新时序的另人所不期望的波动。
相应地，需要一种可以在所需时序改变PWM波形的PWM装置。
发明内容
本发明的一般目的是提供一种PWM装置，其基本上解决由现有技术的限制和缺点所造成的一个或多个问题。
本发明的另一个更加具体的目的是提供一种PWM装置，其在所需时序改变PWM波形。
为了实现这些和其它优点并根据在此所体现和广义描述的本发明的目的，根据本发明的一种用于产生脉冲信号的设备包括至少一个存储波形数据的第一寄存器，根据第一寄存器内的波形数据产生脉冲信号的脉冲信号发生器，连接到总线并由来自该总线的控制信号所控制的控制单元，以及独立于该总线并且连接到该控制单元的信号线，其中该控制单元响应通过该信号线从外部提供的信号更新第一寄存器内的波形数据。该控制单元还包括：第二寄存器；以及控制器，其根据从总线提供的控制信号在所述第二寄存器中存储新的波形信号，并且响应通过所述信号线从外部提供的信号，把新的波形数据从所述第二寄存器传送到所述第一寄存器。所述第二寄存器是一个寄存器队列，其中存储多个波形数据块，其对应于存储在所述第一寄存器中的波形数据多次更新。
在上述用于产生脉冲信号的设备中，当需要响应外部事件改变脉冲形号波形时，外部信号通过独立于该总线直接连接到控制单元的信号线送到控制单元。相应地，控制单元更新存储在寄存器内的波形数据，例如占空比数据和周期数据，从而实现输出脉冲信号的PWM波形的改变。按照这种方式，可以在由外部事件所表示的所需时序改变PWM波形。
从下文结合附图的详细描述中，本发明的其它目的和进一步的特点将变得清楚。
附图说明
图1为根据本发明的PWM系统的方框图；
图2为根据本发明的PWM装置的第一实施例的方框图；
图3为示出一个选择器-控制器单元的示例结构的方框图；
图4为用于说明当在占空比设置寄存器和周期设置寄存器写入和读取数据时，图3的选择器-控制器单元的操作的时序图；
图5为用于说明当定时器产生一个脉冲信号时由该选择器-控制器单元所执行的操作的时序图；以及
图6为根据本发明的PWM装置的第二实施例的方框图。
具体实施方式
在下文中，将参照附图描述本发明的实施例。
图1为根据本发明的PWM系统的方框图。
图1的系统包括一个PWM装置10、一个CPU11、一个定时器12、一个指令存储器13、以及一条CPU总线14。该PWM装置10、CPU11、定时器12和指令存储器13通过CPU总线14连接在一起。
CPU11根据存储在指令存储器13中的一系列指令组成的程序进行操作。定时器12例如通过CPU总线14由CPU11控制，并且通过时钟脉冲计数等来表示时间。当检测到一个预设时刻来临时，例如在预定时间间隔的结束时，定时器12产生一个中断信号。该中断信号通过一条中断信号线int1送到CPU11，通过一条中断信号线int2送到PWM装置10。
PWM装置10连接到CPU总线14，由CPU11控制。另外，PWM装置10通过中断信号线int2从定时器12接收中断信号。PWM装置10包括一个PWM单元22以及一个控制单元21，其中PWM单元22具有基本上与常规PWM单元相同的结构，控制单元21包括占空比设置寄存器23和周期设置寄存器24。控制单元21通过中断信号线int2从定时器12接收中断信号，作为响应，把分别存储在占空比设置寄存器23和周期设置寄存器24中的占空比设置和周期设置送到PWM单元22。PWM单元22在内部寄存器中存储所接收的占空比设置和周期设置，并且根据更新后的设置来输出一个脉冲信号。由此，该输出脉冲信号从旧的PWM波形变为新的PWM波形。
在通过中断信号线int1从定时器12接收一个中断信号时，CPU11例如根据计算或者存储在一个存储器中的数据，获得用于下一个PWM波形的占空比和周期。CPU11通过CPU总线14把该占空比和周期送到PWM装置10。所传送的占空比和周期例如作为用于下一个PWM波形的占空比和周期分别存储在控制单元21的占空比设置寄存器23和周期设置寄存器24中。响应从定时器12到CPU11的中断而分别存储在占空比设置寄存器23和周期设置寄存器24中的占空比和周期，准备响应例如下一个紧接着的中断。也就是说，在响应从定时器12送到PWM装置10的当前中断，把占空比设置和周期设置从占空比设置寄存器23和周期设置寄存器24送到PWM单元22之后，响应从定时器12向CPU11发出的当前中断，用于下一个中断的数据被存入占空比设置寄存器23和周期设置寄存器24中。
占空比设置寄存器23和周期设置寄存器24可以通过使用先进先出寄存器或寄存器组来实现。在这种情况中，CPU11响应从定时器12通过中断信号线int1发送来的中断，而提供用于随后的第二个中断、随后的第三个中断等等的占空比和周期，而不是用于紧接着的下一个中断的占空比和周期。也就是说，占空比设置寄存器23和周期设置寄存器24可能不是分别用于存储单块数据的寄存器，而是可以作为用于存储一系列数据块的寄存器序列，例如下一个数据、随后的第二个数据、随后的第三个数据如此等等。
如果CPU11可以在下一个中断事件之前可靠地产生下一个数据，并且可以把该数据送到PWM装置10，则不需要在传送数据之前等待从定时器12通过中断信号线int1发来的中断信号。另外，如果采用寄存器队列，并且CPU11可以预先计算将来需要使用的数据，则CPU11可以计算用于随后的例如10个中断的数据，并且可将这些数据通过CPU总线14送到PWM装置10，从而一次在该寄存器队列中存储用于随后的10个中断的数据。
在上述本发明中，当需要响应例如来自定时器12的触发这样的一个外部事件而改变脉冲信号波形时，来自定时器12的中断信号被直接送到PWM装置10。作为响应，PWM装置10把存储在寄存器中的设置，例如占空比设置和周期设置，送到实际产生脉冲信号的PWM单元22。这样实现输出脉冲信号的PWM波形的改变。按照这种方式，可以在例如来自定时器12的触发这样的外部事件所表示的所需时序改变PWM波形。响应由定时器12发出的一个中断信号，例如存储在PWM装置10的寄存器中的占空比设置和周期设置这样的设置被从CPU11通过CPU总线14提供到PWM装置10。该数据的设置可以顺序用于紧接着的中断，或者可以一次设置用于将来的多个中断的数据。
图2为根据本发明的PWM装置10的第一实施例的方框图。在图2中，与图1中相同的部件用相同的参考标号表示，并且省略对它们的描述。
如图2中所示，控制单元21中包括占空比设置寄存器23和周期设置寄存器24。另外控制单元21中还包括一个选择器-控制器单元31。占空比设置寄存器23和周期设置寄存器24直接连接到CPU总线14，并且通过CPU总线14从CPU11分别接收占空比数据和周期数据。CPU总线14包括地址总线、数据总线以及用于传送片选信号、读/写信号等的控制信号总线。
选择器-控制器单元31从控制信号总线接收控制信号，并且根据所接收的控制信号控制占空比设置寄存器23和周期设置寄存器24的数据写/读操作。另外，选择器-控制器单元31从定时器12接收中断信号，并且根据所接收的中断信号控制数据传输操作，用于把数据从占空比设置寄存器23和周期设置寄存器24传送到PWM单元22。
PWM单元22包括一个占空比设置寄存器32、一个周期设置寄存器33以及一个PWM-控制-计数器单元34。占空比设置寄存器32和周期设置寄存器33直接连接到CPU总线14。PWM-控制-计数器单元34作为一个产生脉冲信号的单元，根据存储在占空比设置寄存器32和周期设置寄存器33中的数据产生脉冲信号，并把该脉冲信号输出到该设备的外部。PWM单元22具有基本上与常规PWM装置相同的结构，并且能够用与现有技术相同的方式，在CPU的控制下根据存储在占空比设置寄存器32和周期设置寄存器33中的数据，改变输出的脉冲信号的PWM波形。本发明的特殊之处在于，允许PWM单元22的占空比设置寄存器32通过另外的选择器-控制器单元31对其写入数据。
图3为示出选择器-控制器单元31的示例结构的方框图。
选择器-控制器单元31包括一个地址解码器41、一个读取信号产生电路42、一个读/写时序产生电路43、一个写入信号产生电路44、一个写入信号选择器45、一个上升沿检测电路46、一个写状态产生电路47、以及一个数据选择器48。
图4为用于说明当在占空比设置寄存器23和周期设置寄存器24写入和读出数据时图3的选择器-控制器单元31的操作的时序图。在下文中，将参照图2、图3和图4描述寄存器队列的数据读/写操作。
各种类型的控制信号从CPU11通过CPU总线14送到控制单元21的选择器-控制器单元31。这些控制信号包括一个片选信号CS、一个读取信号RDX、一个写入信号WRX、一个复位信号RST以及一个时钟信号CLK。片选信号CS送到地址解码器41。读取信号RDX、写入信号WRX、复位信号RST以及时钟信号CLK被提供到读/写时序产生电路43。地址信号与片选信号CS相同步，被通过CPU总线14的地址总线所传送，并且被提供到地址解码器41。在图4中，(a)至(f)示出这些信号之间的时序关系。
除了片选信号CS之外，地址解码器41还接收地址信号，并且对所接收地址解码。当片选信号CS在其它芯片中选择本芯片时并且所接收地址与PWM装置10的寄存器的地址相匹配时，地址解码器41产生如图4的(h)中所示的一个地址匹配信号。该地址匹配信号被送到读取信号产生电路42以及写入信号产生电路44。
根据时钟信号，读/写时序产生电路43产生表示读取操作的时序的读时序信号以及表示写入操作的时序的写时序信号。该读时序信号被送到读取信号产生电路42，该写时序信号被送到写入信号产生电路44。
当读取信号RDX表示读取操作并且地址匹配信号有效时，读取信号产生电路42在由读取时序信号所指定的时序产生一个读取信号RD(如图4(i)中所示)。当写入信号WRX表示写入操作并且地址匹配信号有效时，写入信号产生电路44在由写时序信号所指定的时序产生一个写入信号WR(如图4(j)所示)。这些读取信号RD和写入信号WR被送到占空比设置寄存器23和周期设置寄存器24，从而指令这些寄存器执行读取操作和写入操作。当读取信号RD指令读取操作时，数据从所指示地址的寄存器读出，并且输出到CPU总线14的数据总线。当写入信号WR指令写入操作时，通过CPU总线14的数据总线传送的数据按所指示的地址写入寄存器队列中。数据总线的数据信号如图4(g)中所示。
按照上文所述的方式，CPU11对控制单元21的占空比设置寄存器23和周期设置寄存器24执行数据写入操作和数据读取操作。同理，CPU11可以对PWM单元22的占空比设置寄存器32和周期设置寄存器33执行数据写入操作和数据读取操作。
图5为用于说明当定时器12产生一个中断信号时由选择器-控制器单元31所执行的操作的时序图。下面将参照图2、图3和图5描述改变脉冲信号波形的操作。
由定时器12所产生的中断信号到达控制单元21的选择器-控制器单元31。到达选择器-控制器单元31的中断信号被送到上升沿检测电路46。上升沿检测电路46检测该中断信号的上升沿，以产生一个上升沿脉冲EGP。该上升沿脉冲EGP被送到写入信号选择器45和写状态产生电路47。响应该上升沿脉冲EGP，写入信号选择器45产生写入信号PWMWR，分别用于周期设置和占空比设置，并且这些产生的信号被送到PWM单元22。响应该上升沿脉冲EGP，写状态产生电路47改变其内部状态，并且相应地产生一个选择信号SLT。该选择信号SLT被送到数据选择器48。上述的中断信号、上升沿脉冲EGP、写状态产生电路47的内部状态、用于周期设置的写入信号PWMWR、用于占空比设置的写入信号PWMWR以及选择信号SLT分别在图5(a)至(f)中示出。
数据选择器48选择由选择信号SLT所指示的寄存器的数据。例如当选择信号SLT为高电平时，选择周期设置寄存器24的数据。另一方面，当选择信号为低电平时，选择占空比设置寄存器23的数据。在图5(f)中所示的例子中，当要选择周期设置寄存器24的数据时，选择信号SLT为高电平，而当要选择占空比设置寄存器23的数据时，其为低电平。当数据选择器48选择来自周期设置寄存器24的数据时，送到PWM单元22的写入数据WRDATa(图5(i))为数据CYCLE#00，这是周期设置寄存器24的第一数据。当数据选择器48选择了占空比设置寄存器23的数据时，送到PWM单元22的写入数据WRDATA(图5(i))为数据DUTY#00，这是占空比设置寄存器23的第一数据。
响应用于周期设置的写入信号PWMWR(图5(d))，作为周期设置寄存器24的第一数据的写入数据WRDATA的数据CYCLE#00被存储在周期设置寄存器33中。响应用于占空率设置的写入信号PWMWR(图5(e))，作为占空比设置寄存器23的第一数据的写入数据WRDATA的数据DUTY#00被存储在占空比设置寄存器32中。应当注意，图2的结构设计中，用于周期设置的数据首先被暂时存储在占空比设置寄存器32中，然后从占空比设置寄存器32传送到周期设置寄存器33。
如图5(g)中所示，在读取第一数据(#00)之后，周期设置寄存器24的数据被更新为第二数据(#01)。为此目的，按照参照图4所述的方式执行在周期设置寄存器24中的数据写入。同理，如图5(h)中所示，在读出第一数据(#00)之后，占空比设置寄存器23的数据被更新为第二数据(#01)。在这点上，按照参见图4所述的方式执行在占空比设置寄存器23中的数据写入。
按照上文所述的方式，准备下一个中断信号。当提供下一个中断信号时，周期设置寄存器24和占空比设置寄存器23的第二数据(#01)被送到PWM单元22。
如上文所述，当需要响应外部事件改变脉冲信号波形时，来自定时器12的中断信号被直接送到PWM装置10。作为响应，PWM装置10把例如存储在寄存器中的占空比设置和周期设置这样的设置送到PWM单元22，其被用于实际产生脉冲信号。这实现输出脉冲信号的PWM波形的改变。按照这种方式，可以在由例如来自定时器12的触发这样的外部事件所表示的所需时序改变PWM波形。例如响应由定时器12发出的中断信号，存储在PWM装置10的寄存器中的占空比设置和周期设置这样的设置从CPU11通过CPU总线14送到PWM装置10。在上述第一实施例中，产生的数据设置用于随后紧接着的中断。
图6为根据本发明的PWM装置10的第二实施例的方框图。在图6中，与图2相同的部件由相同的参考标号所表示，并且将省略对它们的描述。
在上述第一实施例中，由CPU所作的数据设置针对用于紧接着随后的中断的数据。第二实施例被设计为预先一次或顺序地存储用于多个将来中断的数据。为此目的，图6的第二实施例具有一个占空比设置寄存器队列23A以及一个周期设置寄存器队列24A，其分别代替占空比设置寄存器23和周期设置寄存器24。
占空比设置寄存器队列23A和周期设置寄存器队列24A可以分别包括一个FIFO(先进先出)寄存器或类似寄存器，从中按照顺序存储数据的相同次序，顺序读取数据。在这种情况下，例如当CPU11中没有其它负荷时，不但可以计算用于下一个中断的数据，而且可以计算用于随后的第二个中断的数据、用于随后的第三个中断的数据等等，并且这些数据被一次或顺序地预先存储在占空比设置寄存器队列23A和周期设置寄存器队列24A中。
另外，占空比设置寄存器队列23A和周期设置寄存器队列24A还可以分别采用一组具有各自分配的地址的寄存器组成。在这种情况中，如采用FIFO的情况一样，当CPU11中没有其它负荷时，不但可以计算用于下一个中断的数据，而且可以计算用于随后的第二个中断的数据、用于随后的第三个中断的数据等等，并且这些数据被一次或顺序地预先存储在占空比设置寄存器队列23A和周期设置寄存器队列24A中。与基于使用FIFO的结构不同，可以通过指定写入地址而写入数据。因此，在写入用于10个将来中断的数据之后，如果当情况改变时需要改变数据，则可以通过指定各个地址而改变用于例如第6至第10个将来中断的数据。
在FIFO结构的情况中，被选择器-控制器单元31从占空比设置寄存器队列23A和周期设置寄存器队列24A提供到PWM单元22的数据是顺序从该FIFO输出的数据。在寄存器组结构的情况中，可以通过计数器等等提供表示下一个数据的地址的装置，并且由该地址表示装置所表示的寄存器的数据被顺序地从占空比设置寄存器队列23A和周期设置寄存器队列24A提供到PWM单元22。
通过说明提供上述实施例，并且本发明不限于这些实施例的特定例子。
例如，上文描述是针对用于触发脉冲信号波形的改变的外部事件是一个定时器的事件的结构而给出的。该外部事件不限于定时器的事件；当检测到来自一个输入/输出接口的预定状态或者中断信号时，该事件还可以包括从该系统的外部提供的信号。并且，该外部事件可能不是一个周期事件，而可以是在任何时间发生的一个触发信号。
另外，本发明的不限于这些实施例，可以作出各种变形和改变而不脱离本发明的范围。
本发明基于在2000年11月14日递交的日本在先申请No.2000-346981，该申请的全部内容被包含于此以供参考。

Claims (10)

1.一种用于产生脉冲信号的设备，包括：
至少一个存储波形数据的第一寄存器；
根据所述第一寄存器的波形数据产生脉冲信号的脉冲信号产生单元；
连接到与一个处理器相连接的总线并由通过该总线来自该处理器的控制信号所控制的控制单元；以及
与该总线相分离和独立并且连接到所述控制单元的信号线，其中所述控制单元响应通过所述信号线从除了该处理器之外的一个来源提供的信号更新所述第一寄存器的波形数据。
2.根据权利要求1所述的设备，其中所述控制单元包括：
第二寄存器；以及
控制器，其根据从总线提供的控制信号在所述第二寄存器中存储新的波形信号，并且响应通过所述信号线从外部提供的信号，把新的波形数据从所述第二寄存器传送到所述第一寄存器。
3.根据权利要求2所述的设备，其中所述第二寄存器是一个寄存器队列，其中存储多个波形数据块，其对应于存储在所述第一寄存器中的波形数据多次更新。
4.根据权利要求3所述的设备，其中所述寄存器队列是具有所指定的各个地址的一组寄存器。
5.根据权利要求1所述的设备，其中所述第一寄存器连接到总线，并且能够在其中存储直接从该总线提供的波形数据。
6.根据权利要求1所述的设备，其中存储在所述第一寄存器中的波形数据包括一个脉冲信号周期的数据以及一个占空比的数据。
7.一种用于产生脉冲信号的设备，其中包括：
CPU；
总线；
控制单元，其连接到所述总线并且由所述CPU所控制；
信号线，其与所述总线相分离并独立，并且连接到所述控制单元；
第一寄存器，其中存储波形数据；
脉冲信号产生单元，其根据存储在所述第一寄存器中的波形数据产生脉冲信号，其中所述控制单元响应通过所述信号线从除了该CPU之外的一个来源提供的信号更新所述第一寄存器的波形数据。
8.根据权利要求7所述的设备，其中所述控制单元包括：
第二寄存器；以及
控制器，其根据由所述CPU的控制在所述第二寄存器中存储新的波形数据，并且响应通过所述信号线提供的信号，把该新的波形数据从所述第二寄存器传送到所述第一寄存器。
9.根据权利要求8所述的方法，其中所述信号线还连接到所述CPU，作为一条中断信号线。
10.根据权利要求9所述的设备，其中所述CPU控制所述控制器，以响应通过中断信号线提供的中断信号在所述第二寄存器中存储新的波形数据。
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