JP2002084316A - 可変長パケット書き込み及び読み出し回路 - Google Patents

Abstract

(57)【要約】 【課題】高いメモリ使用効率でパケットを読み書きする
ことができ、且つパケットの廃棄が発生した場合に、次
のパケットを直ちに読み書きすることが可能な可変長パ
ケットの書き込み及び読み出し回路を提供する。 【解決手段】可変長パケット書き込み回路２は、可変長
パケットの先頭のブロックが書き込まれるバッファメモ
リ５０のアドレスを保持するベースレジスタ１２と、ブ
ロックが入力される毎に増分するカウンタ６と、ベース
レジスタ１２に保持されたアドレスと、カウンタ６のカ
ウント値とを加算して、バッファメモリ５０の書き込み
先のアドレスを導出する加算器１１４とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、可変長パケットを
メモリに書き込む可変長パケット書き込み回路、及び可
変長パケットをメモリから読み出す可変長パケット読み
出し回路に関する。

【０００２】

【従来の技術】近年、企業や一般家庭ではインターネッ
トに代表される端末のネットワーク接続が普及してお
り、情報の送受信はパケットと呼ばれる固定長あるいは
可変長の情報単位で行われる。

【０００３】ところで、可変長のパケットを取り扱う伝
送装置では、入力されるパケットを直ちに処理し、次の
パケットの入力待ち状態にすることが困難であるため、
入力パケットを一時的に格納するバッファメモリが用い
られることが多い。

【０００４】例えば、連続するパケットがＡ、Ｂの順序
で伝送装置に入力される場合について考える。この場合
には、順次入力されるパケットＡ、Ｂがバッファメモリ
に格納され、その格納順に所定の処理が行われる。この
とき、パケットＢが格納されたときに既にパケットＡの
処理が終了していれば、直ちにパケットＢの処理が行わ
れる。一方、パケットＢが格納されたときにパケットＡ
の処理が終了していなければ、パケットＢは、パケット
Ａの処理が終了するまでバッファメモリで待機状態にな
る。

【０００５】従来、この入力パケットを一時的に格納す
るバッファメモリには、パケットの最大長で格納領域を
区切った方式や、ＦＩＦＯ（First In FirstOut）方式
が用いられていた。

【０００６】

【発明が解決しようとする課題】しかしながら、パケッ
トの最大長で格納領域を区切った方式では、最大長のパ
ケットを格納可能なように１つのパケットの格納領域が
割り当てられるため、短いパケットであっても１つの格
納領域を占有することになり、メモリの使用効率が低下
するという問題があった。また、ＦＩＦＯ（First In F
irst Out）方式では、メモリの使用効率を上げることは
できるが、データに誤りがある等の理由で読み出し中の
パケットを廃棄する場合には、メモリ中のデータを順送
りして当該パケットの読み出しが終わるまで次のパケッ
トを読み出すことができないため、時間をロスするとい
う問題が生ずる。このため、高いメモリ使用効率でパケ
ットを読み書きすることができ、且つパケットの廃棄が
発生した場合に、次のパケットを直ちに読み書きするこ
とが可能な可変長パケットの書き込み回路及び読み出し
回路が要求されていた。

【０００７】本発明は、上記従来の問題点を解決するも
のであり、その目的は、高いメモリ使用効率でパケット
を読み書きすることができ、且つパケットの廃棄が発生
した場合に、次のパケットを直ちに読み書きすることが
可能な可変長パケットの書き込み及び読み出し回路を提
供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の可変長パケット書き込み回路は、可変長パ
ケットを複数の固定長のブロックに分割してメモリに書
き込むものであり、前記可変長パケットの先頭のブロッ
クが書き込まれる前記メモリのアドレスを保持する第１
のアドレス保持手段と、前記ブロックが入力される毎に
増分する第１のカウンタと、前記第１のアドレス保持手
段に保持された前記アドレスと、前記第１のカウンタの
カウント値とを加算して、前記メモリの書き込み先のア
ドレスを導出する第１の加算手段とを備える。

【０００９】この場合において、前記可変長パケット書
き込み回路は、更に前記可変長パケットの長さ情報を書
き込むものであることが好ましい。

【００１０】また、本発明の可変長パケット読み出し回
路は、上述の可変長パケット書き込み回路により前記メ
モリに書き込まれた前記可変長パケットを読み出すもの
であり、前記可変長パケットの先頭のブロックが書き込
まれた前記メモリのアドレスを保持する第２のアドレス
保持手段と、前記ブロックが読み出される毎に増分する
第２のカウンタと、前記第２のアドレス保持手段に保持
された前記アドレスと、前記第２のカウンタのカウント
値とを加算して、前記メモリの読み出し先のアドレスを
導出する第２の加算手段とを備える。

【００１１】

【発明の実施の形態】以下、図示した一実施形態に基い
て本発明を詳細に説明する。図１は、本発明に係る可変
長パケット書き込み回路の構成例を示すブロック図であ
る。同図に示す可変長パケット書き込み回路２は、入力
される可変長パケットを隙間なくバッファメモリ５０に
書き込むものであり、制御信号生成部４、カウンタ（第
１カウンタ）６、セレクタ８、１０、ベースレジスタ
（第１アドレス保持手段）１２、加算器（第１加算手
段）１４を備えて構成されている。

【００１２】本実施形態において、バッファメモリ５０
は、固定長の複数の格納領域を有しており、先頭の格納
領域から順に自然数のアドレスが付与されている。ま
た、可変長パケットは、バッファメモリ５０内の格納領
域に相当する長さのブロックに分割され、可変長パケッ
ト書き込み回路２に入力されており、この可変長パケッ
トの先頭のブロックには長さ情報が格納され、これに続
くブロックにはパケット本体が格納されている。

【００１３】制御信号生成部４は、可変長パケット書き
込み回路２を制御すべく、各部に制御信号を送るもので
ある。この制御信号生成部４には、２種類のパケット状
態信号１、２が入力される。パケット状態信号１は、可
変長パケット書き込み回路４に可変長パケットが入力さ
れている間は１（ハイレベル）になり、それ以外の間は
０（ローレベル）になる。一方、パケット状態信号２
は、１クロック分遅れてパケット状態信号１と同様の状
態を示す。従って、パケット状態信号１がハイレベル、
パケット状態信号２がローレベルの場合には、可変長パ
ケットの入力が開始されたことを示し、パケット状態信
号１がローレベル、パケット状態信号２がハイレベルの
場合には、１つ前のクロックタイミングで可変長パケッ
トの入力が終了されたことを示すことになる。

【００１４】制御信号生成部４は、これらパケット状態
信号１がハイレベル、パケット状態信号２がローレベル
になった場合、すなわち可変長パケットの入力が開始さ
れた場合には、カウンタ６をリセットすべく、カウンタ
ロード信号をハイレベルにして出力する。また、制御信
号生成部４は、パケット状態信号１、２がともにハイレ
ベルになった場合、すなわち可変長パケットの２ブロッ
ク目以降のパケット本体が入力されている場合と、パケ
ット状態信号１がローレベル、パケット状態信号２がハ
イレベルの場合、すなわち１つ前のクロックタイミング
で可変長パケットの入力が終了された場合には、カウン
タ６をカウントアップすべく、カウンタイネーブル信号
をハイレベルにして出力するとともに、バッファメモリ
５０への書き込みを可能とすべく、書き込み信号をハイ
レベルにして出力する。

【００１５】また、制御信号生成部４は、パケット状態
信号１、２がともにローレベルになった場合には、カウ
ンタ６のカウントアップを中断すべく、カウンタイネー
ブル信号をローレベルにして出力し、更に次のクロック
タイミングでは、カウンタ６のカウントアップを再開す
べく、カウンタイネーブル信号をハイレベルにして出力
し、ベースレジスタ１２に格納されたベースレジスタ値
を更新すべく、ベースレジスタロード信号をハイレベル
にするとともに、バッファメモリ５０への書き込みを終
了すべく、書き込み信号をローレベルにして出力する。

【００１６】また、制御信号生成部４には、パケットの
廃棄を指示する廃棄信号も入力されており、制御信号生
成部４は、廃棄信号がハイレベルになった場合には、ベ
ースレジスタ１２に格納されたベースレジスタ値の更新
を中止すべく、ベースレジスタロード信号をローレベル
に維持する。

【００１７】カウンタ６は、入力されるクロックをカウ
ントするものであり、制御信号生成部４からのカウンタ
ロード信号がハイレベルの場合にはカウント値をリセッ
トし、カウンタイネーブル信号がハイレベルの場合には
クロックのカウントを行う。カウント値はセレクタ８、
１０に入力される。

【００１８】セレクタ８は、パケット状態信号２に応じ
て、入力されるパケットのブロック及びカウンタ６のカ
ウント値の何れか一方を出力するものであり、パケット
状態信号２がハイレベルの場合にはパケットのブロック
を出力し、パケット状態信号２がローレベルの場合には
カウンタ６のカウント値を出力する。出力された信号
は、書き込みデータとしてバッファメモリ５０に書き込
まれる。

【００１９】セレクタ１０は、パケット状態信号２に応
じて、ローレベルの入力信号及びカウンタ６のカウント
値の何れか一方を出力するものであり、パケット状態信
号２がハイレベルの場合にはカウンタ６のカウント値を
出力し、パケット状態信号２がローレベルの場合にはロ
ーレベルの信号を出力する。出力された信号は、加算機
１４に入力される。

【００２０】ベースレジスタ１２は、保持しているベー
スレジスタ値を加算器１４へ出力する。ベースレジスタ
値は、書き込み対象の可変長パケットの長さ情報が書き
込まれる格納領域のアドレスを示す。このベースレジス
タ値は、廃棄信号が入力されない限りにおいて、可変長
パケットの書き込みが終了する毎に、制御信号生成部４
から送られるハイレベルのベースレジスタロード信号に
より更新される。

【００２１】加算器１４は、セレクタ１０の出力値とベ
ースレジスタ１２の出力値（ベースレジスタ値）とを加
算する。算出された値は、書き込み先のアドレスとして
バッファメモリ５０に入力されるとともに、ベースレジ
スタ１４に入力される。

【００２２】本発明に係る可変長パケット書き込み回路
２は上述した構成を示しており、次にその動作を説明す
る。図２は、可変長パケット書き込み回路２の動作時の
タイムチャートである。なお、以下においては、可変長
パケットの長さ情報とｎ個のブロック（Ｄ1 〜Ｄn ）に
分割されたパケット本体とがバッファメモリ５０に書き
込まれている場合について説明する。

【００２３】クロックタイミング１では、パケット状態
信号１がハイレベル、パケット状態信号２がローレベル
になっている。この場合には、上述したように、可変長
パケットの入力が開始される。このとき、制御信号生成
部４は、カウンタロード信号をハイレベルにする。カウ
ンタ６は、カウンタロード信号がハイレベルであること
に応じて、カウント値をリセットする。

【００２４】クロックタイミング２では、パケット状態
信号１がハイレベルに維持され、パケット状態信号２が
ハイレベルに切り替わる。この場合には、上述したよう
に、パケット本体の入力が開始される。このとき、制御
信号生成部４は、カウンタロード信号をローレベルに切
り替え、カウンタイネーブル信号をハイレベルに切り替
えるとともに、書き込み信号をハイレベルに切り替え
る。

【００２５】カウンタ６は、カウンタイネーブル信号が
ハイレベルに切り替わったことに応じて、クロックのカ
ウントを開始する。このカウント値１は、セレクタ８、
１０に入力される。セレクタ８は、パケット状態信号２
がハイレベルに切り替わったことに応じて、入力される
可変長パケットの先頭ブロックＤ1 を書き込みデータと
してバッファメモリ５０に出力する。同様に、セレクタ
１０は、パケット状態信号２がハイレベルに切り替わっ
たことに応じて、カウンタ６のカウント値１を加算器１
４へ出力する。

【００２６】加算器１４は、セレクタ１０が出力したカ
ウンタ６のカウント値１と、ベースレジスタ１２が出力
したベースレジスタ値とを加算する。上述の通り、ベー
スレジスタの値は、書き込み対象の可変長パケットの長
さ情報が書き込まれる格納領域のアドレスを示す。この
ため、このベースレジスタ値にカウンタ６のカウント値
１を加算することにより、長さ情報が書き込まれる格納
領域の次の格納領域のアドレス、すなわちパケット本体
の先頭ブロックが書き込まれる格納領域のアドレスが導
出されることになる。この導出値は、書き込み先のアド
レスとしてバッファメモリ５０に入力される。

【００２７】バッファメモリ５０には、上述の通り、制
御信号生成部４からのハイレベルの書き込み信号、セレ
クタ８からの書き込みデータ、及び加算器１４からの書
き込み先のアドレスが入力される。バッファメモリ５０
は、書き込み信号がハイレベルに切り替わったことに応
じて、書き込み先のアドレスに対応する格納領域に、書
き込みデータであるブロックＤ1 を書き込む。これによ
り、直前に書き込まれたパケットの最終ブロックの格納
領域の２つ後の格納領域に、書き込み対象の可変長パケ
ットの先頭ブロックＤ1 が格納されることになる。

【００２８】クロックタイミング３からクロックタイミ
ングｎ＋１までの動作も、上述したクロックタイミング
２における動作と同様である。すなわち、カウンタ６
は、クロックのカウントを継続し、クロックタイミング
毎に、カウント値を１ずつ増加させて出力する。また、
加算器１４は、カウンタ６のカウント値と、ベースレジ
スタ１２が出力したベースレジスタ値とを加算して、書
き込みアドレスとしてバッファメモリ５０に出力する。
このため、バッファメモリ５０には、この書き込み先の
アドレスに対応する格納領域に、セレクタ８から出力さ
れる書き込みデータであるブロックＤ2 〜Ｄn が書き込
まれる。

【００２９】クロックタイミングｎ＋２では、パケット
状態信号１がローレベルを維持するとともに、パケット
状態信号２がローレベルに切り替わる。この場合には、
制御信号生成部４は、書き込み信号をハイレベルにした
状態を維持するとともに、カウンタイネーブル信号をロ
ーレベルに切り替える。

【００３０】カウンタ６は、カウンタイネーブル信号が
ローレベルに切り替わったことに応じて、クロックのカ
ウントを終了する。したがって、このときのカウント値
はｎのままである。このカウント値ｎはパケット本体の
長さを示す。また、パケット状態信号２がローレベルに
切り替わったことに応じて、セレクタ８は、カウンタ６
のカウント値ｎを書き込みデータとしてバッファメモリ
５０に出力し、セレクタ１０は、「０」を加算器１４に
出力する。このため、加算器１４は、ベースレジスタ１
２が出力したベースレジスタ値を、書き込み先のアドレ
スとしてバッファメモリ５０に出力する。バッファメモ
リ５０は、書き込み信号がハイレベルに維持されている
ことに応じて、書き込み先のアドレスに対応する格納領
域に、可変長パケットの長さｎを書き込む。これによ
り、直前に書き込まれた可変長パケットの最終ブロック
の格納領域の１つ後の格納領域に、可変長パケットの長
さ情報が書き込まれることになる。

【００３１】以上、クロックタイミングｎ＋２までの動
作により、バッファメモリ５０内のｎ＋１個の格納領域
において、先頭に可変長パケットの長さが格納され、こ
れに続くｎ個の格納領域にパケット本体が格納されるこ
とになる。

【００３２】クロックタイミングｎ＋３では、パケット
状態信号１及びパケット状態信号２の双方がローレベル
を維持する。このとき、制御信号生成部４は、カウンタ
イネーブル信号をハイレベルに切り替え、書き込み信号
をローレベルに切り替えるとともに、ベースレジスタロ
ード信号をハイレベルに切り替える。

【００３３】カウンタ６は、カウンタイネーブル信号が
ハイレベルに切り替わったことに応じて、クロックのカ
ウントを再開し、カウント値ｎ＋１を出力する。セレク
タ１０は、パケット状態信号２がローレベルに切り替わ
っってから２クロック経過したことに応じて、カウンタ
６のカウント値ｎ＋１を出力する。ベースレジスタ１２
は、ベースレジスタロード信号がハイレベルに切り替わ
ったことに応じて、保持しているベースレジスタ値とセ
レクタ１０からのカウンタ６のカウント値ｎ＋１とを加
算した値を新たなベースレジスタ値として保持する。こ
の新たなベースレジスタ値は、バッファメモリ５０にお
いて、書き込まれたパケットの最終ブロックを格納する
格納領域の次の格納領域のアドレスを示す。

【００３４】なお、セレクタ８はカウンタ６のカウント
値ｎ＋１を、加算器１４はベースレジスタ１２が出力し
たベースレジスタ値を、それぞれバッファメモリ５０に
出力するが、書き込み信号がローレベルに切り替わって
いるため、バッファメモリ５０への書き込みは行われな
い。

【００３５】クロックタイミングｎ＋４では、パケット
状態信号１及びパケット状態信号２の双方がローレベル
を維持する。このとき、制御信号生成部４は、カウンタ
ロード信号と書き込み信号とをローレベルに維持すると
ともに、カウンタイネーブル信号とベースレジスタロー
ド信号とをローレベルに切り替える。カウンタ６は、カ
ウンタイネーブル信号がローレベルに切り替わったこと
に応じて、クロックのカウントを終了する。以降、次の
パケットの入力が開始されるまでこの状態が維持され
る。

【００３６】以上の動作により、バッファメモリ５０に
は、可変長パケットの長さ情報と、これに続いてパケッ
ト本体が書き込まれることになる。また、可変長パケッ
トは、図３に示すように、バッファメモリ５０内に隙間
なく書き込まれることになる。

【００３７】ここで、可変長パケットの書き込み時に廃
棄が指示された場合の動作を、図４のタイムチャートを
用いて説明する。なお、以下においては、クロックタイ
ミング７以降、ハイレベルの廃棄信号が可変長パケット
書き込み回路２の制御信号生成部４に入力されるものと
する。

【００３８】クロックタイミング１〜ｎ＋２の動作は、
図２に示した動作と同様であるのでその説明は省略す
る。クロックタイミングｎ＋３では、パケット状態信号
１及びパケット状態信号２の双方がローレベルを維持す
る。このとき、制御信号生成部４は、カウンタイネーブ
ル信号をハイレベルに切り替え、書き込み信号をローレ
ベルに切り替えるとともに、図１に示したタイムチャー
トとは異なり、廃棄信号がハイレベルであることに応じ
て、ベースレジスタロード信号をローレベルに維持す
る。

【００３９】カウンタ６は、カウンタイネーブル信号が
ハイレベルに切り替わったことに応じて、クロックのカ
ウントを再開し、カウント値ｎ＋１を出力する。セレク
タ１０は、パケット状態信号２がローレベルに切り替わ
っってから２クロック経過したことに応じて、カウンタ
６のカウント値ｎ＋１を出力する。ベースレジスタ１２
は、ベースレジスタロード信号がローレベルに維持され
ていることに応じて、ベースレジスタ値をそのまま保持
する。にセレクタ１０からのカウンタ６のカウント値ｎ
＋１を加算した値を新たなベースレジスタ値として保持
する。このため、可変長パケットの書き込み終了後も、
ベースレジスタ１２の保持するベースレジスタ値は変わ
らず、次の可変長パケットが入力された場合には、その
可変長パケットが上書きされることになる。

【００４０】次に、上記可変長パケット書き込み回路２
により書き込まれた可変長パケットを読み出す可変長パ
ケット読み出し回路について説明する。図５は、本発明
に係る可変長パケット読み出し回路の構成例を示すブロ
ック図である。同図に示す可変長パケット読み出し回路
１０２は、バッファメモリ５０に隙間なく書き込まれた
可変長パケットを読み出すものであり、制御信号生成部
１０４、カウンタ（第２カウンタ）１０６、長さ情報レ
ジスタ１０８、セレクタ１１０、ベースレジスタ（第２
アドレス保持手段）１１２、加算器（第２加算手段）１
１４、一致比較器１１６、論理和回路１１８を備えて構
成されている。

【００４１】制御信号生成部１０４は、可変長パケット
書き込み回路１０２を制御するためのものである。具体
的には、制御信号生成部１０４は、ハイレベルのパケッ
ト開始信号が入力されると、カウンタ１０６をカウント
アップさせるべく、カウント信号をハイレベルにして出
力するとともに、長さ情報レジスタ１０８に読み出し対
象の可変長パケットの長さ情報を格納すべく、長さ情報
ラッチ信号をハイレベルにして出力する。また、制御信
号生成部１０４は、論理和回路１１８からのパケット終
了信号がハイレベルの場合には、カウンタ１０６のカウ
ントアップを終了させるべく、カウント信号をローレベ
ルにする。

【００４２】カウンタ１０６は、パケット開始信号がハ
イレベルの場合にリセットされ、カウント信号がハイレ
ベルの場合にクロックのカウントを行う。カウント値は
セレクタ１１０，一致比較器１１６に入力される。

【００４３】長さ情報レジスタ１０８は、長さ情報ラッ
チ信号がハイレベルの場合に、バッファメモリ５０から
読み出された長さ情報を格納するとともに、その長さ情
報をセレクタ１１０，一致比較器１１６に出力する。

【００４４】セレクタ１１０は、論理和回路１１８から
のパケット終了信号がローレベルの場合にはカウンタ１
０６のカウント値を出力し、ハイレベルの場合には長さ
情報レジスタ１０８に格納された長さ情報を出力する。

【００４５】ベースレジスタ１１２は、保持しているベ
ースレジスタ値を加算器１１４へ出力する。ベースレジ
スタ値は、読み出し対象の可変長パケットの先頭ブロッ
クを格納する格納領域のアドレスを示す。このベースレ
ジスタ値は、制御信号生成部４から送られるハイレベル
のベースレジスタロード信号により更新される。

【００４６】加算器１１４は、セレクタ１１０の出力値
とベースレジスタ１１２の出力値（ベースレジスタ値）
とを加算する。算出された値は、読み出し先のアドレス
としてバッファメモリ５０に入力されるとともに、ベー
スレジスタ１１４に入力される。

【００４７】一致比較器１１６は、カウンタ１０６のカ
ウント値と長さ情報レジスタ１０８に格納された長さ情
報とを比較し、一致する場合には一致信号をハイレベル
にして出力する。論理和回路１１８は、一致信号とパケ
ット廃棄信号との論理和を算出するものであり、一致信
号又はパケット廃棄信号がハイレベルの場合には、パケ
ット終了信号をハイレベルにして制御信号生成部１０
４、ベースレジスタ１１２に出力する。

【００４８】制御信号生成部１０４は、ハイレベルのパ
ケット終了信号により可変長パケットの読み出し終了を
認識する。ベースレジスタ１１２は、ハイレベルのパケ
ット終了信号に応じて、加算器１１４の算出値を格納す
る。この格納された算出値は、次の可変長パケットの先
頭ブロックが書き込まれたバッファメモリ５０内の記憶
領域のアドレスを示すことになる。

【００４９】本発明に係る可変長パケット読み出し回路
１０２は上述した構成を示しており、次にその動作を説
明する。図６は、可変長パケット読み出し回路１０２の
動作時のタイムチャートである。なお、以下において
は、長さ情報とｎ個のブロック（Ｄ1 〜Ｄn ）に分割さ
れたパケット本体とがバッファメモリ５０に書き込まれ
ている場合について説明する。

【００５０】クロックタイミング１では、パケット開始
信号がハイレベルになっている。このとき、カウンタ１
０６がリセットされる。

【００５１】クロックタイミング２では、制御信号生成
部１０４は、パケット開始信号がハイレベルになったこ
とに応じて、カウント信号をハイレベルにするととも
に、長さ情報ラッチ信号をハイレベルにして出力する。

【００５２】セレクタ１１０は、パケット終了信号がロ
ーレベルであるため、カウンタ１０６のカウント値０を
出力する。このため、加算器１１４は、ベースレジスタ
１１２からのベースレジスタ値を読み出しアドレスとし
てバッファメモリ５０へ出力することになる。上述の通
り、ベースレジスタ値は、読み出し対象の可変長パケッ
トの先頭ブロックが格納されたバッファメモリ５０内の
格納領域のアドレスを示すため、バッファメモリ５０か
ら長さ情報ｎが読み出されることになる。

【００５３】クロックタイミング３では、カウンタ１０
６は、カウンタ信号がハイレベルになったことに応じ
て、クロックのカウントを開始し、カウント値１を出力
する。また、長さ情報レジスタ１０８は、長さ情報ラッ
チ信号がハイレベルであることに応じて、バッファメモ
リ５０から読み出された長さ情報ｎを格納、出力する。

【００５４】加算器１１４は、カウンタ１０６のカウン
ト値１とベースレジスタ１１２からのベースレジスタ値
を加算し、読み出しアドレスとして出力する。このた
め、バッファメモリ５０からパケット本体の最初のブロ
ックが読み出されることになる。

【００５５】一致比較器１１６は、カウンタ１０６のカ
ウント値１と長さ情報レジスタ１０８からの長さ情報ｎ
とを比較するが、本クロックタイミングでは一致しない
ため、一致信号はローレベルのままである。

【００５６】クロックタイミング４からクロックタイミ
ングｎまでの動作も、上述したクロックタイミング３に
おける動作と同様である。すなわち、カウンタ１０６
は、クロックのカウントを継続し、クロックタイミング
毎に、カウント値を１ずつ増加させて出力する。また、
加算器１１４は、カウンタ１０６のカウント値と、ベー
スレジスタ１１２が出力したベースレジスタ値とを加算
して、読み出しアドレスとしてバッファメモリ５０に出
力する。このため、バッファメモリ５０からブロックＤ
2 〜Ｄn-1 が読み出される。

【００５７】クロックタイミングｎ＋１では、カウンタ
１０６のカウント値がｎになる。加算器１１４は、カウ
ンタ１０６のカウント値ｎと、ベースレジスタ１１２が
出力したベースレジスタ値とを加算して、読み出しアド
レスとしてバッファメモリ５０に出力する。このため、
バッファメモリ５０からブロックＤnが読み出される。

【００５８】一方、一致比較器１１６は、カウンタ１０
６のカウント値ｎと長さ情報カウンタ１０８からの長さ
情報とが一致するため、一致信号をハイレベルにする。
この一致信号は、論理和回路１１８を介して、パケット
終了信号として出力される。

【００５９】クロックタイミングｎ＋２では、制御信号
生成部１０４は、パケット終了信号がハイレベル、すな
わち一致信号がハイレベルになったことに応じて、カウ
ント信号をローレベルにする。このため、カウンタ１０
６は、クロックのカウントを終了する。セレクタ１１０
は、パケット終了信号がハイレベルになったことに応じ
て、長さ情報レジスタ１０８からの長さ情報ｎを出力す
る。加算器１１４は、この長さ情報ｎとベースレジスタ
１１２からのベースレジスタ値とを加算する。

【００６０】ベースレジスタ１１２は、パケット終了信
号がハイレベルであることに応じて、加算器１１４の算
出値に１加えた値を新たなベースレジスタ値として保持
する。この新たなベースレジスタ値は、バッファメモリ
５０において、読み出されたパケットの最終ブロックを
格納していた格納領域の次の格納領域のアドレス、すな
わち次に読み出される可変長パケットの先頭ブロックが
格納された格納領域のアドレスを示す。以上の動作によ
り、１つの可変長パケットが読み出されることになる。

【００６１】ここで、可変長パケットを読み出し中にパ
ケット廃棄信号がハイレベルになった場合を考える。こ
の場合には、パケット終了信号がハイレベルになる。こ
のため、セレクタ１１０は、パケット終了信号がハイレ
ベルになったことに応じて、長さ情報レジスタ１０８か
らの長さ情報ｎを出力する。加算器１１４は、この長さ
情報ｎとベースレジスタ１１２からのベースレジスタ値
とを加算する。ベースレジスタ１１２は、パケット終了
信号がハイレベルであることに応じて、加算器１１４の
算出値に１加えた値を新たなベースレジスタ値として保
持する。

【００６２】上述したように、この新たなベースレジス
タ値は、バッファメモリ５０において、読み出されたパ
ケットの最終ブロックを格納していた格納領域の次の格
納領域のアドレス、すなわち次に読み出される可変長パ
ケットの先頭ブロックが格納された格納領域のアドレス
を示す。従って、可変長パケットの廃棄が発生した場合
に、次の可変長パケットを直ちに読み出すことが可能と
なる。

【００６３】以上、本発明の一実施形態を図面に沿って
説明した。しかしながら本発明は前記実施形態に示した
事項に限定されず、特許請求の範囲の記載に基いてその
変更、改良等が可能であることは明らかである。

【００６４】

【発明の効果】以上の如く本発明によれば、高いメモリ
使用効率でパケットを読み書きすることができ、且つパ
ケットの廃棄が発生した場合に、次のパケットを直ちに
読み書きすることが可能となる。

【図面の簡単な説明】

【図１】本発明に係る可変長パケット書き込み回路の構
成例を示すブロック図である。

【図２】可変長パケット書き込み回路の動作時のタイム
チャートである。

【図３】可変長パケットが書き込まれたバッファメモリ
の一例を示す図である。

【図４】パケット廃棄が指示された場合の可変長パケッ
ト書き込み回路の動作時のタイムチャートである。

【図５】本発明に係る可変長パケット読み出し回路の構
成例を示すブロック図である。

【図６】可変長パケット読み出し回路の動作時のタイム
チャートである。

【符号の説明】

２ 可変長パケット書き込み回路 ４ 制御信号生成部 ６ カウンタ ８、１０ セレクタ １２ ベースレジスタ １４ 加算器 ５０ バッファメモリ １０２ 可変長パケット読み出し回路 １０４ 制御信号生成部 １０６ カウンタ １０８ 長さ情報レジスタ １１０ セレクタ １１２ ベースレジスタ １１４ 加算器 １１６ 一致比較器 １１８ 論理和回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】可変長パケットを複数の固定長のブロック
   に分割してメモリに書き込む可変長パケット書き込み回
   路であって、 前記可変長パケットの先頭のブロックが書き込まれる前
   記メモリのアドレスを保持する第１のアドレス保持手段
   と、 前記ブロックが入力される毎に増分する第１のカウンタ
   と、 前記第１のアドレス保持手段に保持された前記アドレス
   と、前記第１のカウンタのカウント値とを加算して、前
   記メモリの書き込み先のアドレスを導出する第１の加算
   手段と、を備えることを特徴とする可変長パケット書き
   込み回路。
2. 【請求項２】前記可変長パケットの長さ情報を書き込む
   ことを特徴とする請求項１に記載の可変長パケット書き
   込み回路。
3. 【請求項３】請求項１又は２に記載の可変長パケット書
   き込み回路により前記メモリに書き込まれた前記可変長
   パケットを読み出す可変長パケット読み出し回路であっ
   て、 前記可変長パケットの先頭のブロックが書き込まれた前
   記メモリのアドレスを保持する第２のアドレス保持手段
   と、 前記ブロックが読み出される毎に増分する第２のカウン
   タと、 前記第２のアドレス保持手段に保持された前記アドレス
   と、前記第２のカウンタのカウント値とを加算して、前
   記メモリの読み出し先のアドレスを導出する第２の加算
   手段と、を備えることを特徴とする可変長パケット読み
   出し回路。