JP2004289805A - データ送信装置およびデータ受信装置 - Google Patents
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Abstract
【解決手段】 読出ポインタ22の値から書込ポインタ23の値を引算器24で引き算してFIFOバッファ21の空き状態を求め、FIFOバッファ21の空き領域が大きいほど早いタイミングで書込要求信号生成回路26から書込要求信号を出力して、FIFOバッファ21に送信データを書き込む。
【選択図】 図2
Description
送信データが格納される送信データバッファと、
上記送信データバッファに格納されたデータを送信するデータ送信部と、
上記送信データバッファの空き状態を監視する空き状態監視部と、
上記空き状態監視部に監視された上記送信データバッファの空き領域の大きさに応じて、空き領域が大きいほど早いタイミングで送信データのその送信データバッファへの書込を要求する書込要求部とを備えたことを特徴とする。
上記送信データバッファの空き領域の大きさを表わす、次の書込要求を行なうか否かの判定基準として用いられる閾値を更新自在に格納しておく閾値レジスタと、
上記閾値レジスタに格納された閾値の増減の基準となる基準値を格納しておく基準値レジスタと、
上記空き状態監視部により監視された上記送信データバッファの空き領域の大きさと上記閾値レジスタに格納された閾値とを比較し、その空き領域の大きさがその閾値に達したタイミングでその送信データバッファへの送信データの次の書込を要求する書込要求タイミング生成部と、
上記空き状態監視部により監視された上記送信データバッファの空き領域の大きさと上記基準値レジスタに格納された基準値とを比較し、その空き領域の大きさがその基準値を越えるか、その基準値と等しいか、あるいはその基準値未満であるかに応じて、それぞれ、上記閾値レジスタに格納された閾値を減少させ、同一に保持し、あるいは増加させる閾値書替部とを備えたものであることが好ましい。
受信データが格納される受信データバッファと、
上記受信データバッファに格納されるデータを受信するデータ受信部と、
上記受信データバッファの空き状態を監視する空き状態監視部と、
上記空き状態監視部に監視された上記受信データバッファの空き領域の大きさに応じて、空き領域が小さいほど早いタイミングで受信データのその受信データバッファからの読出を要求する読出要求部とを備えたことを特徴とする。
上記受信データバッファの空き領域の大きさを表わす、次の読出要求を行なうか否かの判定基準として用いられる閾値を更新自在に格納しておく閾値レジスタと、
上記閾値レジスタに格納された閾値の増減の基準となる基準値を格納しておく基準値レジスタと、
上記空き状態監視部により監視された上記受信データバッファの空き領域の大きさと上記閾値レジスタに格納された閾値とを比較し、その空き領域の大きさがその閾値にまで減少したタイミングでその受信データバッファからの受信データの次の読出を要求する読出要求タイミング生成部と、
上記空き状態監視部により監視された上記受信データバッファの空き領域の大きさと上記基準値レジスタに格納された基準値とを比較し、その空き領域の大きさがその基準値を越えるか、その基準値と等しいか、あるいはその基準値未満であるかに応じて、それぞれ、上記閾値レジスタに格納された閾値を減少させ、同一に保持し、あるいは増加させる閾値書替部とを備えたものであることが好ましい。
10 CPUインターフェース部
11 割込信号発生部
20 送信データバッファ部
21,51 FIFOバッファ
22,52 読出ポインタ
23,53 書込ポインタ
24,54 引算器
25,55 ポインタ制御回路
26 書込要求信号生成回路
26_1,56_1 閾値レジスタ
26_2,56_2 基準値レジスタ
26_3 書込要求タイミング生成部
26_31,26_6,56_31,56_6 比較器
26_32,26_33,56_32,56_33 フリップフロップ
26_34,56_34 アンドゲート
26_4,56_4 閾値書替部
26_41,56_41 インクリメンタ
26_42,56_42 デクリメンタ
26_43,26_5,56_43,56_5 切替器
26_44,56_44 切替信号生成回路
30 データ送信部
40 データ受信部
50 受信データバッファ部
56 読出要求信号生成回路
56_3 読出要求タイミング生成部
Claims (4)
- 送信データが格納される送信データバッファと、
前記送信データバッファに格納されたデータを送信するデータ送信部と、
前記送信データバッファの空き状態を監視する空き状態監視部と、
前記空き状態監視部に監視された前記送信データバッファの空き領域の大きさに応じて、空き領域が大きいほど早いタイミングで送信データの該送信データバッファへの書込を要求する書込要求部とを備えたことを特徴とするデータ送信装置。 - 前記書込要求部が、
前記送信データバッファの空き領域の大きさを表わす、次の書込要求を行なうか否かの判定基準として用いられる閾値を更新自在に格納しておく閾値レジスタと、
前記閾値レジスタに格納された閾値の増減の基準となる基準値を格納しておく基準値レジスタと、
前記空き状態監視部により監視された前記送信データバッファの空き領域の大きさと前記閾値レジスタに格納された閾値とを比較し、該空き領域の大きさが該閾値に達したタイミングで該送信データバッファへの送信データの次の書込を要求する書込要求タイミング生成部と、
前記空き状態監視部により監視された前記送信データバッファの空き領域の大きさと前記基準値レジスタに格納された基準値とを比較し、該空き領域の大きさが該基準値を越えるか、該基準値と等しいか、あるいは該基準値未満であるかに応じて、それぞれ、前記閾値レジスタに格納された閾値を減少させ、同一に保持し、あるいは増加させる閾値書替部とを備えたことを特徴とする請求項1記載のデータ送信装置。 - 受信データが格納される受信データバッファと、
前記受信データバッファに格納されるデータを受信するデータ受信部と、
前記受信データバッファの空き状態を監視する空き状態監視部と、
前記空き状態監視部に監視された前記受信データバッファの空き領域の大きさに応じて、空き領域が小さいほど早いタイミングで受信データの該受信データバッファからの読出を要求する読出要求部とを備えたことを特徴とするデータ受信装置。 - 前記読出要求部が、
前記受信データバッファの空き領域の大きさを表わす、次の読出要求を行なうか否かの判定基準として用いられる閾値を更新自在に格納しておく閾値レジスタと、
前記閾値レジスタに格納された閾値の増減の基準となる基準値を格納しておく基準値レジスタと、
前記空き状態監視部により監視された前記受信データバッファの空き領域の大きさと前記閾値レジスタに格納された閾値とを比較し、該空き領域の大きさが該閾値にまで減少したタイミングで該受信データバッファからの受信データの次の読出を要求する読出要求タイミング生成部と、
前記空き状態監視部により監視された前記受信データバッファの空き領域の大きさと前記基準値レジスタに格納された基準値とを比較し、該空き領域の大きさが該基準値を越えるか、該基準値と等しいか、あるいは該基準値未満であるかに応じて、それぞれ、前記閾値レジスタに格納された閾値を減少させ、同一に保持し、あるいは増加させる閾値書替部とを備えたことを特徴とする請求項3記載のデータ受信装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011154556A (ja) * | 2010-01-27 | 2011-08-11 | Toshiba Corp | 半導体記憶装置 |
US11500692B2 (en) * | 2020-09-15 | 2022-11-15 | Apple Inc. | Dynamic buffering control for compute work distribution |
-
2004
- 2004-01-23 JP JP2004015792A patent/JP4328223B2/ja not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
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