JP2003208788A - ２ポートメモリによるバッファ - Google Patents

Abstract

(57)【要約】 【課題】 バッファのアクセスタイムが速く、消費電力
も低減することができる２ポートメモリによるバッファ
を提供する。 【解決手段】 ｎ個のライトワード線レジスタ（40_0
等）が設けられ、各ワード線レジスタの出力は直接ワー
ド線ドライバに接続され、そのままワード線を駆動して
メモリセル列にアクセスする。このライトワード線レジ
スタは全てカスケード接続され、更にリング接続されて
おり、最下位アドレスに該当するライトワード線レジス
タ（40_0）には同期セット入力として書き込みSTART信
号４１が入力される。また、リング接続されたライトワ
ード線レジスタには書き込みストローブ（ＳＴＢ）信号
４２が与えられ、この書き込みストローブ信号４２がア
クティブな場合にはシフトレジスタのように動作し、ア
クティブでない場合には、ライトワード線レジスタは全
て現在の値を保持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は２ポートメモリによ
るバッファに関し、特にバッファとして使用した場合の
アクセスタイムの高速化を図った２ポートメモリによる
バッファに関する。

【０００２】

【従来の技術】２ポートＲＡＭの使用形態において、１
つのポートをライトポートとして、またもう１つのポー
トをリードポートとして使用し、各ポートにおけるアド
レス値を対応する各ストローブ信号によりカウントアッ
プすることにより、到達したデータを任意の期間蓄積
し、要求に応じて到達順に送出するバッファとしての使
用形態がある。

【０００３】ＲＡＭはアドレスデコーダ、２次元配列さ
れたメモリセル、書き込み／読み出しの夫々に対応した
信号振幅増幅回路を有し、アドレスデコーダにより指定
された特定アドレスに該当するメモリセルの列を指定
し、この列上のメモリセルを選択状態にするためにワー
ド線と呼ばれるメモリセルの列毎に存在する駆動線の中
の１本をアクティブにする。

【０００４】この過程でメモリセルにアクセスする迄
に、アドレスレジスタからのアドレス値の読み出し段
階、アドレス値から駆動するワード線を特定するまでの
アドレスデコード段階、デコード結果に基づきただ１本
のワード線をアクティブに駆動する段階という３段階の
手順があり、これらの段階における各遅延時間の和がメ
モリセルまでのアクセスタイムとなる。

【０００５】図６に従来の２ポートＲＡＭを使用したバ
ッファの一例を示すブロック図である。メモリセルアレ
イ１０内においては、２次元（行列状）にメモリセルが
配列されており、記憶素子エリアを構成している。この
メモリセルアレイ中における特定のメモリセルにアクセ
スするために、通常はワード線とよばれる列選択用ライ
ンと、ビット線と呼ばれる行選択ラインとが格子状に張
り巡らされている。一般に、ワード線はＲＡＭに与えら
れるアドレスにより特定の１本のみが活性化され、ビッ
ト線はＲＡＭに与えられるデータをメモリセルに伝達す
る。

【０００６】図６ではリードポートとライトポートを各
１ポートづつ有し、同時に独立して動作可能な２ポート
ＲＡＭであるため、ライトアドレスに対応するｎ本のワ
ード線（51_0、51_1、51_2、・・・、51_n-1、51_n）
と、リードアドレスに対応するｎ本のワード線（71_0、
71_1、71_2、・・・、71_n-1、71_n）と、ライトデータ
に対応するビット線２１と、リードデータに対応するビ
ット線３１とが存在する。なお、図６において、ライト
データのビット線２１とリードデータのビット線３１は
１本しか図示されていないが、もちろんこれは象徴的に
表しているに過ぎず、実際にはビット数に応じた本数が
存在する。また、一般的にこれらのビット線は正論理と
負論理の2本対で１ビットを伝送する差動伝送を行うこ
とが多く、実際のビット線本数はビット数の２倍存在す
ることになる。これらの自明な事実は図面を簡略化する
ために図示を省略している。

【０００７】次に、図６に示す従来の２ポートＲＡＭに
よるバッファの動作について説明する。先ず、ライトア
ドレスレジスタ６００に初期値が設定される。一般的に
はall0データである場合が多いが、まれに特定のアドレ
スからライト動作を開始するようオフセットを設けるた
めに、何らかの値が初期値として設定される場合もあ
る。ここでは、all0データがライトアドレスレジスタに
設定されたものとする。ライトアドレスレジスタ６００
に設定されたアドレス値はライトアドレスデコーダ（64
0_0、640_1、640_2、・・・、640_n-1、640_n）でデコ
ードされ、アドレス値と一致した唯一のアドレスデコー
ダのみがアクティブな結果を出力する。アドレス値がal
l0である初期状態では、最下位アドレスに該当するアド
レスデコーダ（640_0）のみがアクティブな結果を出力
する。

【０００８】ライトアドレスデコーダ（640_0、640_1、
640_2、・・・、640_n-1、640_n）の出力はワード線ド
ライバ（50_0、50_1、50_2、・・・、50_n-1、50_n）に
て駆動力を強化した後、夫々ワード線（51_0、51_1、51
_2、・・・、51_n-1、51_n）を駆動する。このとき、実
際にはアクティブな結果を出力したアドレスデコーダに
接続されたワード線のみが駆動される。初期状態では最
下位アドレスに該当するワード線ドライバ（50_0）によ
って駆動されるワード線（51_0）のみが有効選択状態に
なっている。

【０００９】一方、ライトデータはライトデータレジス
タ２０に格納されていたデータがビット線２１を通して
各メモリセルに供給されている。ここで初期状態では最
下位アドレスに該当するワード線（51_0）が選択状態に
あるため、ライトデータレジスタ２０中のデータは最下
位アドレスのメモリセルに書き込まれることになる。

【００１０】ライトアドレスレジスタ６００の出力には
インクリメンタ６０１が接続され、アドレスのカウント
アップを行う。カウントアップされたアドレス値は再び
ライトアドレスレジスタ６００の入力側にフィードバッ
クされ、ストローブ信号４２がアクティブなときのみラ
イトアドレスレジスタ６００に取り込まれる。ストロー
ブ信号４２がアクティブでないときには、ライトアドレ
スレジスタ６００はその値を保持し続けている。従っ
て、ストローブ信号４２がアクティブなときにのみ、ラ
イトアドレス値はカウントアップされることになる。同
時に、このストローブ信号４２はライトデータレジスタ
２０へのデータ取り込みも制御しており、ライトアドレ
ス値がカウントアップされる際に同時に新しいライトデ
ータ値をライトデータレジスタ２０に取り込むことにな
る。

【００１１】これにより、ストローブ信号４２がアクテ
ィブであると、ライトアドレス値がカウントアップさ
れ、アドレスデコードの結果、有効選択状態に駆動され
るワード線は最下位アドレスから順次上位側に移動して
いく。このとき、ライトデータも順次更新されるため、
より新しいライトデータがより上位側のアドレスに格納
されていくことになる。なお、ライトアドレス値がall1
になった時点で最上位アドレスに達し、その後のストロ
ーブ信号でカウントアップされるとライトアドレス値は
all0に戻るため、最下位アドレスのデータが上書きされ
ることになる。このようにしてＲＡＭのアドレス数分の
データを格納することができるリングバッファが構成さ
れる。

【００１２】なお、リード側の動作も同様であり、リー
ドアドレスレジスタ６５０に格納されたアドレス値はリ
ードアドレスデコーダ（660_0、660_1、660_2、・・
・、660_n-1、660_n）でデコードされた後、ワード線ド
ライバ（70_0、70_1、70_2、・・・、70_n-1、70_n）を
介してワード線（71_0、71_1、71_2、・・・、71_n-1、
71_n）が駆動される。この結果、該当するアドレスのメ
モリセル内のデータが読み出され、ビット線３１を介し
てリードデータレジスタ３０に入力される。リードアド
レスレジスタ６５０の出力にもインクリメンタ６５１が
接続され、リードアドレスのカウントアップを行い、ス
トローブ信号６２がアクティブの場合にリードアドレス
レジスタ６５０とリードデータレジスタ３０の内容を更
新する。これにより、リード側もストローブ信号がアク
ティブであると、最下位アドレスから順次上位側のアド
レスへとメモリセルに格納されたデータを読み出し、最
上位アドレスのデータを読み出した後は、再度最下位ア
ドレスに戻ってデータを読み出す動作を行うことにな
る。

【００１３】バッファの動作としては、まずライト側を
動作させてメモリセルへデータを格納していき、ある規
定のアドレスまでデータが格納されたことを確認した
後、リード側の動作を開始する。これらは動作を開始し
た後は全てリード側のストローブ信号４２とライト側の
ストローブ信号６２だけで制御されることになる。

【００１４】

【発明が解決しようとする課題】従来の２ポートＲＡＭ
を使用したバッファは上述のように動作するが、この動
作から特徴的なことは、リードアドレス及びライトアド
レスのいずれもストローブ信号による順次カウントアッ
プ動作のみであるため、アクティブになるワード線は最
下位アドレスから最上位アドレスにシーケンシャルに移
動していくということである。このように順番にアクテ
ィブになっていくワード線ドライバに対して、夫々該当
するアドレスデコーダを有しているのは無駄であるとい
う問題点がある。

【００１５】しかも、アドレスレジスタからアドレス値
を読み出し、アドレスデコードを行ってワード線を駆動
するまでの遅延時間がＲＡＭに対するアクセスタイムを
規定するとなると、このようなバッファ動作の特性を利
用してアドレスデコーダをなくすことができれば、アク
セスタイムの改善ができる。

【００１６】このように、従来の２ポートＲＡＭは、２
ポートＲＡＭによるバッファのアクセスタイムに無駄が
ある。

【００１７】また、従来の２ポートＲＡＭは、ストロー
ブ信号によりカウントアップされる都度、アドレス信号
をデコードする必要性があるため、このアドレスデコー
ダで消費される電力が無駄となる。即ち、従来の２ポー
トＲＡＭによるバッファの消費電力にも無駄があるとい
う問題点がある。

【００１８】本発明はかかる問題点に鑑みてなされたも
のであって、バッファのアクセスタイムが速く、消費電
力も低減することができる２ポートメモリによるバッフ
ァを提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明に係る２ポートメ
モリによるバッファは、２次元の行列状に配列されたメ
モリセルからなるメモリセルアレイと、ライトアドレス
に対応する複数本のライトワード線と、リードアドレス
に対応する複数本のリードワード線と、ライトデータに
対応する複数本のライトビット線と、リードデータに対
応する複数本のリードビット線と、前記ライトワード線
又は前記リードワード線のいずれか一方の各ワード線に
対応して設けられた複数個のワード線レジスタと、前記
ワード線レジスタの出力が直接入力されて前記各ワード
線を駆動する複数個のワード線ドライバと、前記ライト
ビット線が接続されたライトデータレジスタと、前記リ
ードビット線が接続されたリードデータレジスタと、を
有し、前記ワード線レジスタは、カスケード接続され、
相互にリング接続されていると共に、ストローブ信号が
入力されており、このストローブ信号がアクティブな場
合にはカウントアップし、前記ストローブ信号がアクテ
ィブでない場合には現在の値を保持するものであること
を特徴とする。

【００２０】本発明に係る他の２ポートメモリによるバ
ッファは、２次元の行列状に配列されたメモリセルから
なるメモリセルアレイと、ライトアドレスに対応する複
数本のライトワード線と、リードアドレスに対応する複
数本のリードワード線と、ライトデータに対応する複数
本のライトビット線と、リードデータに対応する複数本
のリードビット線と、前記各ライトワード線に対応して
設けられた複数個のライトワード線レジスタと、前記各
リードワード線に対応して設けられた複数個のリードワ
ード線レジスタと、前記ライトワード線レジスタの出力
が直接入力されて前記各ライトワード線を駆動する複数
個のライトワード線ドライバと、前記リードワード線レ
ジスタの出力が直接入力されて前記各リードワード線を
駆動する複数個のリードワード線ドライバと、前記ライ
トビット線が接続されたライトデータレジスタと、前記
リードビット線が接続されたリードデータレジスタと、
を有し、前記ライトワード線レジスタは、カスケード接
続され、相互にリング接続されていると共に、書き込み
ストローブ信号が入力されており、この書き込みストロ
ーブ信号がアクティブな場合にはカウントアップし、前
記書き込みストローブ信号がアクティブでない場合には
現在の値を保持するものであり、前記リードワード線レ
ジスタもカスケード接続され、相互にリング接続されて
いると共に、読み出しストローブ信号が入力されてお
り、この読み出しストローブ信号がアクティブな場合に
はカウントアップし、前記読み出しストローブ信号がア
クティブでない場合には現在の値を保持するものである
ことを特徴とする。

【００２１】この２ポートメモリによるバッファにおい
て、前記書き込みストローブ信号及び前記読み出しスト
ローブ信号は、夫々前記ライトデータレジスタ及び前記
リードデータレジスタの更新制御にも使用され、前記書
き込みストローブ信号及び前記読み出しストローブ信号
がアクティブになると夫々前記ライトデータレジスタ及
びリードデータレジスタも夫々ライトデータ及びリード
データを更新し、アクティブでない場合は、現在の値を
保持することが好ましい。

【００２２】また、特定のアドレスに該当するライトワ
ード線レジスタ及びリードワード線レジスタには、同期
セット入力として、夫々書き込みSTART信号及び読み出
しSTART信号が入力されるように構成することができ
る。

【００２３】更に、ライトアドレスの初期値を格納する
ライトアドレス初期値レジスタと、このライトアドレス
初期値レジスタに格納されたライトアドレス初期値をデ
コードするライトアドレス初期値デコーダと、このライ
トアドレス初期値デコーダによる複数のデコードアドレ
スと書き込みSTART信号とから前記ライトワード線レジ
スタに対する同期セット信号を生成する複数個の論理積
回路と、リードアドレスの初期値を格納するリードアド
レス初期値レジスタと、このリードアドレス初期値レジ
スタに格納されたリードアドレス初期値をデコードする
リードアドレス初期値デコーダと、このリードアドレス
初期値デコーダによる複数のデコードアドレスと読み出
しSTART信号とから前記リードワード線レジスタに対す
る同期セット信号を生成する複数個の論理積回路と、を
有するように構成することができる。

【００２４】そして、最上位アドレスのライトワード線
レジスタがアクティブになった際の立ち上がりを検出し
て１クロックパルスを生成する前縁微分回路を構成する
ライト遅延レジスタと、このライト遅延レジスタの出力
が反転入力端子に入力され前記最上位アドレスのライト
ワード線レジスタの出力が正転入力端子に入力されるラ
イト否定入力付き論理積回路と、１クロックパルスを入
力としてトグルするライトアドレス桁上げフラグを構成
するライト排他的論理和回路と、このライト排他的論理
和回路の出力が入力されるライトフラグレジスタと、最
上位アドレスのリードワード線レジスタがアクティブに
なった際の立ち上がりを検出して１クロックパルスを生
成する前縁微分回路を構成するリード遅延レジスタと、
このリード遅延レジスタの出力が反転入力端子に入力さ
れ前記最上位アドレスのリードワード線レジスタの出力
が正転入力端子に入力されるリード否定入力付き論理積
回路と、１クロックパルスを入力としてトグルするリー
ドアドレス桁上げフラグを構成するリード排他的論理和
回路と、このリード排他的論理和回路の出力が入力され
るリードフラグレジスタと、前記各ライトワード線レジ
スタと前記各リードワード線レジスタとで夫々保持する
値が一致するかどうかを検出する複数個の一致検出論理
積回路と、前記一致検出論理積回路のいずれかに一致し
た結果があるかどうかを検出する論理和回路と、ライト
アドレス桁上げフラグとリードアドレス桁上げフラグが
不一致で、なおかつ論理和回路において一致する結果が
得られた場合にバッファオーバーフローを検出するため
の排他的論理和回路及び論理積回路と、ライトアドレス
桁上げフラグとリードアドレス桁上げフラグとが一致
し、なおかつ論理和回路において一致する結果が得られ
た場合にバッファアンダーフローを検出するための排他
的否定論理和回路及び論理積回路とを有するように構成
することができる。

【００２５】本発明は、２ポートＲＡＭによるバッファ
としての使用方法において、ライトアドレスもリードア
ドレスもストローブ信号によるカウントアップになるこ
とに着目して、従来存在していたＲＡＭとしての２系統
のアドレスデコーダを削除したものである。これによ
り、従来アドレスレジスタからアドレスデコーダを経由
してＲＡＭセルにアクセスしてデータが読み出される迄
の時間が必要であったバッファへのアクセスタイムか
ら、アドレスデコーダにおける遅延時間を不要にするこ
とで高速化することができる。

【００２６】また、アドレスデコーダにて消費していた
電力も削減することが可能になり、低消費電力化も可能
になる。このようなバッファとしての使用方法は特定の
チップにおいては１チップ当たり数個から数十個使用し
ている場合もあり、このような場合にはチップ全体での
消費電力削減効果が極めて大きくなる。

【００２７】

【発明の実施の形態】以下、本発明の実施例について、
添付の図面を参照して具体的に説明する。図１は本発明
の実施例に係る２ポートＲＡＭを示すブロック図であ
る。メモリセルアレイ１０内には、２次元の行列状にメ
モリセルが配列されており、記憶素子エリアを構成して
いる。このメモリセルアレイ１０は、リードポートとラ
イトポートを各１ポートづつ有し、同時に独立して動作
可能な２ポートＲＡＭである。このため、ライトアドレ
スに対応するｎ本のワード線（51_0、51_1、51_2、・・
・、51_n-1、51_n）と、リードアドレスに対応するｎ本
のワード線（71_0、71_1、71_2、・・・、71_n-1、71_
n）と、ライトデータに対応するビット線２１と、リー
ドデータに対応するビット線３１とが設けられている。
なお、図１において、ライトデータのビット線２１とリ
ードデータのビット線３１は１本のみ図示されている
が、もちろんこれは象徴的に表しているに過ぎず、実際
にはビット数に応じた本数が存在する。また、一般的に
これらビット線は正論理と負論理の２本対で１ビットを
伝送する差動伝送を行うことが多く、実際のビット線本
数はビット数の２倍存在することになる。これらの自明
な事実は図面の簡略化のために、図示を省略する。

【００２８】ここまでの構成は図６に示した従来の２ポ
ートＲＡＭによるバッファにおける構成と同じである。
本発明の実施例では、各ワード線毎にその状態を保持す
るレジスタが存在する。即ち、ライトポートに関して
は、ｎ個のライトワード線レジスタ（40_0、40_1、40_
2、・・・、40_n-1、40_n）、リードポートに関しては
ｎ個のリードワード線レジスタ（60_0、60_1、60_2、・
・・、60_n-1、60_n）が設けられている。各ワード線レ
ジスタの出力は直接ワード線ドライバに接続され、その
ままワード線を駆動してメモリセル列にアクセスするこ
とになる。即ち、ｎ個のライトワード線レジスタ（40_
0、40_1、40_2、・・・、40_n-1、40_n）には、夫々ｎ
個のワード線ドライバ（50_0、50_1、50_2、・・・、50
_n-1、50_n）が接続され、ライトポートのワード線（51
_0、51_1、51_2、・・・、51_n-1、51_n）を駆動する。
同様に、ｎ個のリードワード線レジスタ（60_0、60_1、
60_2、・・・、60_n-1、60_n）には、夫々ｎ個のワード
線ドライバ（70_0、70_1、70_2、・・・、70_n-1、70_
n）が接続され、リードポートのワード線（71_0、71_
1、71_2、・・・、71_n-1、71_n）を駆動する。

【００２９】ライトワード線レジスタ（40_0、40_1、40
_2、・・・、40_n-1、40_n）は全てカスケード接続され
ており、最上位アドレスに該当するライトワード線レジ
スタ（40_n）が最下位アドレスに該当するライトワード
線レジスタ（40_0）に接続されることにより、リング接
続されている。また、最下位アドレスに該当するライト
ワード線レジスタ（40_0）には同期セット入力として書
き込みSTART信号４１も入力される。この書き込みSTART
信号４１は１クロックパルスで供給され、動作中はただ
１度のみ与えられる。

【００３０】リング接続されたライトワード線レジスタ
（40_0、40_1、40_2、・・・、40_n-1、40_n）には書き
込みストローブ（ＳＴＢ）信号４２が与えられ、この書
き込みストローブ信号４２がアクティブな場合にはシフ
トレジスタのように動作する。書き込みストローブ信号
４２がアクティブでない場合には、ライトワード線レジ
スタ（40_0、40_1、40_2、・・・、40_n-1、40_n）は全
て現在の値を保持する。

【００３１】また、書き込みストローブ信号４２はライ
トデータレジスタ２０の更新制御にも使用される。ライ
トデータレジスタ２０は有効選択状態になったワード線
が選択したメモリセルアレイ１０内のメモリセル列にビ
ット線２１を介してデータを書き込む際のライトデータ
値を保持している。書き込みストローブ信号４２がアク
ティブになると同時に、このライトデータレジスタ２０
もライトデータを更新することになる。

【００３２】同様に、リードワード線レジスタ（60_0、
60_1、60_2、・・・、60_n-1、60_n）も全てカスケード
接続されており、最上位アドレスに該当するリードワー
ド線レジスタ（60_n）が最下位アドレスに該当するリー
ドワード線レジスタ（60_0）に接続されることによりリ
ング接続されている。また、最下位アドレスに該当する
リードワード線レジスタ（60_0）には同期セット入力と
して読み出しSTART信号６１も入力される。この読み出
しSTART信号６１は１クロックパルスで供給され、動作
中はただ１度のみ与えられる。

【００３３】リング接続されたリードワード線レジスタ
（60_0、60_1、60_2、・・・、60_n-1、60_n）には読み
出しストローブ信号６２が与えられ、この読み出しスト
ローブ信号６２がアクティブな場合には、シフトレジス
タのように動作する。読み出しストローブ信号６２がア
クティブでない場合には、リードワード線レジスタ（60
_0、60_1、60_2、・・・、60_n-1、60_n）は全て現在の
値を保持する。

【００３４】また、読み出しストローブ信号６２はリー
ドデータレジスタ３０の更新制御にも使用される。リー
ドデータレジスタ３０は有効選択状態になったワード線
が選択したメモリセルアレイ１０内のメモリセル列から
ビット線３１を介して読み出されたデータであるリード
データ値を保持している。読み出しストローブ信号６２
がアクティブになると、このリードデータレジスタ３０
もリードデータを更新することになる。

【００３５】図２はSTART信号を生成するための前縁微
分回路の一例を示す。書き込みSTART信号４１及び読み
出しSTART信号６１は前述したとおり１クロックパルス
である必要がある。１クロックパルスを生成するための
簡単な手段は、信号の立ち上がりを検出して前縁微分す
ることである。このような前縁微分回路は入力信号を１
クロック遅延させるためのレジスタ２００と否定入力付
き論理積回路２１０とで簡単に構成することができる。

【００３６】図２に示す回路では、１クロック前のデー
タ値がLowであり、現在のデータ値がHighの場合のみにH
ighの出力となる。従って、入力信号の立ち上がりでHig
hの出力となる。その１クロック後には遅延レジスタ２
００のデータ値がHighになることから、否定入力付き論
理積回路２１０の出力がLowとなり、START信号４１は入
力信号の立ち上がり時のみにHighとなる１クロックパル
スになる。

【００３７】なお、このような前縁微分回路は他にも種
々の構成があり、いずれの回路構成をとることも可能で
ある。

【００３８】次に、本発明の実施例に係る２ポートＲＡ
Ｍを使用したバッファ回路の動作について、図３のタイ
ミングチャート図を使用して説明する。図３において
は、クロック信号（CLOCK）の各周期に対して丸付き数
字で各クロックサイクルを指定している。この各クロッ
クサイクルに従って動作を説明する。

【００３９】なお、図３では１ポート分の動作のみを説
明しているが、ライトポートでもリードポートでも基本
的な動作は同じであり、特にいずれのポートとも限定せ
ずに一般化した動作で説明する。

【００４０】のクロックサイクルでは、図２に示すよ
うな前縁微分回路により１クロックサイクルパルスのST
ART信号が生成される。なお、ストローブ信号（STB）は
動作を説明するために適当な振る舞いを仮定しており、
実際にはどのような振る舞いをしても構わない。

【００４１】のクロックサイクルでは、のクロック
サイクルにおけるSTART信号を受けて、最下位アドレス
（図３では便宜上「Addr:000...00」と記述した）のワ
ード線（Word線）がアクティブ（LogicレベルでHighに
なること）になる。また、このクロックサイクルの後
半（次のクロックサイクルのクロック立ち上がりエッ
ジの直前）にストローブ信号がアクティブに変化してい
る。

【００４２】のクロックサイクルでは、のクロック
サイクルにおけるストローブ信号のアクティブ化に対応
して最下位アドレスのワード線が非アクティブ状態に遷
移すると共に、代わって１つ上位のアドレスに対するワ
ード線（図３では「Addr:000...01」）がアクティブに
遷移している。また、このクロックサイクルの後半
で、ストローブ信号は非アクティブ状態に遷移してい
る。

【００４３】のクロックサイクルでは、ストローブ信
号は非アクティブ状態のままであり変化がない。このた
め、ワード線も前ののクロックサイクルの状態を維持
しており、最下位アドレスから１つ上位のアドレスがア
クティブ状態になったままである。

【００４４】のクロックサイクルも、のクロックサ
イクルと同様だが、このクロックサイクルの後半でス
トローブ信号がアクティブ状態に遷移している。

【００４５】のクロックサイクルでは、のクロック
サイクル後半でのストローブ信号のアクティブ化により
現在アクティブになっているワード線（図３の「Addr:0
00...01」）が非アクティブ状態に遷移し、代わって１
つ上位のアドレスに対するワード線（図３の「Addr:00
0...10」）がアクティブに変化している。

【００４６】、のクロックサイクルでも、同様にス
トローブ信号がアクティブであるため、やはりクロック
サイクル毎にアクティブになるワード線が１つづつ上位
のアドレスに移動していく。

【００４７】、(10)のクロックサイクルでは、ストロ
ーブ信号が一旦非アクティブ状態に遷移した後に、再度
アクティブに遷移するという変化があり、これによって
のクロックサイクルではアクティブ状態のワード線は
移動せず、(10)のクロックサイクルで次のアドレスに移
動している。なお、便宜上、の次以降のクロックサイ
クルを（）で示す。

【００４８】このように、ストローブ信号がアクティブ
のクロックサイクルではアクティブ状態になるワード線
が1アドレスづつ上位に移動し、非アクティブのクロッ
クサイクルでは前のクロックサイクルの状態を維持する
という動作となる。

【００４９】これは、ストローブ信号を契機としてアド
レスがカウントアップしていく状況と同じであり、しか
もアクティブなワード線を直接上位側アドレスにシフト
させていく動作となっている。

【００５０】(13)、(14)のクロックサイクルでは、(13)
のクロックサイクル後半におけるストローブ信号のアク
ティブ化遷移により、(14)のクロックサイクルにて最上
位アドレスのワード線（図３の「Addr:111...11」）が
アクティブになっている。このとき、(14)のクロックサ
イクルでも、ストローブ信号はアクティブ状態のままで
ある。

【００５１】(15)のクロックサイクルでは、(14)のクロ
ックサイクルでのストローブ信号を受けて更にアドレス
がカウントアップされるはずであるが、(13)のクロック
サイクルで既に最上位アドレスのワード線に達してい
る。このため、(14)のクロックサイクルでは最上位アド
レス（図３の「Addr:111...11」）のワード線が非アク
ティブ状態に戻ると同時に、最下位アドレス（図３の
「Addr:000...00」）のワード線がアクティブ状態に遷
移している。これは、カウントアップされたアドレスが
最上位アドレスに達した場合、再び最下位アドレスに戻
ってカウントアップ動作を行うリングバッファ特有の動
作である。

【００５２】以上の説明により、図１に示した本実施例
は図６の従来例と同様にストローブ信号により制御され
るリングバッファとして動作することが明らかである。

【００５３】そして、図１に示す本実施例では、図６の
従来例とは異なり、アドレス値をカウントアップするイ
ンクリメンタ及びアドレス値から駆動するワード線を選
択するためのアドレスデコーダを有していない。これに
より、本実施例は、以下に示す効果を奏する。

【００５４】先ず、２ポートＲＡＭによるバッファのア
クセスタイムを高速化することができる。これは、リー
ドアドレスもライトアドレスもストローブ信号によりカ
ウントアップとなるバッファとしての動作特性を利用し
てＲＡＭ内部のワード線駆動までの回路を最適化し、従
来必要であったアドレスレジスタからワード線駆動バッ
ファまでのアドレスデコーダを削除することにより実現
される。

【００５５】また、本実施例によれば、２ポートＲＡＭ
によるバッファの消費電力を削減できる。これも、２ポ
ートＲＡＭによるバッファの内部回路構成を動作特性に
最適化することでアドレスデコーダの削除を可能にした
ためであり、本実施例によれば、従来アドレスデコーダ
で消費していた電力を削減できる。

【００５６】次に、図４を参照して本発明の第２実施例
について説明する。図４は、本発明のバッファ回路にお
いて、リード開始アドレス及びライト開始アドレスを通
常の最下位アドレスからではなく、任意に初期設定でき
るように改良したものである。

【００５７】図４の第２実施例では、図１における第１
実施例に加えて以下の要素が追加となっている。即ち、
本第２実施例の２ポートＲＡＭは、ライトアドレスの初
期値を格納するライトアドレス初期値レジスタ４００
と、ライトアドレス初期値レジスタ４００に格納された
ライトアドレス初期値をデコードするライトアドレス初
期値デコーダ４０１と、ライトアドレス初期値デコーダ
によるｎ本のデコードアドレス（411_0、411_1、411_
2、・・・、411_n-1、411_n）と書き込みSTART信号４１
とからｎ個のライトワード線レジスタ（40_0、40_1、40
_2、・・・、40_n-1、40_n）に対する同期セット信号を
生成するｎ個の論理積回路（410_0、410_1、410_2、・
・・、410_n-1、410_n）とを有する。

【００５８】また、リードポートについても同様に、本
実施例の２ポートＲＡＭは、リードアドレスの初期値を
格納するリードアドレス初期値レジスタ４５０と、リー
ドアドレス初期値レジスタ４５０に格納されたリードア
ドレス初期値をデコードするリードアドレス初期値デコ
ーダ４５１と、リードアドレス初期値デコーダによるｎ
本のデコードアドレス（461_0、461_1、461_2、・・
・、461_n-1、461_n）と読み出しSTART信号６１とから
ｎ個のリードワード線レジスタ（60_0、60_1、60_2、・
・・、60_n-1、60_n）に対する同期セット信号を生成す
るｎ個の論理積回路（460_0、460_1、460_2、・・・、4
60_n-1、460_n）とを有する。

【００５９】ライトアドレス初期値レジスタ４００に設
定された書き込み開始アドレス初期値は、ライトアドレ
ス初期値デコーダ４０１でデコードされ、ｎ本のデコー
ドアドレス（411_0、411_1、411_2、・・・、411_n-1、
411_n）中のただ１つのデコードアドレスがアクティブ
になる。書き込みSTART信号４１は、図１に示す実施例
のように、最下位アドレスに該当するライトワード線レ
ジスタ（40_0）に同期セットされるのではなく、ｎ個の
論理積回路（410_0、410_1、410_2、・・・、410_n-1、
410_n）によって上記アクティブになったデコードアド
レスに該当するライトワード線レジスタに同期セットさ
れることになる。これにより、ライト開始アドレスを最
下位アドレスに固定するのではなく、ライトアドレス初
期値レジスタ４００に設定したアドレス値に任意に変更
できるようになる。

【００６０】リードポートについても同様に、リードア
ドレス初期値レジスタ４５０に設定された読み出し開始
アドレス初期値をリードアドレス初期値デコーダ４５１
でデコードし、ｎ本のデコードアドレス（461_0、461_
1、461_2、・・・、461_n-1、461_n）中のただ１つのデ
コードアドレスをアクティブにする。その後、ｎ個の論
理積回路（460_0、460_1、460_2、・・・、460_n-1、46
0_n）によって上記アクティブになったデコードアドレ
スに該当するリードワード線レジスタを同期セットす
る。これにより、リード開始アドレスを最下位アドレス
に固定するのではなく、リードアドレス初期値レジスタ
４５０に設定したアドレス値に任意に変更できるように
なる。

【００６１】ライトアドレス初期値レジスタ４００及び
リードアドレス初期値レジスタ４５０に設定された初期
値はシステム初期化時に設定される場合がほとんどであ
り、システム動作中に動的に変更されることはほとんど
ない。従って、ライトアドレス初期値デコーダ４０１及
びリードアドレス初期値レジスタ４５０の遅延時間は、
システム動作中に現れることはなく、メモリセルまでの
アクセスタイムには影響を与えない。

【００６２】図５は本発明の第３実施例に係る２ポート
ＲＡＭによるバッファ回路を示す。本第３実施例は、図
４に示す第２実施例の２ポートＲＡＭによるバッファ回
路において、ライトアドレスがリードアドレスを追い越
した場合に発生するバッファオーバーフローと、リード
アドレスがライトアドレスを追い越した場合に発生する
バッファアンダーフローなどの例外発生を検出する検出
回路を追加したものである。

【００６３】図５の第３実施例では、図４に示す第２実
施例に加えて、更に以下の要素が追加となっている。即
ち、最上位アドレスのライトワード線レジスタ（40_n）
がアクティブになった際の立ち上がりを検出し、１クロ
ックパルスを生成するための前縁微分回路を構成する遅
延レジスタ５４０と、否定入力付き論理積回路５４１
と、前記１クロックパルスを入力としてトグルするライ
トアドレス桁上げフラグを構成する排他的論理和回路５
４２と、フラグレジスタ５４３と、リードポートで同様
の機能を実現するための最上位アドレスのリードワード
線レジスタ（60_n）がアクティブになった際の立ち上が
りを検出し、１クロックパルスを生成するための前縁微
分回路を構成する遅延レジスタ５６０と、否定入力付き
論理積回路５６１と、前記１クロックパルスを入力とし
てトグルするリードアドレス桁上げフラグを構成する排
他的論理和回路５６２と、フラグレジスタ５６３と、ｎ
個のライトワード線レジスタ（40_0、40_1、40_2、・・
・、40_n-1、40_n）とｎ個のリードワード線レジスタ
（60_0、60_1、60_2、・・・、60_n-1、60_n）とで夫々
保持する値が一致するかどうかを検出するｎ個の論理積
回路（500_0、500_1、500_2、・・・、500_n-1、500_
n）と、前記ｎ個の論理積回路のいずれかに一致した結
果があるかどうかを検出する論理和回路５１０と、ライ
トアドレス桁上げフラグ５４３とリードアドレス桁上げ
フラグ５５３が不一致で、なおかつ論理和回路５１０に
おいて一致する結果が得られた場合にバッファオーバー
フロー５５０を検出するための排他的論理和回路５２０
及び論理積回路５３０と、ライトアドレス桁上げフラグ
５４３とリードアドレス桁上げフラグ５５３とが一致
し、なおかつ論理和回路５１０において一致する結果が
得られた場合にバッファアンダーフロー５５１を検出す
るための排他的否定論理和回路５２１及び論理積回路５
３１とを有する。

【００６４】前記追加要素からも明らかなように、ライ
トワード線レジスタが最上位アドレスに到達して桁上げ
が発生したかどうかをトグルするフラグで検出すると共
に、リードワード線レジスタに関しても同様な桁上げ検
出フラグを有し、両者の桁上げ検出フラグの内容からラ
イトアドレスがリードアドレスを追い越したのか、それ
ともリードアドレスがライトアドレスを追い越したのか
の判別を行う。更にライトワード線レジスタとリードワ
ード線レジスタとで夫々アクティブになっているアドレ
スが一致しているかどうかを検出し、これらの３つの条
件の組み合わせからバッファオーバーフローとバッファ
アンダーフローとを検出することができる。

【００６５】

【発明の効果】以上説明したように、本発明によれば、
アドレスデコーダを削除することにより、メモリアクセ
スタイムを短縮できると共に、消費電力を低減すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る２ポートＲＡＭを使
用したバッファ回路を示すブロック図である。

【図２】同じく第１実施例における前縁微分回路の一例
を示す回路図である。

【図３】本発明の第１実施例における動作を示すタイミ
ングチャート図である。

【図４】本発明の第２実施例に係る２ポートＲＡＭを使
用したバッファ回路を示すブロック図である。

【図５】本発明の第３実施例に係る２ポートＲＡＭを使
用したバッファ回路を示すブロック図である。

【図６】従来の２歩ー他ＲＡＭを使用したバッファ回路
を示すブロック図である。

【符号の説明】

１０：メモリセルアレイ （40_0、40_1、40_2、・・・、40_n-1、40_n）：ライト
ワード線レジスタ （50_0、50_1、50_2、・・・、50_n-1、50_n）：ワード
線ドライバ （51_0、51_1、51_2、・・・、51_n-1、51_n）：ライト
ワード線 （60_0、60_1、60_2、・・・、60_n-1、60_n）：リード
ワード線レジスタ （70_0、70_1、70_2、・・・、70_n-1、70_n）：ワード
線ドライバ （71_0、71_1、71_2、・・・、71_n-1、71_n）：リード
ワード線 ２０：ライトデータレジスタ ２１：ライトビット線 ３０：リードデータレジスタ ３１：リードビット線 ４１：書き込みSTART信号 ４２：書き込みストローブ信号 ６１：読み出しSTART信号 ６２：読み出しストローブ信号 ２００：レジスタ ２１０：否定入力付き論理積回路 ４００：ライトアドレス初期値レジスタ ４０１：ライトアドレス初期値デコーダ （411_0、411_1、411_2、・・・、411_n-1、411_n）：
デコードアドレス ４１：書き込みSTART信号 （40_0、40_1、40_2、・・・、40_n-1、40_n）：ライト
ワード線レジスタ （410_0、410_1、410_2、・・・、410_n-1、410_n）：
論理積回路 ４５０：リードアドレス初期値レジスタ ４５１：リードアドレス初期値デコーダ （460_0、460_1、460_2、・・・、460_n-1、460_n）：
論理積回路 （461_0、461_1、461_2、・・・、461_n-1、461_n）：
デコードアドレス ５４０：遅延レジスタ ５４１：否定入力付き論理積回路 ５４２：排他的論理和回路 ５４３：フラグレジスタ ５６０：遅延レジスタ ５６１：否定入力付き論理積回路 ５６２：排他的論理和回路 ５６３：フラグレジスタ （500_0、500_1、500_2、・・・、500_n-1、500_n）：
論理積回路 ５１０：論理和回路 ５４３：ライトアドレス桁上げフラグ ５５３：リードアドレス桁上げフラグ ５５０：バッファオーバーフロー ５２０：排他的論理和回路 ５３０：論理積回路 ５４３：ライトアドレス桁上げフラグ ５５３：リードアドレス桁上げフラグ ５５１：バッファアンダーフロー ５２１：排他的否定論理和回路５２１ ５３１：論理積回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ２次元の行列状に配列されたメモリセル
   からなるメモリセルアレイと、ライトアドレスに対応す
   る複数本のライトワード線と、リードアドレスに対応す
   る複数本のリードワード線と、ライトデータに対応する
   複数本のライトビット線と、リードデータに対応する複
   数本のリードビット線と、前記ライトワード線又は前記
   リードワード線のいずれか一方の各ワード線に対応して
   設けられた複数個のワード線レジスタと、前記ワード線
   レジスタの出力が直接入力されて前記各ワード線を駆動
   する複数個のワード線ドライバと、前記ライトビット線
   が接続されたライトデータレジスタと、前記リードビッ
   ト線が接続されたリードデータレジスタと、を有し、前
   記ワード線レジスタは、カスケード接続され、相互にリ
   ング接続されていると共に、ストローブ信号が入力され
   ており、このストローブ信号がアクティブな場合にはカ
   ウントアップし、前記ストローブ信号がアクティブでな
   い場合には現在の値を保持するものであることを特徴と
   する２ポートメモリによるバッファ。
2. 【請求項２】 ２次元の行列状に配列されたメモリセル
   からなるメモリセルアレイと、ライトアドレスに対応す
   る複数本のライトワード線と、リードアドレスに対応す
   る複数本のリードワード線と、ライトデータに対応する
   複数本のライトビット線と、リードデータに対応する複
   数本のリードビット線と、前記各ライトワード線に対応
   して設けられた複数個のライトワード線レジスタと、前
   記各リードワード線に対応して設けられた複数個のリー
   ドワード線レジスタと、前記ライトワード線レジスタの
   出力が直接入力されて前記各ライトワード線を駆動する
   複数個のライトワード線ドライバと、前記リードワード
   線レジスタの出力が直接入力されて前記各リードワード
   線を駆動する複数個のリードワード線ドライバと、前記
   ライトビット線が接続されたライトデータレジスタと、
   前記リードビット線が接続されたリードデータレジスタ
   と、を有し、前記ライトワード線レジスタは、カスケー
   ド接続され、相互にリング接続されていると共に、書き
   込みストローブ信号が入力されており、この書き込みス
   トローブ信号がアクティブな場合にはカウントアップ
   し、前記書き込みストローブ信号がアクティブでない場
   合には現在の値を保持するものであり、前記リードワー
   ド線レジスタもカスケード接続され、相互にリング接続
   されていると共に、読み出しストローブ信号が入力され
   ており、この読み出しストローブ信号がアクティブな場
   合にはカウントアップし、前記読み出しストローブ信号
   がアクティブでない場合には現在の値を保持するもので
   あることを特徴とする２ポートメモリによるバッファ。
3. 【請求項３】 前記書き込みストローブ信号及び前記読
   み出しストローブ信号は、夫々前記ライトデータレジス
   タ及び前記リードデータレジスタの更新制御にも使用さ
   れ、前記書き込みストローブ信号及び前記読み出しスト
   ローブ信号がアクティブになると夫々前記ライトデータ
   レジスタ及びリードデータレジスタも夫々ライトデータ
   及びリードデータを更新し、アクティブでない場合は、
   現在の値を保持することを特徴とする請求項２に記載の
   ２ポートメモリによるバッファ。
4. 【請求項４】 特定のアドレスに該当するライトワード
   線レジスタ及びリードワード線レジスタには、同期セッ
   ト入力として、夫々書き込みSTART信号及び読み出しSTA
   RT信号が入力されることを特徴とする請求項２又は３に
   記載の２ポートメモリによるバッファ。
5. 【請求項５】 ライトアドレスの初期値を格納するライ
   トアドレス初期値レジスタと、このライトアドレス初期
   値レジスタに格納されたライトアドレス初期値をデコー
   ドするライトアドレス初期値デコーダと、このライトア
   ドレス初期値デコーダによる複数のデコードアドレスと
   書き込みSTART信号とから前記ライトワード線レジスタ
   に対する同期セット信号を生成する複数個の論理積回路
   と、リードアドレスの初期値を格納するリードアドレス
   初期値レジスタと、このリードアドレス初期値レジスタ
   に格納されたリードアドレス初期値をデコードするリー
   ドアドレス初期値デコーダと、このリードアドレス初期
   値デコーダによる複数のデコードアドレスと読み出しST
   ART信号とから前記リードワード線レジスタに対する同
   期セット信号を生成する複数個の論理積回路と、を有す
   ることを特徴とする請求項２又は３に記載の２ポートメ
   モリによるバッファ。
6. 【請求項６】 最上位アドレスのライトワード線レジス
   タがアクティブになった際の立ち上がりを検出して１ク
   ロックパルスを生成する前縁微分回路を構成するライト
   遅延レジスタと、このライト遅延レジスタの出力が反転
   入力端子に入力され前記最上位アドレスのライトワード
   線レジスタの出力が正転入力端子に入力されるライト否
   定入力付き論理積回路と、１クロックパルスを入力とし
   てトグルするライトアドレス桁上げフラグを構成するラ
   イト排他的論理和回路と、このライト排他的論理和回路
   の出力が入力されるライトフラグレジスタと、最上位ア
   ドレスのリードワード線レジスタがアクティブになった
   際の立ち上がりを検出して１クロックパルスを生成する
   前縁微分回路を構成するリード遅延レジスタと、このリ
   ード遅延レジスタの出力が反転入力端子に入力され前記
   最上位アドレスのリードワード線レジスタの出力が正転
   入力端子に入力されるリード否定入力付き論理積回路
   と、１クロックパルスを入力としてトグルするリードア
   ドレス桁上げフラグを構成するリード排他的論理和回路
   と、このリード排他的論理和回路の出力が入力されるリ
   ードフラグレジスタと、前記各ライトワード線レジスタ
   と前記各リードワード線レジスタとで夫々保持する値が
   一致するかどうかを検出する複数個の一致検出論理積回
   路と、前記一致検出論理積回路のいずれかに一致した結
   果があるかどうかを検出する論理和回路と、ライトアド
   レス桁上げフラグとリードアドレス桁上げフラグが不一
   致で、なおかつ論理和回路において一致する結果が得ら
   れた場合にバッファオーバーフローを検出するための排
   他的論理和回路及び論理積回路と、ライトアドレス桁上
   げフラグとリードアドレス桁上げフラグとが一致し、な
   おかつ論理和回路において一致する結果が得られた場合
   にバッファアンダーフローを検出するための排他的否定
   論理和回路及び論理積回路とを有することを特徴とする
   請求項５に記載の２ポートメモリによるバッファ。