JP2002304883A - 半導体メモリ及びその動作モードのエントリー方法 - Google Patents
半導体メモリ及びその動作モードのエントリー方法Info
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- JP2002304883A JP2002304883A JP2002016951A JP2002016951A JP2002304883A JP 2002304883 A JP2002304883 A JP 2002304883A JP 2002016951 A JP2002016951 A JP 2002016951A JP 2002016951 A JP2002016951 A JP 2002016951A JP 2002304883 A JP2002304883 A JP 2002304883A
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】特別なタイミング仕様を要することなく、しか
も誤エントリーを有効に抑制しながら、動作中に動作モ
ードのエントリーを行うことができる半導体メモリ及び
その動作モードのエントリー方法を提供すること。 【解決手段】リードサイクルにおいて、複数のアドレス
に対するリードサイクルが連続したときに動作モードの
エントリーの要求を受け付ける（ステップＳ１，Ｓ
２）。このリードサイクルに続くライトサイクルにおい
て、外部から指定されたデータに基づき、エントリーす
べき動作モードが確定される。このとき、最初のライト
サイクルで動作モードの種類が設定され、その次のサイ
クルで動作モードの条件が設定される。これにより、半
導体メモリの動作モードのエントリーが行われる。
も誤エントリーを有効に抑制しながら、動作中に動作モ
ードのエントリーを行うことができる半導体メモリ及び
その動作モードのエントリー方法を提供すること。 【解決手段】リードサイクルにおいて、複数のアドレス
に対するリードサイクルが連続したときに動作モードの
エントリーの要求を受け付ける（ステップＳ１，Ｓ
２）。このリードサイクルに続くライトサイクルにおい
て、外部から指定されたデータに基づき、エントリーす
べき動作モードが確定される。このとき、最初のライト
サイクルで動作モードの種類が設定され、その次のサイ
クルで動作モードの条件が設定される。これにより、半
導体メモリの動作モードのエントリーが行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、エントリーされた
動作モードに従って回路の動作仕様が変更可能なように
構成された半導体メモリ及びその動作モードのエントリ
ー方法に関し、特に動作モードをエントリーするための
技術に関する。
動作モードに従って回路の動作仕様が変更可能なように
構成された半導体メモリ及びその動作モードのエントリ
ー方法に関し、特に動作モードをエントリーするための
技術に関する。
【０００２】
【従来の技術】近年、携帯電話がインターネットなどの
情報端末として注目されており、配信された画像データ
や文字データなどの各種のデータを記憶しておくための
機能が携帯電話に要求されるようになってきた。この種
の情報端末には、配信されたデータを記憶するためのバ
ッファメモリとして、大容量のＤＲＡＭ(Dynamic Rando
m Access Memory)が内蔵されている。
情報端末として注目されており、配信された画像データ
や文字データなどの各種のデータを記憶しておくための
機能が携帯電話に要求されるようになってきた。この種
の情報端末には、配信されたデータを記憶するためのバ
ッファメモリとして、大容量のＤＲＡＭ(Dynamic Rando
m Access Memory)が内蔵されている。
【０００３】
【発明が解決しようとする課題】ところで、ＤＲＡＭで
は、メモリセルに記憶されたデータをリフレッシュする
ための動作を定期的に行う必要がある。このリフレッシ
ュ動作に伴って発生する消費電流は記憶容量に依存す
る。即ち、リフレッシュ動作では、メモリセルアレイの
行を順次選択することにより、データの書き戻しが行わ
れる。記憶容量が大きいと、単位時間あたりに選択すべ
き行数が増えるため、リフレッシュの動作周期を短く設
定する必要がある。このため、記憶容量の大きな半導体
メモリほど、リフレッシュ動作に伴って発生する消費電
力が増える傾向を示し、これを搭載する携帯電話のバッ
テリに与える負担が大きくなる。
は、メモリセルに記憶されたデータをリフレッシュする
ための動作を定期的に行う必要がある。このリフレッシ
ュ動作に伴って発生する消費電流は記憶容量に依存す
る。即ち、リフレッシュ動作では、メモリセルアレイの
行を順次選択することにより、データの書き戻しが行わ
れる。記憶容量が大きいと、単位時間あたりに選択すべ
き行数が増えるため、リフレッシュの動作周期を短く設
定する必要がある。このため、記憶容量の大きな半導体
メモリほど、リフレッシュ動作に伴って発生する消費電
力が増える傾向を示し、これを搭載する携帯電話のバッ
テリに与える負担が大きくなる。
【０００４】ここで、携帯電話のバッファメモリに記憶
すべきデータの規模が小さい場合、ＤＲＡＭのメモリセ
ルアレイにおいて有用なデータが存在しない領域の比率
が高まり、無駄なリフレッシュ動作による消費電流が発
生する。このような無駄な消費電流の発生を抑えるため
の動作モードとして、いわゆるパーシャルリフレッシュ
モードが知られている。このパーシャルリフレッシュモ
ードを利用すれば、有用なデータが記憶された一部の領
域を選択的にリフレッシュすることが可能となり、無駄
な消費電流の発生を有効に抑制することが可能となる。
すべきデータの規模が小さい場合、ＤＲＡＭのメモリセ
ルアレイにおいて有用なデータが存在しない領域の比率
が高まり、無駄なリフレッシュ動作による消費電流が発
生する。このような無駄な消費電流の発生を抑えるため
の動作モードとして、いわゆるパーシャルリフレッシュ
モードが知られている。このパーシャルリフレッシュモ
ードを利用すれば、有用なデータが記憶された一部の領
域を選択的にリフレッシュすることが可能となり、無駄
な消費電流の発生を有効に抑制することが可能となる。
【０００５】そこで、携帯電話の分野では、アプリケー
ション上で、ＤＲＡＭのリフレッシュモードなどの動作
モードを記憶データの規模に応じて適応的に切り替えた
いという要請がある。しかしながら、従来技術に係るＤ
ＲＡＭによれば、動作モードを切り替えるためには、特
別に設定されたタイミング仕様の入力信号を必要とし、
このため、この種のＤＲＡＭを搭載する装置側のタイミ
ング設計が複雑になるという問題がある。
ション上で、ＤＲＡＭのリフレッシュモードなどの動作
モードを記憶データの規模に応じて適応的に切り替えた
いという要請がある。しかしながら、従来技術に係るＤ
ＲＡＭによれば、動作モードを切り替えるためには、特
別に設定されたタイミング仕様の入力信号を必要とし、
このため、この種のＤＲＡＭを搭載する装置側のタイミ
ング設計が複雑になるという問題がある。
【０００６】この発明は、上記事情に鑑みてなされたも
ので、特別なタイミング仕様を要することなく、しかも
誤エントリーを有効に抑制しながら、動作中に動作モー
ドのエントリーを行うことができる半導体メモリ及びそ
の動作モードのエントリー方法を提供することを目的と
する。
ので、特別なタイミング仕様を要することなく、しかも
誤エントリーを有効に抑制しながら、動作中に動作モー
ドのエントリーを行うことができる半導体メモリ及びそ
の動作モードのエントリー方法を提供することを目的と
する。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。即ち、この発明に
係る半導体メモリの動作モードのエントリー方法は、
（ａ）複数のアドレスに対するリードサイクルが連続し
たときに動作モードのエントリーの要求を受け付ける第
１のステップ（例えば、後述するステップＳ１〜Ｓ３に
相当する要素）と、（ｂ）前記リードサイクルに続くラ
イトサイクルで指定されるデータに基づきエントリーす
べき動作モードを確定する第２のステップ（例えば、後
述するステップＳ４〜Ｓ７に相当する要素）と、を含む
ことを特徴とする半導体メモリの動作モードのエントリ
ー方法。
め、この発明は以下の構成を有する。即ち、この発明に
係る半導体メモリの動作モードのエントリー方法は、
（ａ）複数のアドレスに対するリードサイクルが連続し
たときに動作モードのエントリーの要求を受け付ける第
１のステップ（例えば、後述するステップＳ１〜Ｓ３に
相当する要素）と、（ｂ）前記リードサイクルに続くラ
イトサイクルで指定されるデータに基づきエントリーす
べき動作モードを確定する第２のステップ（例えば、後
述するステップＳ４〜Ｓ７に相当する要素）と、を含む
ことを特徴とする半導体メモリの動作モードのエントリ
ー方法。
【０００８】この構成によれば、例えば既定のタイミン
グに従うリードサイクルが連続した場合に動作モードの
エントリーの要求が半導体メモリに受け付られる。この
とき、連続するリードサイクルにおいて指定される複数
のアドレスは、例えば互いに同一アドレスであるなどの
所定の関係を有しており、この関係を満足する複数のア
ドレスが入力された場合にエントリーが可能とされる。
従って、特別なタイミング仕様を要することなく、動作
中にエントリーの受け付けが可能となり、しかも誤エン
トリーを有効に抑制することが可能となる。前記リード
サイクルに続いて、例えば既定のタイミングに従うライ
トサイクルで指定されるデータにより動作モードを確定
する。
グに従うリードサイクルが連続した場合に動作モードの
エントリーの要求が半導体メモリに受け付られる。この
とき、連続するリードサイクルにおいて指定される複数
のアドレスは、例えば互いに同一アドレスであるなどの
所定の関係を有しており、この関係を満足する複数のア
ドレスが入力された場合にエントリーが可能とされる。
従って、特別なタイミング仕様を要することなく、動作
中にエントリーの受け付けが可能となり、しかも誤エン
トリーを有効に抑制することが可能となる。前記リード
サイクルに続いて、例えば既定のタイミングに従うライ
トサイクルで指定されるデータにより動作モードを確定
する。
【０００９】ここで、動作モードのエントリーを受け付
けるためには、リードサイクルおよびライトサイクルの
タイミング仕様は既定の標準仕様であってもよく、上記
複数のアドレスに対するサイクルが連続すれば足りる。
従って、この構成によれば、特別なタイミング仕様を要
することなく、動作中に動作モードのエントリーを受け
付けて確定することが可能となる。なお、上記リードサ
イクルで指定される複数のアドレスは、互いに異なった
ものであっても、互いに同一のものであってもよく、動
作モードをエントリーする際に連続する各サイクルで指
定すべきアドレスとして予め取り決められたものであれ
ば足りる。
けるためには、リードサイクルおよびライトサイクルの
タイミング仕様は既定の標準仕様であってもよく、上記
複数のアドレスに対するサイクルが連続すれば足りる。
従って、この構成によれば、特別なタイミング仕様を要
することなく、動作中に動作モードのエントリーを受け
付けて確定することが可能となる。なお、上記リードサ
イクルで指定される複数のアドレスは、互いに異なった
ものであっても、互いに同一のものであってもよく、動
作モードをエントリーする際に連続する各サイクルで指
定すべきアドレスとして予め取り決められたものであれ
ば足りる。
【００１０】前記第１のステップは、例えば、前記リー
ドサイクルにおいて、予め記憶された第１の特定のアド
レス（例えば、後述する最終アドレス「１ＦＦＦＦＦ
ｈ」に相当する要素）と外部から順次指定されるアドレ
スとを比較するステップと、前記比較の結果を受けて、
第１の特定のアドレスに対するリードサイクルが２サイ
クル以上連続したことを判定するステップと、を含むこ
とを特徴とする。前記第２のステップは、例えば、前記
リードサイクルに続くライトサイクルにおいて、予め記
憶された第２の特定のアドレス（例えば、後述する先頭
アドレス［００００００ｈ」に相当する要素）と外部か
ら順次指定されるアドレスとを比較するステップと、前
記比較の結果を受けて、前記ライトサイクルで指定され
るデータに基づき動作モードを確定するステップと、を
含むことを特徴とする。
ドサイクルにおいて、予め記憶された第１の特定のアド
レス（例えば、後述する最終アドレス「１ＦＦＦＦＦ
ｈ」に相当する要素）と外部から順次指定されるアドレ
スとを比較するステップと、前記比較の結果を受けて、
第１の特定のアドレスに対するリードサイクルが２サイ
クル以上連続したことを判定するステップと、を含むこ
とを特徴とする。前記第２のステップは、例えば、前記
リードサイクルに続くライトサイクルにおいて、予め記
憶された第２の特定のアドレス（例えば、後述する先頭
アドレス［００００００ｈ」に相当する要素）と外部か
ら順次指定されるアドレスとを比較するステップと、前
記比較の結果を受けて、前記ライトサイクルで指定され
るデータに基づき動作モードを確定するステップと、を
含むことを特徴とする。
【００１１】前記第１のステップは、例えば、前記複数
のアドレスとして互いに同一のアドレス（例えば、後述
するリードサイクルＴ３，Ｔ４でそれぞれ指定される最
終アドレス［１ＦＦＦＦＦｈ」に相当する要素）が指定
された場合に動作モードのエントリーを受け付けること
を特徴とする。前記第１のステップは、例えば、前記複
数のアドレスとして最終アドレス（例えば、後述する最
終アドレス［１ＦＦＦＦＦｈ」に相当する要素）または
先頭アドレス（例えば、後述する先頭アドレス［０００
０００ｈ」に相当する要素）の何れかが指定されたとき
に動作モードのエントリーを受け付けることを特徴とす
る。
のアドレスとして互いに同一のアドレス（例えば、後述
するリードサイクルＴ３，Ｔ４でそれぞれ指定される最
終アドレス［１ＦＦＦＦＦｈ」に相当する要素）が指定
された場合に動作モードのエントリーを受け付けること
を特徴とする。前記第１のステップは、例えば、前記複
数のアドレスとして最終アドレス（例えば、後述する最
終アドレス［１ＦＦＦＦＦｈ」に相当する要素）または
先頭アドレス（例えば、後述する先頭アドレス［０００
０００ｈ」に相当する要素）の何れかが指定されたとき
に動作モードのエントリーを受け付けることを特徴とす
る。
【００１２】前記第２のステップは、例えば、前記リー
ドサイクルのアドレスとして先頭アドレスおよび最終ア
ドレスの一方が指定された場合に動作モードのエントリ
ーを受け付け、前記第２のステップは、例えば、前記ラ
イトサイクルのアドレスとして前記先頭アドレスおよび
最終アドレスの他方が指定された場合に、エントリーす
べき動作モードを確定することを特徴とする。前記第１
のステップは、例えば、エントリーすべき動作モードと
して、ダイナミック型メモリセルを行列状に配列してな
るメモリセルアレイ内の一部の領域をリフレッシュする
ためのパーシャルリフレッシュモードを受け付け、前記
第２のステップは、エントリーすべき動作モードとし
て、当該パーシャルリフレッシュモードを確定すること
を特徴とする。
ドサイクルのアドレスとして先頭アドレスおよび最終ア
ドレスの一方が指定された場合に動作モードのエントリ
ーを受け付け、前記第２のステップは、例えば、前記ラ
イトサイクルのアドレスとして前記先頭アドレスおよび
最終アドレスの他方が指定された場合に、エントリーす
べき動作モードを確定することを特徴とする。前記第１
のステップは、例えば、エントリーすべき動作モードと
して、ダイナミック型メモリセルを行列状に配列してな
るメモリセルアレイ内の一部の領域をリフレッシュする
ためのパーシャルリフレッシュモードを受け付け、前記
第２のステップは、エントリーすべき動作モードとし
て、当該パーシャルリフレッシュモードを確定すること
を特徴とする。
【００１３】また、この発明にかかる半導体メモリは、
動作中に動作モードのエントリーが可能なように構成さ
れた半導体メモリにおいて、複数のアドレスに対するリ
ードサイクルが連続したときに動作モードのエントリー
の要求を受け付け、前記リードサイクルに続くライトサ
イクルで指定されるデータに基づきエントリーすべき動
作モードを確定する動作モードエントリー回路（後述す
る動作モードエントリー回路ＭＯＤに相当する構成要
素）を備えたことを特徴とする。
動作中に動作モードのエントリーが可能なように構成さ
れた半導体メモリにおいて、複数のアドレスに対するリ
ードサイクルが連続したときに動作モードのエントリー
の要求を受け付け、前記リードサイクルに続くライトサ
イクルで指定されるデータに基づきエントリーすべき動
作モードを確定する動作モードエントリー回路（後述す
る動作モードエントリー回路ＭＯＤに相当する構成要
素）を備えたことを特徴とする。
【００１４】この構成によれば、動作モードエントリー
回路は、既定のタイミングに従うリードサイクルが連続
した場合に動作モードのエントリーの要求を受け付け
る。このとき、連続するリードサイクルにおいて指定さ
れる複数のアドレスは、例えば互いに同一アドレスであ
るなどの所定の関係を有しており、この関係を満足する
アドレスが入力された場合にエントリーが可能とされ
る。従って、特別なタイミング仕様を要することなく、
動作中にエントリーの受け付けが可能となり、しかも誤
エントリーを有効に抑制することが可能となる。
回路は、既定のタイミングに従うリードサイクルが連続
した場合に動作モードのエントリーの要求を受け付け
る。このとき、連続するリードサイクルにおいて指定さ
れる複数のアドレスは、例えば互いに同一アドレスであ
るなどの所定の関係を有しており、この関係を満足する
アドレスが入力された場合にエントリーが可能とされ
る。従って、特別なタイミング仕様を要することなく、
動作中にエントリーの受け付けが可能となり、しかも誤
エントリーを有効に抑制することが可能となる。
【００１５】前記リードサイクルに続いて、動作モード
エントリー回路は、既定のタイミングに従うライトサイ
クルで指定されるデータにより動作モードを確定する。
結局、動作モードエントリー回路は、既定のタイミング
に従うリードサイクルとライトサイクルのみにより動作
モードのエントリーを行う。従って、特別なタイミング
仕様を要することなく、動作中にエントリーすべき動作
モードを確定することが可能となる。
エントリー回路は、既定のタイミングに従うライトサイ
クルで指定されるデータにより動作モードを確定する。
結局、動作モードエントリー回路は、既定のタイミング
に従うリードサイクルとライトサイクルのみにより動作
モードのエントリーを行う。従って、特別なタイミング
仕様を要することなく、動作中にエントリーすべき動作
モードを確定することが可能となる。
【００１６】また、前記半導体メモリにおいて、前記動
作モードエントリー回路は、例えば、前記リードサイク
ルにおいて外部から指定されるべき第１の特定のアドレ
スを記憶する記憶部（例えば後述するリードアドレスレ
ジスタＲＥＧまたはリードアドレスレジスタＲＲＥＧに
相当する構成要素）と、前記記憶部に記憶された第１の
特定のアドレスと外部から順次指定されるアドレスとを
比較する比較部（例えば後述する比較器ＣＭＰまたはリ
ードアドレス比較器ＲＣＭＰに相当する構成要素）と、
前記比較部による比較の結果を受けて、第１の特定のア
ドレスに対するリードサイクルが２サイクル以上連続し
たことを判定する判定部（例えば後述するラッチＬＡＴ
Ａ，ＬＡＴＢと論理積ゲートＧＡとラッチ制御部ＬＣＮ
Ｔとからなる回路、またはモード判定回路ＭＤＪに相当
する構成要素）と、を備えたことを特徴とする。
作モードエントリー回路は、例えば、前記リードサイク
ルにおいて外部から指定されるべき第１の特定のアドレ
スを記憶する記憶部（例えば後述するリードアドレスレ
ジスタＲＥＧまたはリードアドレスレジスタＲＲＥＧに
相当する構成要素）と、前記記憶部に記憶された第１の
特定のアドレスと外部から順次指定されるアドレスとを
比較する比較部（例えば後述する比較器ＣＭＰまたはリ
ードアドレス比較器ＲＣＭＰに相当する構成要素）と、
前記比較部による比較の結果を受けて、第１の特定のア
ドレスに対するリードサイクルが２サイクル以上連続し
たことを判定する判定部（例えば後述するラッチＬＡＴ
Ａ，ＬＡＴＢと論理積ゲートＧＡとラッチ制御部ＬＣＮ
Ｔとからなる回路、またはモード判定回路ＭＤＪに相当
する構成要素）と、を備えたことを特徴とする。
【００１７】さらに、前記半導体メモリにおいて、前記
動作モードエントリー回路は、例えば、前記リードサイ
クルに続くライトサイクルにおいて外部から指定される
べき第２の特定のアドレスを記憶する記憶部（例えば後
述するライトアドレスレジスタＷＲＥＧに相当する構成
要素）と、前記記憶部に記憶された第２の特定のアドレ
スと外部から順次指定されるアドレスとを比較する比較
部（例えば後述するライトアドレス比較器ＷＣＭＰに相
当する構成要素）と、前記比較部による比較の結果を受
けて、前記ライトサイクルで指定されるデータに基づき
動作モードを確定する確定部（例えば後述するモード設
定回路ＭＤＳに相当する構成要素）と、を備えたことを
特徴とする。
動作モードエントリー回路は、例えば、前記リードサイ
クルに続くライトサイクルにおいて外部から指定される
べき第２の特定のアドレスを記憶する記憶部（例えば後
述するライトアドレスレジスタＷＲＥＧに相当する構成
要素）と、前記記憶部に記憶された第２の特定のアドレ
スと外部から順次指定されるアドレスとを比較する比較
部（例えば後述するライトアドレス比較器ＷＣＭＰに相
当する構成要素）と、前記比較部による比較の結果を受
けて、前記ライトサイクルで指定されるデータに基づき
動作モードを確定する確定部（例えば後述するモード設
定回路ＭＤＳに相当する構成要素）と、を備えたことを
特徴とする。
【００１８】さらにまた、前記半導体メモリにおいて、
前記動作モードエントリー回路は、例えば、前記複数の
アドレスとして互いに同一のアドレスが指定された場合
に動作モードのエントリーを受け付けることを特徴とす
る。さらにまた、前記半導体メモリにおいて、前記動作
モードエントリー回路は、例えば、前記複数のアドレス
として最終アドレスまたは先頭アドレスの何れかが指定
されたときに動作モードのエントリーを受け付けること
を特徴とする。
前記動作モードエントリー回路は、例えば、前記複数の
アドレスとして互いに同一のアドレスが指定された場合
に動作モードのエントリーを受け付けることを特徴とす
る。さらにまた、前記半導体メモリにおいて、前記動作
モードエントリー回路は、例えば、前記複数のアドレス
として最終アドレスまたは先頭アドレスの何れかが指定
されたときに動作モードのエントリーを受け付けること
を特徴とする。
【００１９】さらにまた、前記半導体メモリにおいて、
前記動作モードエントリー回路は、例えば、前記リード
サイクルのアドレスとして先頭アドレスおよび最終アド
レスの一方が指定され、前記ライトサイクルのアドレス
として前記先頭アドレスおよび最終アドレスの他方が指
定された場合に、動作モードのエントリーを受け付ける
ことを特徴とする。さらにまた、前記半導体メモリにお
いて、前記動作モードエントリー回路は、例えば、エン
トリーすべき動作モードとして、ダイナミック型メモリ
セルを行列状に配列してなるメモリセルアレイ内の一部
の領域をリフレッシュするためのパーシャルリフレッシ
ュモードを受け付けることを特徴とする。 （１）さらに、この発明に係る半導体メモリの動作モー
ドのエントリー方法は、複数のメモリセルがアレイ状に
配列されてなるメモリセルアレイ（例えば図１のＭＡＲ
Ｙ）と、アドレスの入力を行うアドレス端子（例えば図
１のＡＤＤ）と、データの入力及び出力を行うデータ端
子（例えば図１のＤＱ）と、半導体メモリのアクセス制
御、書き込み制御、及び、読み出しデータの出力制御の
ための制御信号の入力を行う制御端子（例えば図１の／
ＣＳ、／ＷＥ、／ＯＥ）と、を少なくとも含む半導体メ
モリを有し、アドレス端子に入力されるアドレスと、制
御端子（例えば図１の／ＣＳ、／ＷＥ、／ＯＥ）に入力
される制御信号、及び、データ端子に入力されるデータ
とに基づき、半導体メモリの動作モードのエントリーを
行う動作モードエントリー回路（ＭＯＤ）による、半導
体メモリの動作モードのエントリー方法であって、制御
端子に入力される制御信号に基づき、現在のサイクルが
リードサイクルであるかライトサイクルであるかを判定
し、現在のサイクルがリードサイクルである場合に、前
記アドレス端子に入力されたアドレスが予め定められた
アドレスと一致するか否か比較判定するステップ（図２
のＳ１）と、アドレスが一致する場合、前記リードサイ
クルに続く次の１つ又は複数のリードサイクルにおいて
前記アドレス端子に入力されたそれぞれのアドレスが予
め定められたアドレスと一致するか否か比較判定するス
テップ（図２のＳ２）と、連続する複数の前記リードサ
イクルにおいてアドレスの一致が検出された場合に、動
作モードのエントリーの許可を制御するモードエントリ
ー信号をアクティブ状態に設定するステップ（図２のＳ
３）と、モードエントリー信号がアクティブ状態の場合
に、連続する複数の前記リードサイクルに続く少なくと
も１つのライトサイクルにおいて前記アドレス端子に入
力されたアドレスが予め定められたアドレスと一致する
か否か比較判定し、一致する場合、前記データ端子から
入力されるデータに基づき、エントリーすべき動作モー
ドを確定するステップ（図２のＳ４〜Ｓ７）と、を含
む。 （２）この発明に係る方法において、前記エントリーす
べき動作モードを確定するステップは、複数の前記リー
ドサイクルに続くライトサイクルにおいて、前記アドレ
ス端子に入力されたアドレスが予め定められたアドレス
と一致するか否か比較判定するステップ（図２のＳ４）
と、一致した場合、前記ライトサイクルにて前記データ
端子に入力されたデータに基づき、動作モードの種類を
選択するステップ（図２のＳ５）と、前記ライトサイク
ルの次のライトサイクルにおいて、前記アドレス端子に
入力されたアドレスが予め定められたアドレスと一致す
るか否か比較判定するステップ（図２のＳ６）と、一致
した場合、前記次のライトサイクルにて前記データ端子
に入力されたデータに基づき、動作モードの条件を設定
するステップ（図２のＳ７）と、を含むようにしてもよ
い。 （３）この発明に係る半導体装置は、複数のメモリセル
がアレイ状に配列されてなるメモリセルアレイ（例えば
図１のＭＡＲＹ）と、アドレスの入力を行うアドレス端
子（例えば図１のＡＤＤ）と、データの入力及び出力を
行うデータ端子（例えば図１のＤＱ）と、半導体メモリ
のアクセス制御、書き込み制御、及び、読み出しデータ
の出力制御のための制御信号の入力を行う制御端子（例
えば図１の／ＣＳ、／ＷＥ、／ＯＥ）と、を少なくとも
含む半導体メモリを有し、アドレス端子に入力されるア
ドレスと、制御端子（例えば図１の／ＣＳ、／ＷＥ、／
ＯＥ）に入力される制御信号、及び、データ端子に入力
されるデータとに基づき、前記半導体メモリの動作モー
ドのエントリーを制御する動作モードエントリー回路
（図１のＭＯＤ）を備えており、動作モードエントリー
回路（図１のＭＯＤ）は、前記制御端子に入力される制
御信号に基づき、現在のサイクルがリードサイクルであ
るかライトサイクルであるかを判定する手段（例えば後
述する図５のリードライト判定部ＲＷＪに相当する構成
要素）と、現在のサイクルがリードサイクルである場合
に、前記アドレス端子に入力されたアドレスが予め定め
られたアドレスと一致するか否か比較判定する手段（例
えば後述する図６のリードアドレスレジスタＲＲＥＧと
リードアドレス比較器ＲＣＭＰに相当する構成要素、あ
るいは図１４のアドレスレジスタＡＲＥＧとアドレス比
較器ＡＣＭＰに相当する構成要素）と、前記リードサイ
クルでアドレスが一致する場合、前記リードサイクルに
続く次の１つ又は複数のリードサイクルにおいて前記ア
ドレス端子に入力されたアドレスと予め定められたアド
レスとの一致が検出された場合に、動作モードのエント
リーの許可を制御するモードエントリー信号をアクティ
ブ状態に設定する手段（例えば後述する図５、図６のア
ドレス判定回路ＡＤＪに相当する構成要素、あるいは図
１４のレジスタＲＥＧ１、ＲＥＧ２とＮＡＮＤ１〜ＮＡ
ＮＤ３等に相当する構成要素）とを有するモード設定手
段（例えば後述する図５のモード判定部ＡＤＪに相当す
る構成要素）と、複数の前記リードサイクルに続く少な
くとも１つのライトサイクルにおいて前記アドレス端子
に入力されたアドレスが予め定められたアドレスと一致
するか否か比較判定し、一致する場合、前記モードエン
トリー信号がアクティブ状態の場合には、前記データ端
子から入力されるデータに基づき、エントリーすべき動
作モードを確定する手段（例えば後述する図５のモード
設定部ＣＤＥに相当する構成要素）と、を含む。 （４）この発明において、前記エントリーすべき動作モ
ードを確定する手段（例えば後述する図５のモード設定
部ＣＤＥに相当する構成要素）は、複数の前記リードサ
イクルに続くライトサイクルにおいて、前記アドレス端
子に入力されたアドレスが予め定められたアドレスと一
致するか否か比較判定するアドレス比較手段（例えば後
述する図６のライトアドレスレジスタＷＲＥＧとライト
アドレス比較器ＷＣＭＰに相当する構成要素、あるいは
図１４のアドレスレジスタＡＲＥＧとアドレス比較器Ａ
ＣＭＰ）と、前記比較判定の結果、アドレスが一致した
場合、前記ライトサイクルにて前記データ端子に入力さ
れたデータに基づき、動作モードの種類を選択し、前記
ライトサイクルの次のライトサイクルにおいて、前記ア
ドレス端子に入力されたアドレスを前記アドレス比較手
段で予め定められたアドレスと一致するか否か比較判定
し、前記比較判定の結果、アドレスが一致した場合、前
記ライトサイクルにて前記データ端子に入力されたデー
タに基づき、動作モードの条件を設定する手段する手段
（例えば後述する図６のコマンドデコーダＭＤＳ、ある
いは図１４のレジスタＲＥＧ６、ＲＥＧ７とモード選択
回路ＭＯＤＳＥＬ、パーシャルリフレッシュ切換え信号
発生回路ＰＥＧＥＮ等に相当する構成要素）と、を含む
構成としてもよい。 （５）この発明に係る半導体装置は、好ましくは、複数
のメモリセルがアレイ状に配列されてなるメモリセルア
レイ（後述する図１のＭＡＲＹ）と、アドレスの入力を
行うアドレス端子（図１のＡＤＤ）と、データの入力及
び出力を行うデータ端子（図１のＤＱ）と、半導体メモ
リの選択の制御を行う第１の制御信号（例えば図１のチ
ップセレクト信号／ＣＳ）、前記データ端子からのデー
タの入力と出力の制御を行う第２の制御信号（例えば図
１のアウトプットイネーブル信号／ＯＥ）、及び、デー
タの書き込みと読み出しの制御を行う第３の制御信号
（図１のライトイネーブル信号／ＷＥ）の各制御信号の
入力をそれぞれ行う第１乃至第３の制御端子と、を少な
くとも含む半導体メモリを有し、前記アドレス端子に入
力されるアドレスと、前記第１乃至第３の制御端子に入
力される制御信号、及び、前記データ端子に入力される
データとに基づき、前記半導体メモリの動作モードのエ
ントリーを制御する動作モードエントリー回路（図１の
ＭＯＤ）を備えている。動作モードエントリ回路（図１
のＭＯＤ）は、好ましくは、前記第１の制御信号がアク
ティブ状態のとき、前記第２の制御信号と前記第３の制
御信号に基づき、現在のサイクルがリードサイクルであ
るかライトサイクルであるかを判定してリードライト識
別信号を出力するリードライト判定部（後述する図５の
ＲＷＪ）と、リードサイクルで指定されるアドレスに基
づき、エントリーの要求の有無を判定し、動作モードの
エントリーの許可を制御するモードエントリー信号（図
１、図５のＭＥＮＴ）を出力するモード判定部であっ
て、前記リードライト判定部でリードサイクルと判定さ
れた場合に、前記アドレス端子に入力されたアドレスが
予め定められたリードアドレスと一致するか否か比較判
定するアドレス比較器と、前記リードサイクルに続く次
の１つ又は複数のリードサイクルにおいて前記アドレス
比較器が連続して一致を示す場合に、前記モードエント
リー信号をアクティブ状態に設定する手段と、を備えた
モード判定部（図５のＡＤＪ）と、前記モードエントリ
ー信号がアクティブ状態である場合に、連続する複数の
前記リードサイクルに続く少なくとも１つのライトサイ
クルにおいて前記データ端子に供給されるコマンドデー
タに基づきモードデータ（図１、図５のＭＤＡＴＡ）を
生成して出力するモード設定部（ＣＤＥ）と、を備えて
いる。 （６）この発明に係る半導体装置において、前記モード
判定部（ＡＤＪ）は、複数のリードサイクルにおいて前
記アドレス比較器が連続して一致を示すことを検出する
手段（例えば後述する図７のラッチＬＡＴＡとＬＡＴ
Ｂ、あるいは図１３のレジスタＲＡとＲＢ、あるいは図
１４のレジスタＲＥＧ１とＲＥＧ２に相当する構成要
素）と、前記複数のリードサイクルにおいて前記アドレ
ス比較器が連続して一致を示すことが検出された場合
に、前記モードエントリー信号をアクティブ状態にセッ
トするとともに、前記アドレス比較器が不一致を示す場
合には、前記モードエントリー信号をインアクティブ状
態にリセットする手段（例えば後述する図７のゲートＧ
Ａ、あるいは図１３のゲートＧＡ、あるいは図１４のＳ
Ｒフリップフロップに相当する構成要素）と、を備えた
構成としてもよい。 （７）この発明に係る半導体装置において、前記モード
設定部（図５のＣＤＥ）は、予め定められたライトアド
レスを格納したライトアドレスレジスタ（図５のＷＲＥ
Ｇ）と、前記リードサイクルに続くサイクルが前記リー
ドライト判定部でライトサイクルと判定された場合、前
記アドレス端子に入力されたアドレスが前記ライトアド
レスレジスタに格納された前記ライトアドレスと一致す
るか否か比較判定するライトアドレス比較部（図５のＷ
ＣＭＰ）と、ライトアドレス比較部での比較の結果、一
致する場合、前記データ端子から入力されるデータに基
づき、エントリーすべき動作モードを確定しモードデー
タとして出力するコマンドデコーダ（図５のＭＤＳ）
と、を備えた構成してもよい。 （８）この発明に係る半導体装置において、前記モード
判定部（ＡＤＪ）は、予め定められたリードアドレスを
格納したリードアドレスレジスタ（図７のＲＲＥＧ）
と、前記アドレス端子から入力されたアドレスと、前記
リードアドレスレジスタに格納された前記リードアドレ
スとを、アドレス遷移検出回路によってアドレス遷移時
に出力されるパルス信号（ＳＡＴＤ）のタイミングで比
較し、入力されたアドレスが前記リードアドレスと一致
したことを検出してアドレス検出信号（図７のＳＣＲ）
を出力するリードアドレス比較器（図７のＲＣＭＰ）
と、前記アドレス検出信号を、入力される第１及び第２
のラッチ信号に基づき、それぞれラッチし第１及び第２
のアドレス検出信号（図７のＳＣＡとＳＣＢ）としてそ
れぞれ出力する第１及び第２のラッチ回路（図７のＬＡ
ＴＡとＬＡＴＢ）と、前記第１及び第２のアドレス検出
信号と、前記リードライト判定部からのリードライト識
別信号（図７のＳＲＷ）との論理積を演算し、前記演算
結果を、前記モードエントリー信号として出力する論理
ゲート回路（図７のＧＡ）と、前記アドレス遷移検出回
路によってアドレス遷移時に出力されるパルス信号（図
７のＳＡＴＤ）と前記第１の制御信号（図７の／ＣＳ）
とに基づき、前記第１及び第２のラッチ回路のラッチ動
作を制御する第１及び第２のラッチ信号（図７のＳＬＡ
とＳＬＢ）を生成して出力するラッチ制御部（図７のＬ
ＣＮＴ）と、を備えた構成としてもよい。 （９）この発明に係る半導体装置において、ラッチ制御
部（図７のＬＣＮＴ）は、前記第１の制御信号のアクテ
ィブ状態への遷移をトリガーとして出力信号を反転する
トグル型フリップフロップ（図８のＴＲＦ）と、前記ア
ドレス遷移検出回路によってアドレス遷移時に出力され
るパルス信号（図８のＳＡＴＤ）と前記トグル型フリッ
プフロップの反転出力との論理積演算結果を前記第１の
ラッチ信号として出力する第１の論理ゲート回路（図７
のＧＡＡ）と、前記アドレス遷移検出回路によってアド
レス遷移時に出力されるパルス信号（図８のＳＡＴＤ）
と前記トグル型フリップフロップ（図８のＴＲＦ）の出
力との論理積演算結果を前記第２のラッチ信号として出
力する第２の論理ゲート回路（図７のＧＡＢ）と、を備
えた構成としてもよい。 （１０）この発明に係る半導体装置において、前記リー
ドライト判定部（ＲＷＪ）は、前記第１の制御信号（／
ＣＳ）の反転信号及び前記第２の制御信号の反転信号を
第１及び第２の入力端子から入力し、前記第３の制御信
号を第３の入力端子からそのまま入力し、これら３つの
入力信号の論理積を出力端子から出力する第１の論理ゲ
ート回路（図９のＧＡＣ）と、前記第１の制御信号の反
転信号及び前記第３の制御信号の反転信号を第１及び第
３の入力端子から入力し、前記第２の制御信号を第２の
入力端子からそのまま入力し、これら３つの入力信号の
論理積を出力端子から出力する第２の論理ゲート回路
（図９のＧＡＤ）と、前記第１の論理ゲート回路（図９
のＧＡＣ）の出力端子からの出力信号をセット端子から
入力し、前記第２の論理ゲート回路（図９のＧＡＤ）の
出力端子からの出力信号をリセット端子から入力し、出
力端子から、前記リードライト識別信号（ＳＲＷ）を出
力するＳＲ型フリップフロップ（図９のＲＳＦ）と、を
備えた構成としてもよい。 （１１）この発明に係る半導体装置において、前記モー
ド判定部（ＡＤＪ）が、リードアドレスレジスタ（ＲＲ
ＥＧ）に格納されたリードアドレスと、リードサイクル
においてアドレス端子に入力されたアドレスと、を比較
するアドレス比較部（図１３のＲＣＭＰ）と、前記アド
レス比較部の出力信号を入力とする第１のレジスタ（図
１３のＲＡ）と、前記第１のレジスタの出力信号を入力
とする第２のレジスタ（図１３のＲＢ）と、前記第１及
び第２のレジスタの出力信号を入力し、前記リードライ
ト判定部からのリードライト識別信号（ＳＲＷ）との論
理積を、前記モードエントリー信号として出力する論理
ゲート回路（図１３のＧＡ）と、を備え、前記第１及び
第２のレジスタ（図１３のＲＡとＲＢ）のサンプリング
制御信号として、アドレスの遷移を検出するアドレス遷
移検出回路によってアドレス遷移時に出力されるパルス
信号（図１３のＳＡＴＤ）が供給される、構成としても
よい。 （１２）この発明に係る半導体装置は、複数のメモリセ
ルがアレイ状に配列されてなるメモリセルアレイ（図１
のＭＡＲＹ）と、アドレスの入力を行うアドレス端子
（図１のＡＤＤ）と、データの入力と出力を行うデータ
端子（図１のＤＱ）と、動作モードのエントリを行う動
作モードエントリ回路（図１のＭＯＤ）と、を備え、前
記動作モードエントリ回路は、以下の構成としてもよ
い。すなわち、前記動作モードエントリ回路には、制御
信号として、第１の制御端子に入力され、メモリサイク
ルにおいて、半導体メモリのチップ選択時にアクティブ
状態とされる第１の制御信号（図１の／ＣＳ）と、第２
の制御端子に入力され、前記データ端子におけるデータ
の入力と出力を制御し、データを出力する場合にアクテ
ィブ状態に設定される第２の制御信号（図１の／ＯＥ）
と、第３の制御端子に入力され、ライト動作のときにア
クティブ状態とされる第３の制御信号（図１の／ＷＥ）
と、が入力される。この動作モードエントリ回路（ＭＯ
Ｄ）は、前記アドレス端子に入力されるアドレスと、記
憶部（ＡＲＥＧ）に格納されている予め定められたアド
レスとをそれぞれ入力し、入力した２つのアドレスが一
致するか否か比較し、一致している場合に、アクティブ
状態の出力信号を出力するアドレス比較器（図１４のＡ
ＣＭＰ）と、前記第１の制御信号（／ＣＳ）のアクティ
ブ状態への遷移に基づきワンショットのパルス信号を生
成するパルス生成回路（図１４のＰＧ１）と、前記パル
ス生成回路（ＰＧ１）から出力されるパルス信号をサン
プリング制御信号として、前記アドレス比較器（ＡＣＭ
Ｐ）の出力信号をサンプルして出力する第１のレジスタ
（図１４のＲＥＧ３）と、前記パルス信号をサンプリン
グ制御信号として、前記第２の制御信号をサンプルして
出力する第２のレジスタ（図１４のＲＥＧ４）と、前記
第１のレジスタの出力信号と前記第２のレジスタの出力
信号と前記パルス信号とを入力し、入力した３つの信号
の論理積演算結果をサンプリング制御信号（図１４のＰ
ＲＥ）として出力する第１の論理ゲート回路（図１４の
ＡＮＤ１）と、前記サンプリング制御信号（ＰＲＥ）を
共通に入力し、縦続形態に接続されている、複数段のレ
ジスタ（図１４のＲＥＧ１とＲＥＧ２）とを備えてい
る。複数段のレジスタの初段のレジスタ（図１４のＲＥ
Ｇ１）には、前記アドレス比較器（ＡＣＭＰ）の出力信
号が入力される。さらに、前記複数段のレジスタの出力
信号を入力し、前記複数段のレジスタの出力信号がとも
にアクティブ状態を示すときに、アクティブ状態の出力
信号を出力する第２の論理ゲート回路（図１４のＮＡＮ
Ｄ１）と、前記第２の論理ゲート回路の出力信号をセッ
ト端子に入力し、前記第１のレジスタの出力信号をリセ
ット端子に入力し、出力端子から、動作モードのエント
リの許可を制御するモードエントリー信号（図１４のＭ
ＥＮＴ）を出力するＳＲ型フリップフロップ（図１４の
ＮＡＮＤ２とＮＡＮＤ３）と、を備えている。前記ＳＲ
型フリップフロップから出力される前記モードエントリ
ー信号と、前記第１のレジスタの出力信号と、前記第３
の制御信号を入力し、前記モードエントリー信号がアク
ティブ状態のとき、前記アドレス端子に入力されるアド
レスが前記予め定められたアドレスと一致する、少なく
とも１つのライトサイクルにおいて前記データ端子に入
力されるデータを受け取って解読し、解読結果に基づ
き、動作モードを設定するモード設定回路（図１４のレ
ジスタＲＥＧ６とＲＥＧ７、モード選択回路ＭＯＤＳＥ
Ｌ、パーシャルリフレッシュ切換え信号発生回路ＰＥＧ
ＥＮ、論理積ゲート回路ＡＮＤ２とＡＮＤ３等に相当す
る構成要素）と、を備えている。 （１３）この発明において、前記モード設定回路は、前
記第３の制御信号を、前記パルス信号にてサンプル出力
する第３のレジスタ（図１４のＲＥＧ５）と、前記第１
のレジスタ（図１４のＲＥＧ３）の出力信号がアクティ
ブ状態を示し、前記第３レジスタ（図１４のＲＥＧ５）
の出力信号がアクティブ状態を示している場合に、前記
パルス信号に基づき、第２のサンプリング制御信号（Ｗ
ＲＥ１）を生成する第３の論理ゲート回路（図１４のＡ
ＮＤ２）と、前記データ端子からのデータを、前記第３
の論理ゲート回路から出力される前記第２のサンプリン
グ制御信号（ＷＲＥ１）でサンプルして出力する第４の
レジスタ（図１４のＲＥＧ６）と、前記第４のレジスタ
の出力信号に基づきモード選択を行うモード選択回路
（図１４のＭＯＤＳＥＬ）と、前記モード選択回路の出
力信号がアクティブのとき、前記パルス信号を受けて第
３のサンプリング制御信号（ＷＲＥ２）を生成する第４
の論理ゲート回路（図１４のＡＮＤ３）と、前記データ
端子からのデータを、前記第３のサンプリング制御信号
（ＷＲＥ２）でサンプルして出力する第５のレジスタ
（図１４のＲＥＧ７）と、前記第５のレジスタの出力信
号に基づき動作の切換を行う切換信号を出力する切換信
号発生回路（ＰＥＧＥＮ）と、を備えた構成としてもよ
い。 （１４）さらに、この発明において、所定の時間計時す
るタイマにおけるタイムアウト発生時、リフレッシュア
ドレスを生成し自動リフレッシュを行うリフレッシュ制
御回路（図１のＲＳＨ）を備え、前記動作切換信号は、
前記生成されたリフレッシュアドレスの所定の上位ビッ
トをマスクする信号として用いられ、前記動作モードエ
ントリ回路から出力される動作切換信号に基づき、リフ
レッシュ領域が可変される構成としてもよい。 （１５）この発明において、半導体メモリは、セルフリ
フレッシュ機能を備えたダイナミック型半導体メモリで
構成された疑似ＳＲＡＭ（スタティックランダムアクセ
スメモリ）で構成してもよい。この場合、前記第１乃至
第３の制御信号が、ＳＲＡＭ準拠のチップセレクト信号
（／ＣＳ）、アウトプットイネーブル信号（／ＯＥ）、
及びライトイネーブル信号（ＷＥ）よりなる。 （１６）本発明において、モード設定部（ＣＤＥ）は、
モードエントリー信号（ＭＥＮＴ）がアクティブ状態で
ある場合に、連続する複数の前記リードサイクルに続く
少なくとも１つのライトサイクルにおいて、前記データ
端子の代わりに、前記アドレス端子及び／又は所定の制
御端子に供給される信号に基づきモードデータを生成し
て出力する構成としてもよい。 （１７）本発明において、モード設定部（ＣＤＥ）がモ
ードエントリー信号（ＭＥＮＴ）をアクティブ状態に設
定するための条件として、所定のアドレスに対するリー
ドサイクルが連続する場合の他にも、例えば、 ・所定のアドレスに対するリードサイクルとこのサイク
ルに続く所定のアドレスに対するライトサイクルからな
る複数のサイクル、 ・所定のアドレスに対するライトサイクルとこのサイク
ルに続く所定のアドレスに対するリードサイクルからな
る複数のサイクル、あるいは、 ・所定のアドレスに対するライトサイクルが連続するこ
とが検出された場合としてもよい。
前記動作モードエントリー回路は、例えば、前記リード
サイクルのアドレスとして先頭アドレスおよび最終アド
レスの一方が指定され、前記ライトサイクルのアドレス
として前記先頭アドレスおよび最終アドレスの他方が指
定された場合に、動作モードのエントリーを受け付ける
ことを特徴とする。さらにまた、前記半導体メモリにお
いて、前記動作モードエントリー回路は、例えば、エン
トリーすべき動作モードとして、ダイナミック型メモリ
セルを行列状に配列してなるメモリセルアレイ内の一部
の領域をリフレッシュするためのパーシャルリフレッシ
ュモードを受け付けることを特徴とする。 （１）さらに、この発明に係る半導体メモリの動作モー
ドのエントリー方法は、複数のメモリセルがアレイ状に
配列されてなるメモリセルアレイ（例えば図１のＭＡＲ
Ｙ）と、アドレスの入力を行うアドレス端子（例えば図
１のＡＤＤ）と、データの入力及び出力を行うデータ端
子（例えば図１のＤＱ）と、半導体メモリのアクセス制
御、書き込み制御、及び、読み出しデータの出力制御の
ための制御信号の入力を行う制御端子（例えば図１の／
ＣＳ、／ＷＥ、／ＯＥ）と、を少なくとも含む半導体メ
モリを有し、アドレス端子に入力されるアドレスと、制
御端子（例えば図１の／ＣＳ、／ＷＥ、／ＯＥ）に入力
される制御信号、及び、データ端子に入力されるデータ
とに基づき、半導体メモリの動作モードのエントリーを
行う動作モードエントリー回路（ＭＯＤ）による、半導
体メモリの動作モードのエントリー方法であって、制御
端子に入力される制御信号に基づき、現在のサイクルが
リードサイクルであるかライトサイクルであるかを判定
し、現在のサイクルがリードサイクルである場合に、前
記アドレス端子に入力されたアドレスが予め定められた
アドレスと一致するか否か比較判定するステップ（図２
のＳ１）と、アドレスが一致する場合、前記リードサイ
クルに続く次の１つ又は複数のリードサイクルにおいて
前記アドレス端子に入力されたそれぞれのアドレスが予
め定められたアドレスと一致するか否か比較判定するス
テップ（図２のＳ２）と、連続する複数の前記リードサ
イクルにおいてアドレスの一致が検出された場合に、動
作モードのエントリーの許可を制御するモードエントリ
ー信号をアクティブ状態に設定するステップ（図２のＳ
３）と、モードエントリー信号がアクティブ状態の場合
に、連続する複数の前記リードサイクルに続く少なくと
も１つのライトサイクルにおいて前記アドレス端子に入
力されたアドレスが予め定められたアドレスと一致する
か否か比較判定し、一致する場合、前記データ端子から
入力されるデータに基づき、エントリーすべき動作モー
ドを確定するステップ（図２のＳ４〜Ｓ７）と、を含
む。 （２）この発明に係る方法において、前記エントリーす
べき動作モードを確定するステップは、複数の前記リー
ドサイクルに続くライトサイクルにおいて、前記アドレ
ス端子に入力されたアドレスが予め定められたアドレス
と一致するか否か比較判定するステップ（図２のＳ４）
と、一致した場合、前記ライトサイクルにて前記データ
端子に入力されたデータに基づき、動作モードの種類を
選択するステップ（図２のＳ５）と、前記ライトサイク
ルの次のライトサイクルにおいて、前記アドレス端子に
入力されたアドレスが予め定められたアドレスと一致す
るか否か比較判定するステップ（図２のＳ６）と、一致
した場合、前記次のライトサイクルにて前記データ端子
に入力されたデータに基づき、動作モードの条件を設定
するステップ（図２のＳ７）と、を含むようにしてもよ
い。 （３）この発明に係る半導体装置は、複数のメモリセル
がアレイ状に配列されてなるメモリセルアレイ（例えば
図１のＭＡＲＹ）と、アドレスの入力を行うアドレス端
子（例えば図１のＡＤＤ）と、データの入力及び出力を
行うデータ端子（例えば図１のＤＱ）と、半導体メモリ
のアクセス制御、書き込み制御、及び、読み出しデータ
の出力制御のための制御信号の入力を行う制御端子（例
えば図１の／ＣＳ、／ＷＥ、／ＯＥ）と、を少なくとも
含む半導体メモリを有し、アドレス端子に入力されるア
ドレスと、制御端子（例えば図１の／ＣＳ、／ＷＥ、／
ＯＥ）に入力される制御信号、及び、データ端子に入力
されるデータとに基づき、前記半導体メモリの動作モー
ドのエントリーを制御する動作モードエントリー回路
（図１のＭＯＤ）を備えており、動作モードエントリー
回路（図１のＭＯＤ）は、前記制御端子に入力される制
御信号に基づき、現在のサイクルがリードサイクルであ
るかライトサイクルであるかを判定する手段（例えば後
述する図５のリードライト判定部ＲＷＪに相当する構成
要素）と、現在のサイクルがリードサイクルである場合
に、前記アドレス端子に入力されたアドレスが予め定め
られたアドレスと一致するか否か比較判定する手段（例
えば後述する図６のリードアドレスレジスタＲＲＥＧと
リードアドレス比較器ＲＣＭＰに相当する構成要素、あ
るいは図１４のアドレスレジスタＡＲＥＧとアドレス比
較器ＡＣＭＰに相当する構成要素）と、前記リードサイ
クルでアドレスが一致する場合、前記リードサイクルに
続く次の１つ又は複数のリードサイクルにおいて前記ア
ドレス端子に入力されたアドレスと予め定められたアド
レスとの一致が検出された場合に、動作モードのエント
リーの許可を制御するモードエントリー信号をアクティ
ブ状態に設定する手段（例えば後述する図５、図６のア
ドレス判定回路ＡＤＪに相当する構成要素、あるいは図
１４のレジスタＲＥＧ１、ＲＥＧ２とＮＡＮＤ１〜ＮＡ
ＮＤ３等に相当する構成要素）とを有するモード設定手
段（例えば後述する図５のモード判定部ＡＤＪに相当す
る構成要素）と、複数の前記リードサイクルに続く少な
くとも１つのライトサイクルにおいて前記アドレス端子
に入力されたアドレスが予め定められたアドレスと一致
するか否か比較判定し、一致する場合、前記モードエン
トリー信号がアクティブ状態の場合には、前記データ端
子から入力されるデータに基づき、エントリーすべき動
作モードを確定する手段（例えば後述する図５のモード
設定部ＣＤＥに相当する構成要素）と、を含む。 （４）この発明において、前記エントリーすべき動作モ
ードを確定する手段（例えば後述する図５のモード設定
部ＣＤＥに相当する構成要素）は、複数の前記リードサ
イクルに続くライトサイクルにおいて、前記アドレス端
子に入力されたアドレスが予め定められたアドレスと一
致するか否か比較判定するアドレス比較手段（例えば後
述する図６のライトアドレスレジスタＷＲＥＧとライト
アドレス比較器ＷＣＭＰに相当する構成要素、あるいは
図１４のアドレスレジスタＡＲＥＧとアドレス比較器Ａ
ＣＭＰ）と、前記比較判定の結果、アドレスが一致した
場合、前記ライトサイクルにて前記データ端子に入力さ
れたデータに基づき、動作モードの種類を選択し、前記
ライトサイクルの次のライトサイクルにおいて、前記ア
ドレス端子に入力されたアドレスを前記アドレス比較手
段で予め定められたアドレスと一致するか否か比較判定
し、前記比較判定の結果、アドレスが一致した場合、前
記ライトサイクルにて前記データ端子に入力されたデー
タに基づき、動作モードの条件を設定する手段する手段
（例えば後述する図６のコマンドデコーダＭＤＳ、ある
いは図１４のレジスタＲＥＧ６、ＲＥＧ７とモード選択
回路ＭＯＤＳＥＬ、パーシャルリフレッシュ切換え信号
発生回路ＰＥＧＥＮ等に相当する構成要素）と、を含む
構成としてもよい。 （５）この発明に係る半導体装置は、好ましくは、複数
のメモリセルがアレイ状に配列されてなるメモリセルア
レイ（後述する図１のＭＡＲＹ）と、アドレスの入力を
行うアドレス端子（図１のＡＤＤ）と、データの入力及
び出力を行うデータ端子（図１のＤＱ）と、半導体メモ
リの選択の制御を行う第１の制御信号（例えば図１のチ
ップセレクト信号／ＣＳ）、前記データ端子からのデー
タの入力と出力の制御を行う第２の制御信号（例えば図
１のアウトプットイネーブル信号／ＯＥ）、及び、デー
タの書き込みと読み出しの制御を行う第３の制御信号
（図１のライトイネーブル信号／ＷＥ）の各制御信号の
入力をそれぞれ行う第１乃至第３の制御端子と、を少な
くとも含む半導体メモリを有し、前記アドレス端子に入
力されるアドレスと、前記第１乃至第３の制御端子に入
力される制御信号、及び、前記データ端子に入力される
データとに基づき、前記半導体メモリの動作モードのエ
ントリーを制御する動作モードエントリー回路（図１の
ＭＯＤ）を備えている。動作モードエントリ回路（図１
のＭＯＤ）は、好ましくは、前記第１の制御信号がアク
ティブ状態のとき、前記第２の制御信号と前記第３の制
御信号に基づき、現在のサイクルがリードサイクルであ
るかライトサイクルであるかを判定してリードライト識
別信号を出力するリードライト判定部（後述する図５の
ＲＷＪ）と、リードサイクルで指定されるアドレスに基
づき、エントリーの要求の有無を判定し、動作モードの
エントリーの許可を制御するモードエントリー信号（図
１、図５のＭＥＮＴ）を出力するモード判定部であっ
て、前記リードライト判定部でリードサイクルと判定さ
れた場合に、前記アドレス端子に入力されたアドレスが
予め定められたリードアドレスと一致するか否か比較判
定するアドレス比較器と、前記リードサイクルに続く次
の１つ又は複数のリードサイクルにおいて前記アドレス
比較器が連続して一致を示す場合に、前記モードエント
リー信号をアクティブ状態に設定する手段と、を備えた
モード判定部（図５のＡＤＪ）と、前記モードエントリ
ー信号がアクティブ状態である場合に、連続する複数の
前記リードサイクルに続く少なくとも１つのライトサイ
クルにおいて前記データ端子に供給されるコマンドデー
タに基づきモードデータ（図１、図５のＭＤＡＴＡ）を
生成して出力するモード設定部（ＣＤＥ）と、を備えて
いる。 （６）この発明に係る半導体装置において、前記モード
判定部（ＡＤＪ）は、複数のリードサイクルにおいて前
記アドレス比較器が連続して一致を示すことを検出する
手段（例えば後述する図７のラッチＬＡＴＡとＬＡＴ
Ｂ、あるいは図１３のレジスタＲＡとＲＢ、あるいは図
１４のレジスタＲＥＧ１とＲＥＧ２に相当する構成要
素）と、前記複数のリードサイクルにおいて前記アドレ
ス比較器が連続して一致を示すことが検出された場合
に、前記モードエントリー信号をアクティブ状態にセッ
トするとともに、前記アドレス比較器が不一致を示す場
合には、前記モードエントリー信号をインアクティブ状
態にリセットする手段（例えば後述する図７のゲートＧ
Ａ、あるいは図１３のゲートＧＡ、あるいは図１４のＳ
Ｒフリップフロップに相当する構成要素）と、を備えた
構成としてもよい。 （７）この発明に係る半導体装置において、前記モード
設定部（図５のＣＤＥ）は、予め定められたライトアド
レスを格納したライトアドレスレジスタ（図５のＷＲＥ
Ｇ）と、前記リードサイクルに続くサイクルが前記リー
ドライト判定部でライトサイクルと判定された場合、前
記アドレス端子に入力されたアドレスが前記ライトアド
レスレジスタに格納された前記ライトアドレスと一致す
るか否か比較判定するライトアドレス比較部（図５のＷ
ＣＭＰ）と、ライトアドレス比較部での比較の結果、一
致する場合、前記データ端子から入力されるデータに基
づき、エントリーすべき動作モードを確定しモードデー
タとして出力するコマンドデコーダ（図５のＭＤＳ）
と、を備えた構成してもよい。 （８）この発明に係る半導体装置において、前記モード
判定部（ＡＤＪ）は、予め定められたリードアドレスを
格納したリードアドレスレジスタ（図７のＲＲＥＧ）
と、前記アドレス端子から入力されたアドレスと、前記
リードアドレスレジスタに格納された前記リードアドレ
スとを、アドレス遷移検出回路によってアドレス遷移時
に出力されるパルス信号（ＳＡＴＤ）のタイミングで比
較し、入力されたアドレスが前記リードアドレスと一致
したことを検出してアドレス検出信号（図７のＳＣＲ）
を出力するリードアドレス比較器（図７のＲＣＭＰ）
と、前記アドレス検出信号を、入力される第１及び第２
のラッチ信号に基づき、それぞれラッチし第１及び第２
のアドレス検出信号（図７のＳＣＡとＳＣＢ）としてそ
れぞれ出力する第１及び第２のラッチ回路（図７のＬＡ
ＴＡとＬＡＴＢ）と、前記第１及び第２のアドレス検出
信号と、前記リードライト判定部からのリードライト識
別信号（図７のＳＲＷ）との論理積を演算し、前記演算
結果を、前記モードエントリー信号として出力する論理
ゲート回路（図７のＧＡ）と、前記アドレス遷移検出回
路によってアドレス遷移時に出力されるパルス信号（図
７のＳＡＴＤ）と前記第１の制御信号（図７の／ＣＳ）
とに基づき、前記第１及び第２のラッチ回路のラッチ動
作を制御する第１及び第２のラッチ信号（図７のＳＬＡ
とＳＬＢ）を生成して出力するラッチ制御部（図７のＬ
ＣＮＴ）と、を備えた構成としてもよい。 （９）この発明に係る半導体装置において、ラッチ制御
部（図７のＬＣＮＴ）は、前記第１の制御信号のアクテ
ィブ状態への遷移をトリガーとして出力信号を反転する
トグル型フリップフロップ（図８のＴＲＦ）と、前記ア
ドレス遷移検出回路によってアドレス遷移時に出力され
るパルス信号（図８のＳＡＴＤ）と前記トグル型フリッ
プフロップの反転出力との論理積演算結果を前記第１の
ラッチ信号として出力する第１の論理ゲート回路（図７
のＧＡＡ）と、前記アドレス遷移検出回路によってアド
レス遷移時に出力されるパルス信号（図８のＳＡＴＤ）
と前記トグル型フリップフロップ（図８のＴＲＦ）の出
力との論理積演算結果を前記第２のラッチ信号として出
力する第２の論理ゲート回路（図７のＧＡＢ）と、を備
えた構成としてもよい。 （１０）この発明に係る半導体装置において、前記リー
ドライト判定部（ＲＷＪ）は、前記第１の制御信号（／
ＣＳ）の反転信号及び前記第２の制御信号の反転信号を
第１及び第２の入力端子から入力し、前記第３の制御信
号を第３の入力端子からそのまま入力し、これら３つの
入力信号の論理積を出力端子から出力する第１の論理ゲ
ート回路（図９のＧＡＣ）と、前記第１の制御信号の反
転信号及び前記第３の制御信号の反転信号を第１及び第
３の入力端子から入力し、前記第２の制御信号を第２の
入力端子からそのまま入力し、これら３つの入力信号の
論理積を出力端子から出力する第２の論理ゲート回路
（図９のＧＡＤ）と、前記第１の論理ゲート回路（図９
のＧＡＣ）の出力端子からの出力信号をセット端子から
入力し、前記第２の論理ゲート回路（図９のＧＡＤ）の
出力端子からの出力信号をリセット端子から入力し、出
力端子から、前記リードライト識別信号（ＳＲＷ）を出
力するＳＲ型フリップフロップ（図９のＲＳＦ）と、を
備えた構成としてもよい。 （１１）この発明に係る半導体装置において、前記モー
ド判定部（ＡＤＪ）が、リードアドレスレジスタ（ＲＲ
ＥＧ）に格納されたリードアドレスと、リードサイクル
においてアドレス端子に入力されたアドレスと、を比較
するアドレス比較部（図１３のＲＣＭＰ）と、前記アド
レス比較部の出力信号を入力とする第１のレジスタ（図
１３のＲＡ）と、前記第１のレジスタの出力信号を入力
とする第２のレジスタ（図１３のＲＢ）と、前記第１及
び第２のレジスタの出力信号を入力し、前記リードライ
ト判定部からのリードライト識別信号（ＳＲＷ）との論
理積を、前記モードエントリー信号として出力する論理
ゲート回路（図１３のＧＡ）と、を備え、前記第１及び
第２のレジスタ（図１３のＲＡとＲＢ）のサンプリング
制御信号として、アドレスの遷移を検出するアドレス遷
移検出回路によってアドレス遷移時に出力されるパルス
信号（図１３のＳＡＴＤ）が供給される、構成としても
よい。 （１２）この発明に係る半導体装置は、複数のメモリセ
ルがアレイ状に配列されてなるメモリセルアレイ（図１
のＭＡＲＹ）と、アドレスの入力を行うアドレス端子
（図１のＡＤＤ）と、データの入力と出力を行うデータ
端子（図１のＤＱ）と、動作モードのエントリを行う動
作モードエントリ回路（図１のＭＯＤ）と、を備え、前
記動作モードエントリ回路は、以下の構成としてもよ
い。すなわち、前記動作モードエントリ回路には、制御
信号として、第１の制御端子に入力され、メモリサイク
ルにおいて、半導体メモリのチップ選択時にアクティブ
状態とされる第１の制御信号（図１の／ＣＳ）と、第２
の制御端子に入力され、前記データ端子におけるデータ
の入力と出力を制御し、データを出力する場合にアクテ
ィブ状態に設定される第２の制御信号（図１の／ＯＥ）
と、第３の制御端子に入力され、ライト動作のときにア
クティブ状態とされる第３の制御信号（図１の／ＷＥ）
と、が入力される。この動作モードエントリ回路（ＭＯ
Ｄ）は、前記アドレス端子に入力されるアドレスと、記
憶部（ＡＲＥＧ）に格納されている予め定められたアド
レスとをそれぞれ入力し、入力した２つのアドレスが一
致するか否か比較し、一致している場合に、アクティブ
状態の出力信号を出力するアドレス比較器（図１４のＡ
ＣＭＰ）と、前記第１の制御信号（／ＣＳ）のアクティ
ブ状態への遷移に基づきワンショットのパルス信号を生
成するパルス生成回路（図１４のＰＧ１）と、前記パル
ス生成回路（ＰＧ１）から出力されるパルス信号をサン
プリング制御信号として、前記アドレス比較器（ＡＣＭ
Ｐ）の出力信号をサンプルして出力する第１のレジスタ
（図１４のＲＥＧ３）と、前記パルス信号をサンプリン
グ制御信号として、前記第２の制御信号をサンプルして
出力する第２のレジスタ（図１４のＲＥＧ４）と、前記
第１のレジスタの出力信号と前記第２のレジスタの出力
信号と前記パルス信号とを入力し、入力した３つの信号
の論理積演算結果をサンプリング制御信号（図１４のＰ
ＲＥ）として出力する第１の論理ゲート回路（図１４の
ＡＮＤ１）と、前記サンプリング制御信号（ＰＲＥ）を
共通に入力し、縦続形態に接続されている、複数段のレ
ジスタ（図１４のＲＥＧ１とＲＥＧ２）とを備えてい
る。複数段のレジスタの初段のレジスタ（図１４のＲＥ
Ｇ１）には、前記アドレス比較器（ＡＣＭＰ）の出力信
号が入力される。さらに、前記複数段のレジスタの出力
信号を入力し、前記複数段のレジスタの出力信号がとも
にアクティブ状態を示すときに、アクティブ状態の出力
信号を出力する第２の論理ゲート回路（図１４のＮＡＮ
Ｄ１）と、前記第２の論理ゲート回路の出力信号をセッ
ト端子に入力し、前記第１のレジスタの出力信号をリセ
ット端子に入力し、出力端子から、動作モードのエント
リの許可を制御するモードエントリー信号（図１４のＭ
ＥＮＴ）を出力するＳＲ型フリップフロップ（図１４の
ＮＡＮＤ２とＮＡＮＤ３）と、を備えている。前記ＳＲ
型フリップフロップから出力される前記モードエントリ
ー信号と、前記第１のレジスタの出力信号と、前記第３
の制御信号を入力し、前記モードエントリー信号がアク
ティブ状態のとき、前記アドレス端子に入力されるアド
レスが前記予め定められたアドレスと一致する、少なく
とも１つのライトサイクルにおいて前記データ端子に入
力されるデータを受け取って解読し、解読結果に基づ
き、動作モードを設定するモード設定回路（図１４のレ
ジスタＲＥＧ６とＲＥＧ７、モード選択回路ＭＯＤＳＥ
Ｌ、パーシャルリフレッシュ切換え信号発生回路ＰＥＧ
ＥＮ、論理積ゲート回路ＡＮＤ２とＡＮＤ３等に相当す
る構成要素）と、を備えている。 （１３）この発明において、前記モード設定回路は、前
記第３の制御信号を、前記パルス信号にてサンプル出力
する第３のレジスタ（図１４のＲＥＧ５）と、前記第１
のレジスタ（図１４のＲＥＧ３）の出力信号がアクティ
ブ状態を示し、前記第３レジスタ（図１４のＲＥＧ５）
の出力信号がアクティブ状態を示している場合に、前記
パルス信号に基づき、第２のサンプリング制御信号（Ｗ
ＲＥ１）を生成する第３の論理ゲート回路（図１４のＡ
ＮＤ２）と、前記データ端子からのデータを、前記第３
の論理ゲート回路から出力される前記第２のサンプリン
グ制御信号（ＷＲＥ１）でサンプルして出力する第４の
レジスタ（図１４のＲＥＧ６）と、前記第４のレジスタ
の出力信号に基づきモード選択を行うモード選択回路
（図１４のＭＯＤＳＥＬ）と、前記モード選択回路の出
力信号がアクティブのとき、前記パルス信号を受けて第
３のサンプリング制御信号（ＷＲＥ２）を生成する第４
の論理ゲート回路（図１４のＡＮＤ３）と、前記データ
端子からのデータを、前記第３のサンプリング制御信号
（ＷＲＥ２）でサンプルして出力する第５のレジスタ
（図１４のＲＥＧ７）と、前記第５のレジスタの出力信
号に基づき動作の切換を行う切換信号を出力する切換信
号発生回路（ＰＥＧＥＮ）と、を備えた構成としてもよ
い。 （１４）さらに、この発明において、所定の時間計時す
るタイマにおけるタイムアウト発生時、リフレッシュア
ドレスを生成し自動リフレッシュを行うリフレッシュ制
御回路（図１のＲＳＨ）を備え、前記動作切換信号は、
前記生成されたリフレッシュアドレスの所定の上位ビッ
トをマスクする信号として用いられ、前記動作モードエ
ントリ回路から出力される動作切換信号に基づき、リフ
レッシュ領域が可変される構成としてもよい。 （１５）この発明において、半導体メモリは、セルフリ
フレッシュ機能を備えたダイナミック型半導体メモリで
構成された疑似ＳＲＡＭ（スタティックランダムアクセ
スメモリ）で構成してもよい。この場合、前記第１乃至
第３の制御信号が、ＳＲＡＭ準拠のチップセレクト信号
（／ＣＳ）、アウトプットイネーブル信号（／ＯＥ）、
及びライトイネーブル信号（ＷＥ）よりなる。 （１６）本発明において、モード設定部（ＣＤＥ）は、
モードエントリー信号（ＭＥＮＴ）がアクティブ状態で
ある場合に、連続する複数の前記リードサイクルに続く
少なくとも１つのライトサイクルにおいて、前記データ
端子の代わりに、前記アドレス端子及び／又は所定の制
御端子に供給される信号に基づきモードデータを生成し
て出力する構成としてもよい。 （１７）本発明において、モード設定部（ＣＤＥ）がモ
ードエントリー信号（ＭＥＮＴ）をアクティブ状態に設
定するための条件として、所定のアドレスに対するリー
ドサイクルが連続する場合の他にも、例えば、 ・所定のアドレスに対するリードサイクルとこのサイク
ルに続く所定のアドレスに対するライトサイクルからな
る複数のサイクル、 ・所定のアドレスに対するライトサイクルとこのサイク
ルに続く所定のアドレスに対するリードサイクルからな
る複数のサイクル、あるいは、 ・所定のアドレスに対するライトサイクルが連続するこ
とが検出された場合としてもよい。
【００２０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ＜実施の形態１＞図１に、この発明の実施の形態１に係
る半導体メモリの全体構成を概略的に示す。この半導体
メモリは、ダイナミックＲＡＭを母体として構成された
非同期式の疑似ＳＲＡＭの一種であって、動作中にコマ
ンドデータによる動作モードのエントリーが可能なよう
に構成されている。ただし、この発明は、疑似ＳＲＡＭ
に限定されることなく、非同期式のメモリであれば、ど
のようなメモリにも適用することができる。
の実施の形態を説明する。 ＜実施の形態１＞図１に、この発明の実施の形態１に係
る半導体メモリの全体構成を概略的に示す。この半導体
メモリは、ダイナミックＲＡＭを母体として構成された
非同期式の疑似ＳＲＡＭの一種であって、動作中にコマ
ンドデータによる動作モードのエントリーが可能なよう
に構成されている。ただし、この発明は、疑似ＳＲＡＭ
に限定されることなく、非同期式のメモリであれば、ど
のようなメモリにも適用することができる。
【００２１】図１において、符号ＡＩＮは、アドレス入
力回路系であり、外部からアドレスＡＤＤを取り込むた
めのものである。符号ＭＡＲＹは、ダイナミック型のメ
モリセルを行列状に配列してなるメモリセルアレイであ
る。このメモリセルアレイＭＡＲＹ内には、行および列
に対応づけてワード線およびビット線が配線されてい
る。符号ＸＤＥＣは、ロウデコーダであり、アドレス入
力回路系ＡＩＮにより取り込まれたロウアドレスに基づ
きメモリセルアレイＭＡＲＹの行を選択する。
力回路系であり、外部からアドレスＡＤＤを取り込むた
めのものである。符号ＭＡＲＹは、ダイナミック型のメ
モリセルを行列状に配列してなるメモリセルアレイであ
る。このメモリセルアレイＭＡＲＹ内には、行および列
に対応づけてワード線およびビット線が配線されてい
る。符号ＸＤＥＣは、ロウデコーダであり、アドレス入
力回路系ＡＩＮにより取り込まれたロウアドレスに基づ
きメモリセルアレイＭＡＲＹの行を選択する。
【００２２】符号ＳＡＭＰは、センスアンプであり、メ
モリセルアレイＭＡＲＹ内のビット線上に現れたデータ
信号を増幅する。符号ＹＤＥＣは、カラムデコーダであ
り、アドレス入力回路系ＡＩＮにより取り込まれたカラ
ムアドレスに基づきメモリセルアレイＭＡＲＹの列を選
択する。センスアンプＳＡＭＰで増幅されたデータ信号
のうち、カラムデコーダＹＤＥＣで選択された列に対応
するものが読み出しの対象とされる。符号ＤＩＯはデー
タ入出力回路系であり、データＤＱの入出力を行うため
のものである。
モリセルアレイＭＡＲＹ内のビット線上に現れたデータ
信号を増幅する。符号ＹＤＥＣは、カラムデコーダであ
り、アドレス入力回路系ＡＩＮにより取り込まれたカラ
ムアドレスに基づきメモリセルアレイＭＡＲＹの列を選
択する。センスアンプＳＡＭＰで増幅されたデータ信号
のうち、カラムデコーダＹＤＥＣで選択された列に対応
するものが読み出しの対象とされる。符号ＤＩＯはデー
タ入出力回路系であり、データＤＱの入出力を行うため
のものである。
【００２３】符号ＲＳＨは、リフレッシュ制御回路であ
り、リフレッシュの対象として選択すべきメモリセルア
レイの行を指定するための一連の制御を行う。符号ＶＧ
ＥＮは、各種の内部電圧を発生する電圧発生回路であ
り、ワード線を駆動するためのブースト電圧を発生する
機能と、メモリセルアレイの基板をバイアスするための
基板電圧を発生する機能と、センスアンプでデータ信号
を増幅する際に参照されるリファレンス電圧を発生する
機能を有する。
り、リフレッシュの対象として選択すべきメモリセルア
レイの行を指定するための一連の制御を行う。符号ＶＧ
ＥＮは、各種の内部電圧を発生する電圧発生回路であ
り、ワード線を駆動するためのブースト電圧を発生する
機能と、メモリセルアレイの基板をバイアスするための
基板電圧を発生する機能と、センスアンプでデータ信号
を増幅する際に参照されるリファレンス電圧を発生する
機能を有する。
【００２４】符号ＭＯＤは、この発明の特徴部をなす動
作モードエントリー回路であり、コマンドデータで指定
される動作モードをエントリーし、その動作モードの内
容に応じて上述のリフレッシュ制御回路ＲＳＨなどの各
種の回路ブロックの機能を変更するために使用されるモ
ードデータＭＤＡＴＡを出力する。この動作モードエン
トリー回路ＭＯＤは、最終アドレス「１ＦＦＦＦＦｈ」
（ｈ；１６進表記）及び先頭アドレス「００００００
ｈ」を記憶しており、最終アドレスに対するリードサイ
クルが連続したときに動作モードのエントリーの要求を
受け付け、このリードサイクルに続くライトサイクルで
指定されるデータに基づきエントリーすべき動作モード
を確定するように構成されている。
作モードエントリー回路であり、コマンドデータで指定
される動作モードをエントリーし、その動作モードの内
容に応じて上述のリフレッシュ制御回路ＲＳＨなどの各
種の回路ブロックの機能を変更するために使用されるモ
ードデータＭＤＡＴＡを出力する。この動作モードエン
トリー回路ＭＯＤは、最終アドレス「１ＦＦＦＦＦｈ」
（ｈ；１６進表記）及び先頭アドレス「００００００
ｈ」を記憶しており、最終アドレスに対するリードサイ
クルが連続したときに動作モードのエントリーの要求を
受け付け、このリードサイクルに続くライトサイクルで
指定されるデータに基づきエントリーすべき動作モード
を確定するように構成されている。
【００２５】なお、図１において、符号／ＣＳで示され
る信号は、チップセレクト信号であり、この半導体メモ
リを待機状態に制御するための外部制御信号である。ま
た、符号／ＯＥで示される信号は、アウトプットイネー
ブル信号であり、データ入出力回路系ＤＩＯの外部に対
する出力インピーダンス状態を制御するためのものであ
る。さらに、符号／ＷＥで示される信号は、ライトイネ
ーブル信号であり、ライト動作とリード動作とを切り替
えるための信号である。
る信号は、チップセレクト信号であり、この半導体メモ
リを待機状態に制御するための外部制御信号である。ま
た、符号／ＯＥで示される信号は、アウトプットイネー
ブル信号であり、データ入出力回路系ＤＩＯの外部に対
する出力インピーダンス状態を制御するためのものであ
る。さらに、符号／ＷＥで示される信号は、ライトイネ
ーブル信号であり、ライト動作とリード動作とを切り替
えるための信号である。
【００２６】以下、図２に示すフローに沿って、図３に
示すタイミングチャートを参照しながら、パーシャルリ
フレッシュモードをエントリーする場合を例として図１
に示す動作モードエントリー回路ＭＯＤの動作（動作モ
ードのエントリー方法）を説明する。ここで、図２は、
動作モードをエントリーする場合の動作の流れを示すフ
ローチャートであり、図３は、この動作モードのエント
リーに関連する信号のタイミングチャートである。
示すタイミングチャートを参照しながら、パーシャルリ
フレッシュモードをエントリーする場合を例として図１
に示す動作モードエントリー回路ＭＯＤの動作（動作モ
ードのエントリー方法）を説明する。ここで、図２は、
動作モードをエントリーする場合の動作の流れを示すフ
ローチャートであり、図３は、この動作モードのエント
リーに関連する信号のタイミングチャートである。
【００２７】動作モードエントリー回路ＭＯＤは、外部
のアドレスＡＤＤと最終アドレス「１ＦＦＦＦＦｈ」と
を比較し、外部から指定されたアドレスＡＤＤが最終ア
ドレスであるか否かをリードサイクル毎に判定する（ス
テップＳ１）。図３に示す例では、リードサイクルＴ１
からＴ２にかけては、外部のアドレスＡＤＤが最終アド
レスではなく、アドレスＡＤＤと最終アドレスとが一致
しない。この場合、最終アドレスと一致する外部アドレ
スＡＤＤが指定されるまで、この判定処理を繰り返す
（ステップＳ１：ＮＯ）。
のアドレスＡＤＤと最終アドレス「１ＦＦＦＦＦｈ」と
を比較し、外部から指定されたアドレスＡＤＤが最終ア
ドレスであるか否かをリードサイクル毎に判定する（ス
テップＳ１）。図３に示す例では、リードサイクルＴ１
からＴ２にかけては、外部のアドレスＡＤＤが最終アド
レスではなく、アドレスＡＤＤと最終アドレスとが一致
しない。この場合、最終アドレスと一致する外部アドレ
スＡＤＤが指定されるまで、この判定処理を繰り返す
（ステップＳ１：ＮＯ）。
【００２８】続いて、リードサイクルＴ３において、外
部アドレスＡＤＤとして最終アドレス「１ＦＦＦＦＦ
ｈ」が指定され、外部のアドレスＡＤＤと最終アドレス
が一致すると、動作モードエントリー回路ＭＯＤは、外
部のアドレスＡＤＤが最終アドレスであると判定する
（ステップＳ１：ＹＥＳ）。次のリードサイクルＴ４で
も、アドレスＡＤＤとして最終アドレスが指定されると
（ステップＳ２：ＹＥＳ）、動作モードのエントリーを
許可する（ステップＳ３）。即ち、特定のアドレスであ
る最終アドレスに対するリードサイクルが連続したこと
を条件として、動作モードのエントリーが許可され、こ
の動作モードのエントリーの要求が受け付けられる。仮
に、リードサイクルＴ４において、最終アドレスが指定
されなかった場合、上述のステップＳ１に処理が戻さ
れ、同様の処理が繰り返し実行される。以上により、動
作モードのエントリーの要求が受け付けられる。
部アドレスＡＤＤとして最終アドレス「１ＦＦＦＦＦ
ｈ」が指定され、外部のアドレスＡＤＤと最終アドレス
が一致すると、動作モードエントリー回路ＭＯＤは、外
部のアドレスＡＤＤが最終アドレスであると判定する
（ステップＳ１：ＹＥＳ）。次のリードサイクルＴ４で
も、アドレスＡＤＤとして最終アドレスが指定されると
（ステップＳ２：ＹＥＳ）、動作モードのエントリーを
許可する（ステップＳ３）。即ち、特定のアドレスであ
る最終アドレスに対するリードサイクルが連続したこと
を条件として、動作モードのエントリーが許可され、こ
の動作モードのエントリーの要求が受け付けられる。仮
に、リードサイクルＴ４において、最終アドレスが指定
されなかった場合、上述のステップＳ１に処理が戻さ
れ、同様の処理が繰り返し実行される。以上により、動
作モードのエントリーの要求が受け付けられる。
【００２９】続くライトサイクルＴ５において、外部か
ら、外部のアドレスＡＤＤとして先頭アドレスが指定さ
れ、エントリーすべき動作モードの種類を指定するため
のコマンドデータがデータＤＱとして指定される。ここ
で、図４（ａ）に示すように、エントリー可能な動作モ
ードの種類として、パーシャルリフレッシュモード、ペ
ージ長設定モード、テストモードがある。この動作モー
ドの種類は、ライトサイクルＴ５においてデータＤＱと
してデータ端子Ｉ／Ｏ１およびＩ／Ｏ２に印加される２
ビットデータにより指定される。いま、パーシャルリフ
レッシュモードがエントリーの対象とされているから、
図４（ａ）に示す例に従えば、外部からデータ端子Ｉ／
Ｏ１，Ｉ／Ｏ２にデータ「０」がそれぞれ印加される。
なお、図３において、信号ＳＣＷは、リードサイクルと
ライトサイクルを識別するためのリードライト識別信号
であり、動作モードエントリーＭＯＤの内部で生成され
る信号である。この信号の詳細については後述する。
ら、外部のアドレスＡＤＤとして先頭アドレスが指定さ
れ、エントリーすべき動作モードの種類を指定するため
のコマンドデータがデータＤＱとして指定される。ここ
で、図４（ａ）に示すように、エントリー可能な動作モ
ードの種類として、パーシャルリフレッシュモード、ペ
ージ長設定モード、テストモードがある。この動作モー
ドの種類は、ライトサイクルＴ５においてデータＤＱと
してデータ端子Ｉ／Ｏ１およびＩ／Ｏ２に印加される２
ビットデータにより指定される。いま、パーシャルリフ
レッシュモードがエントリーの対象とされているから、
図４（ａ）に示す例に従えば、外部からデータ端子Ｉ／
Ｏ１，Ｉ／Ｏ２にデータ「０」がそれぞれ印加される。
なお、図３において、信号ＳＣＷは、リードサイクルと
ライトサイクルを識別するためのリードライト識別信号
であり、動作モードエントリーＭＯＤの内部で生成され
る信号である。この信号の詳細については後述する。
【００３０】このライトサイクルＴ５において、動作モ
ードエントリー回路ＭＯＤは、外部から指定されたアド
レスＡＤＤが先頭アドレスか否かを判定する（ステップ
Ｓ４）。先頭アドレスであれば、動作モードエントリー
回路ＭＯＤは、上述のコマンドデータとして指定された
データＤＱに基づき動作モードの種類を設定する（ステ
ップＳ５）。そして、設定すべき動作モードとしてパー
シャルリフレッシュモードを指定するモードデータＭＤ
ＡＴＡを出力する。仮に、先頭アドレスが指定されてい
ない場合（ステップＳ４：ＮＯ）、上述のステップＳ１
に処理を戻し、最初から同様の処理を繰り返す。
ードエントリー回路ＭＯＤは、外部から指定されたアド
レスＡＤＤが先頭アドレスか否かを判定する（ステップ
Ｓ４）。先頭アドレスであれば、動作モードエントリー
回路ＭＯＤは、上述のコマンドデータとして指定された
データＤＱに基づき動作モードの種類を設定する（ステ
ップＳ５）。そして、設定すべき動作モードとしてパー
シャルリフレッシュモードを指定するモードデータＭＤ
ＡＴＡを出力する。仮に、先頭アドレスが指定されてい
ない場合（ステップＳ４：ＮＯ）、上述のステップＳ１
に処理を戻し、最初から同様の処理を繰り返す。
【００３１】次に、上述のライトサイクルＴ５において
動作モードの種類としてパーシャルリフレッシュモード
が指定されると、続くライトサイクルＴ６において、動
作モードエントリー回路ＭＯＤは、上述のステップＳ４
と同様にアドレスの比較を行う。そして、このライトサ
イクルＴ６でも、外部アドレスＡＤＤとして先頭アドレ
スが指定されていると、パーシャルリフレッシュモード
の詳細な条件として、リフレッシュすべき記憶領域の規
模、即ちリフレッシュの対象となるメモリセルアレイの
規模を設定する。これに対し、ライトサイクルＴ６にお
いて先頭アドレスが指定されていない場合（ステップＳ
６：ＮＯ）、動作モードエントリー回路ＭＯＤは、上述
のステップＳ１に処理を戻し、同様の処理を最初から繰
り返す。以上により、エントリーすべき動作モードが確
定される。この後、半導体メモリは、パーシャルリフレ
ッシュモードでの動作を行う。
動作モードの種類としてパーシャルリフレッシュモード
が指定されると、続くライトサイクルＴ６において、動
作モードエントリー回路ＭＯＤは、上述のステップＳ４
と同様にアドレスの比較を行う。そして、このライトサ
イクルＴ６でも、外部アドレスＡＤＤとして先頭アドレ
スが指定されていると、パーシャルリフレッシュモード
の詳細な条件として、リフレッシュすべき記憶領域の規
模、即ちリフレッシュの対象となるメモリセルアレイの
規模を設定する。これに対し、ライトサイクルＴ６にお
いて先頭アドレスが指定されていない場合（ステップＳ
６：ＮＯ）、動作モードエントリー回路ＭＯＤは、上述
のステップＳ１に処理を戻し、同様の処理を最初から繰
り返す。以上により、エントリーすべき動作モードが確
定される。この後、半導体メモリは、パーシャルリフレ
ッシュモードでの動作を行う。
【００３２】図４（ｂ）に、パーシャルリフレッシュモ
ードの詳細な条件として指定可能な記憶領域の規模を示
す。この詳細な条件を指定するためのコマンドデータ
は、ライトサイクルＴ６の外部アドレスＤＱとしてデー
タ端子Ｉ／Ｏ１およびＩ／Ｏ２に印加される２ビットデ
ータにより指定される。図４（ｂ）に示す例では、デー
タ端子Ｉ／Ｏ１およびＩ／Ｏ２に印加される２ビットデ
ータが「０，０」の場合に１６メガビット、「１，０」
の場合には８メガビット、「０，１」の場合には４メガ
ビットに相当する記憶領域が指定される。なお、この２
ビットデータが「１，１］の場合には、リフレッシュす
べき記憶領域が存在せず、従ってリフレッシュが行われ
ず、データが不保持の状態とされる。
ードの詳細な条件として指定可能な記憶領域の規模を示
す。この詳細な条件を指定するためのコマンドデータ
は、ライトサイクルＴ６の外部アドレスＤＱとしてデー
タ端子Ｉ／Ｏ１およびＩ／Ｏ２に印加される２ビットデ
ータにより指定される。図４（ｂ）に示す例では、デー
タ端子Ｉ／Ｏ１およびＩ／Ｏ２に印加される２ビットデ
ータが「０，０」の場合に１６メガビット、「１，０」
の場合には８メガビット、「０，１」の場合には４メガ
ビットに相当する記憶領域が指定される。なお、この２
ビットデータが「１，１］の場合には、リフレッシュす
べき記憶領域が存在せず、従ってリフレッシュが行われ
ず、データが不保持の状態とされる。
【００３３】なお、動作モードの種類としてページ長設
定モードが指定された場合には、動作モードの条件を示
すデータとして、図４（ｃ）に示すように、ページ長を
表すワード数がコマンドデータ（データＤＱ）として指
定される。図４（ｃ）に示す例では、ページ長は、デー
タ端子Ｉ／Ｏ３に印加される１ビットデータにより指定
され、データ端子Ｉ／Ｏ３に印加されるデータが「０」
の場合、ページ長が４ワードであり、「１」の場合には
ページ長が８ワードである。
定モードが指定された場合には、動作モードの条件を示
すデータとして、図４（ｃ）に示すように、ページ長を
表すワード数がコマンドデータ（データＤＱ）として指
定される。図４（ｃ）に示す例では、ページ長は、デー
タ端子Ｉ／Ｏ３に印加される１ビットデータにより指定
され、データ端子Ｉ／Ｏ３に印加されるデータが「０」
の場合、ページ長が４ワードであり、「１」の場合には
ページ長が８ワードである。
【００３４】次に、動作モードエントリー回路ＭＯＤに
ついて詳細に説明する。図５に、動作モードエントリー
回路ＭＯＤの概略的な構成を示す。図５において、符号
ＲＷＪは、リードライト判定部であり、アウトプットイ
ネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥ
に基づき、現在のサイクルがリードサイクルであるかラ
イトサイクルであるかを判定してリードライト識別信号
ＳＲＷを出力する。符号ＡＤＪは、モード判定部であ
り、リードサイクルで指定されるアドレスＡＤＤに基づ
き、エントリーの要求の有無を判定してモードエントリ
ー信号ＭＥＮＴを出力する。符号ＣＤＥは、モード設定
部であり、エントリーの要求があった場合にデータＤＱ
に基づきモードデータＭＤＡＴＡを生成して出力する。
この場合のデータＤＱはコマンドデータとして外部から
与えられる。なお、図５において、符号ＳＡＴＤで示さ
れる信号は、図示しないアドレス遷移検出回路（ＡＴ
Ｄ）によりアドレスＡＤＤの遷移を検出して生成される
パルス信号（ＡＴＤ信号）である。
ついて詳細に説明する。図５に、動作モードエントリー
回路ＭＯＤの概略的な構成を示す。図５において、符号
ＲＷＪは、リードライト判定部であり、アウトプットイ
ネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥ
に基づき、現在のサイクルがリードサイクルであるかラ
イトサイクルであるかを判定してリードライト識別信号
ＳＲＷを出力する。符号ＡＤＪは、モード判定部であ
り、リードサイクルで指定されるアドレスＡＤＤに基づ
き、エントリーの要求の有無を判定してモードエントリ
ー信号ＭＥＮＴを出力する。符号ＣＤＥは、モード設定
部であり、エントリーの要求があった場合にデータＤＱ
に基づきモードデータＭＤＡＴＡを生成して出力する。
この場合のデータＤＱはコマンドデータとして外部から
与えられる。なお、図５において、符号ＳＡＴＤで示さ
れる信号は、図示しないアドレス遷移検出回路（ＡＴ
Ｄ）によりアドレスＡＤＤの遷移を検出して生成される
パルス信号（ＡＴＤ信号）である。
【００３５】図６に、モード判定部ＡＤＪとモード設定
部ＣＤＥの構成例を示す。図６において、符号ＲＲＥＧ
は最終アドレスを記憶するリードアドレスレジスタであ
る。符号ＲＣＭＰは最終アドレスと外部のアドレスＡＤ
Ｄとを比較するリードアドレス比較器であり、外部から
入力されたアドレスＡＤＤが最終アドレスと一致したこ
とを検出してアドレス検出信号ＳＣＲを出力する。符号
ＭＤＪは、アドレス判定回路であり、パルス信号ＳＡＴ
Ｄとアドレス検出信号ＳＣＲとを入力して、最終アドレ
スに対するリードサイクルが連続したことを判定する。
部ＣＤＥの構成例を示す。図６において、符号ＲＲＥＧ
は最終アドレスを記憶するリードアドレスレジスタであ
る。符号ＲＣＭＰは最終アドレスと外部のアドレスＡＤ
Ｄとを比較するリードアドレス比較器であり、外部から
入力されたアドレスＡＤＤが最終アドレスと一致したこ
とを検出してアドレス検出信号ＳＣＲを出力する。符号
ＭＤＪは、アドレス判定回路であり、パルス信号ＳＡＴ
Ｄとアドレス検出信号ＳＣＲとを入力して、最終アドレ
スに対するリードサイクルが連続したことを判定する。
【００３６】符号ＷＲＥＧは先頭アドレスを記憶するラ
イトアドレスレジスタであり、符号ＷＣＭＰは先頭アド
レスと外部のアドレスＡＤＤとを比較するライトアドレ
ス比較器である。これらは、先頭アドレスを検出してア
ドレス検出信号ＳＣＷを出力する点を除いて、上述のリ
ードアドレスレジスタＲＲＥＧおよびリードアドレス比
較器ＲＣＭＰと同様のものである。符号ＭＤＳは、コマ
ンドデコーダであり、外部のデータＤＱとアドレス検出
信号ＳＣＷとを入力して、モードデータＭＤＡＴＡを生
成する。
イトアドレスレジスタであり、符号ＷＣＭＰは先頭アド
レスと外部のアドレスＡＤＤとを比較するライトアドレ
ス比較器である。これらは、先頭アドレスを検出してア
ドレス検出信号ＳＣＷを出力する点を除いて、上述のリ
ードアドレスレジスタＲＲＥＧおよびリードアドレス比
較器ＲＣＭＰと同様のものである。符号ＭＤＳは、コマ
ンドデコーダであり、外部のデータＤＱとアドレス検出
信号ＳＣＷとを入力して、モードデータＭＤＡＴＡを生
成する。
【００３７】図７に、モード判定部ＡＤＪの詳細な構成
例を示す。図７において、符号ＡＤＥＴは、アドレス検
出部であり、動作モードをエントリーする際にリードサ
イクルにおいて外部から指定されるべき特定のアドレス
（以下、特定リードアドレスと称す）ＡＤＤＲを検出す
る。このアドレス検出部ＡＤＥＴは、リードアドレスレ
ジスタＲＲＥＧとリードアドレス比較器ＲＣＭＰとから
構成される。リードアドレスレジスタＲＲＥＧは、特定
リードアドレスＡＤＤＲとして最終アドレスを記憶す
る。リードアドレス比較器ＲＣＭＰは、リードアドレス
レジスタＲＥＧに記憶された特定リードアドレスＡＤＤ
Ｒと外部から順次指定されるアドレスＡＤＤとを比較
し、これらが一致した場合にアドレス検出信号ＳＣＲを
出力する。
例を示す。図７において、符号ＡＤＥＴは、アドレス検
出部であり、動作モードをエントリーする際にリードサ
イクルにおいて外部から指定されるべき特定のアドレス
（以下、特定リードアドレスと称す）ＡＤＤＲを検出す
る。このアドレス検出部ＡＤＥＴは、リードアドレスレ
ジスタＲＲＥＧとリードアドレス比較器ＲＣＭＰとから
構成される。リードアドレスレジスタＲＲＥＧは、特定
リードアドレスＡＤＤＲとして最終アドレスを記憶す
る。リードアドレス比較器ＲＣＭＰは、リードアドレス
レジスタＲＥＧに記憶された特定リードアドレスＡＤＤ
Ｒと外部から順次指定されるアドレスＡＤＤとを比較
し、これらが一致した場合にアドレス検出信号ＳＣＲを
出力する。
【００３８】符号ＬＡＴＡ，ＬＡＴＢはラッチであり、
上述のアドレス検出信号ＳＣＲをラッチ信号ＳＬＡ，Ｓ
ＬＢに基づきラッチしてアドレス検出信号ＳＣＡ，ＳＣ
Ｂとして出力する。符号ＧＡは、論理積ゲートであり、
アドレス検出信号ＳＣＡ，ＳＣＢの論理積を演算し、そ
の演算結果をモードエントリー信号ＭＥＮＴとして出力
する。符号ＬＣＮＴは、ラッチ制御部であり、上述のラ
ッチＬＡＴＡ，ＬＡＴＢのラッチ動作を制御する。これ
らラッチＬＡＴＡ，ＬＡＴＢ、論理積ゲートＧＡ、およ
びラッチ制御部ＬＣＮＴは、アドレス検出信号ＳＣＲを
受けて、特定リードアドレスＡＤＤＲに対するリードサ
イクルが２サイクル以上連続したことを判定するアドレ
ス判定回路ＭＤＪとして機能する。
上述のアドレス検出信号ＳＣＲをラッチ信号ＳＬＡ，Ｓ
ＬＢに基づきラッチしてアドレス検出信号ＳＣＡ，ＳＣ
Ｂとして出力する。符号ＧＡは、論理積ゲートであり、
アドレス検出信号ＳＣＡ，ＳＣＢの論理積を演算し、そ
の演算結果をモードエントリー信号ＭＥＮＴとして出力
する。符号ＬＣＮＴは、ラッチ制御部であり、上述のラ
ッチＬＡＴＡ，ＬＡＴＢのラッチ動作を制御する。これ
らラッチＬＡＴＡ，ＬＡＴＢ、論理積ゲートＧＡ、およ
びラッチ制御部ＬＣＮＴは、アドレス検出信号ＳＣＲを
受けて、特定リードアドレスＡＤＤＲに対するリードサ
イクルが２サイクル以上連続したことを判定するアドレ
ス判定回路ＭＤＪとして機能する。
【００３９】図８に、ラッチ制御回路ＬＣＮＴの構成例
を示す。図８において、符号ＴＲＦは、トグルフリップ
フロップ（Ｔ−ＦＦ）であり、チップセレクト信号／Ｃ
Ｓのネガティブエッジをトリガーとして出力信号を反転
させる。符号ＧＮはインバータであり、トグルフリップ
フロップＴＲＦの出力信号の反転信号を出力する。符号
ＧＡＡ，ＧＡＢは論理積ゲートである。このうち、論理
積ゲートＧＡＡは、パルス信号ＳＡＴＤとインバータＧ
Ｎの出力信号とを入力してラッチ信号ＳＬＡを出力す
る。符号ＧＡＢは論理積ゲートであり、パルス信号ＳＡ
ＴＤとトグルフリップフロップＴＲＦの出力信号とを入
力してラッチ信号ＳＬＡ，ＳＬＢを出力する。このリー
ドライト判定回路ＬＣＮＴによれば、後述するように、
チップセレクト信号／ＣＳのネガティブエッジをトリガ
ーとして、パルス信号ＳＡＴＤがラッチ信号ＳＬＡまた
はラッチ信号ＳＬＢとして交互に現れる。
を示す。図８において、符号ＴＲＦは、トグルフリップ
フロップ（Ｔ−ＦＦ）であり、チップセレクト信号／Ｃ
Ｓのネガティブエッジをトリガーとして出力信号を反転
させる。符号ＧＮはインバータであり、トグルフリップ
フロップＴＲＦの出力信号の反転信号を出力する。符号
ＧＡＡ，ＧＡＢは論理積ゲートである。このうち、論理
積ゲートＧＡＡは、パルス信号ＳＡＴＤとインバータＧ
Ｎの出力信号とを入力してラッチ信号ＳＬＡを出力す
る。符号ＧＡＢは論理積ゲートであり、パルス信号ＳＡ
ＴＤとトグルフリップフロップＴＲＦの出力信号とを入
力してラッチ信号ＳＬＡ，ＳＬＢを出力する。このリー
ドライト判定回路ＬＣＮＴによれば、後述するように、
チップセレクト信号／ＣＳのネガティブエッジをトリガ
ーとして、パルス信号ＳＡＴＤがラッチ信号ＳＬＡまた
はラッチ信号ＳＬＢとして交互に現れる。
【００４０】図９に、図５のリードライト判定部ＲＷＪ
の構成例を示す。図９において、符号ＧＡＣ，ＧＡＤは
論理積ゲートである。論理積ゲートＧＡＣは、チップセ
レクト信号／ＣＳおよびアウトプットイネーブル信号／
ＯＥを反転入力し、ライトイネーブル信号／ＷＥをその
まま入力する。論理積ゲートＧＡＤは、チップセレクト
信号／ＣＳおよびライトイネーブル信号／ＷＥを反転入
力し、アウトプットイネーブル信号／ＯＥをそのまま入
力する。符号ＲＳＦは、リセットセットフリップフロッ
プ（ＲＳ−ＦＦ）であり、論理積ゲートＧＡＣからＳ端
子にセット信号ＳＥを入力し、論理積ゲートＧＡＤから
Ｒ端子にリセット信号ＲＥを入力して、Ｑ端子からリー
ドライト識別信号ＳＲＷを出力する。このリードライト
判定部ＲＷＪによれば、後述するように、リードライト
識別信号ＳＲＷが、リードサイクルでハイレベルにな
り、ライトサイクルでロウレベルになる。
の構成例を示す。図９において、符号ＧＡＣ，ＧＡＤは
論理積ゲートである。論理積ゲートＧＡＣは、チップセ
レクト信号／ＣＳおよびアウトプットイネーブル信号／
ＯＥを反転入力し、ライトイネーブル信号／ＷＥをその
まま入力する。論理積ゲートＧＡＤは、チップセレクト
信号／ＣＳおよびライトイネーブル信号／ＷＥを反転入
力し、アウトプットイネーブル信号／ＯＥをそのまま入
力する。符号ＲＳＦは、リセットセットフリップフロッ
プ（ＲＳ−ＦＦ）であり、論理積ゲートＧＡＣからＳ端
子にセット信号ＳＥを入力し、論理積ゲートＧＡＤから
Ｒ端子にリセット信号ＲＥを入力して、Ｑ端子からリー
ドライト識別信号ＳＲＷを出力する。このリードライト
判定部ＲＷＪによれば、後述するように、リードライト
識別信号ＳＲＷが、リードサイクルでハイレベルにな
り、ライトサイクルでロウレベルになる。
【００４１】次に、図１０ないし図１２に示すタイミン
グチャートを参照して、この実施の形態１に係る図５な
いし図９に示す動作モードエントリー回路ＭＯＤの動作
を説明する。ここで、図１０は、図５に示す動作モード
エントリー回路ＭＯＤの動作を説明するためのタイミン
グチャートであり、図１１は、図６ないし図８に示すモ
ード判定部ＡＤＪの動作を説明するためのタイミングチ
ャートであり、図１２は、図９に示すリードライト判定
部ＲＷＪの動作を説明するためのタイミングチャートで
ある。
グチャートを参照して、この実施の形態１に係る図５な
いし図９に示す動作モードエントリー回路ＭＯＤの動作
を説明する。ここで、図１０は、図５に示す動作モード
エントリー回路ＭＯＤの動作を説明するためのタイミン
グチャートであり、図１１は、図６ないし図８に示すモ
ード判定部ＡＤＪの動作を説明するためのタイミングチ
ャートであり、図１２は、図９に示すリードライト判定
部ＲＷＪの動作を説明するためのタイミングチャートで
ある。
【００４２】まず、図１０を参照して、図５に示す動作
モードエントリー回路ＭＯＤの動作を概略的に説明す
る。リード動作の場合、ライトイネーブル信号／ＷＥは
ハイレベルに保持され、チップセレクト信号／ＣＳおよ
びアウトプット信号／ＯＥが動作サイクルと同期してロ
ウレベルに設定される。アドレスＡＤＤは各サイクル毎
に指定される。ここで、サイクルの切り替わりの際にア
ドレスＡＤＤが変化すると、図示しないアドレス遷移検
出回路により、このアドレスＡＤＤの遷移が検出されて
パルス信号ＳＡＴＤが生成される。
モードエントリー回路ＭＯＤの動作を概略的に説明す
る。リード動作の場合、ライトイネーブル信号／ＷＥは
ハイレベルに保持され、チップセレクト信号／ＣＳおよ
びアウトプット信号／ＯＥが動作サイクルと同期してロ
ウレベルに設定される。アドレスＡＤＤは各サイクル毎
に指定される。ここで、サイクルの切り替わりの際にア
ドレスＡＤＤが変化すると、図示しないアドレス遷移検
出回路により、このアドレスＡＤＤの遷移が検出されて
パルス信号ＳＡＴＤが生成される。
【００４３】リードライト判定部ＲＷＪは、リードサイ
クルＴ１〜Ｔ４の期間、リードライト識別信号ＳＲＷと
してハイレベルを出力し、ライトサイクルＴ５，Ｔ６の
期間、リードライト識別信号ＳＲＷとしてロウレベルを
出力する。モード判定部ＡＤＪは、リードライト識別信
号ＳＷＲがハイレベルにある期間において、最終アドレ
スに対するリードアクセスが２サイクル連続した場合、
動作モードのエントリーの要求がなされているものと判
断する。そして、この要求を受け付けてモードエントリ
ー信号ＭＥＮＴとしてハイレベルを出力する。図１０に
示す例では、リードサイクルＴ３とＴ４とにおいて、最
終アドレス［１ＦＦＦＦＦｈ」に対するリードサイクル
が連続しており、サイクルＴ４において、モードエント
リー信号ＭＥＮＴがハイレベルになっている。
クルＴ１〜Ｔ４の期間、リードライト識別信号ＳＲＷと
してハイレベルを出力し、ライトサイクルＴ５，Ｔ６の
期間、リードライト識別信号ＳＲＷとしてロウレベルを
出力する。モード判定部ＡＤＪは、リードライト識別信
号ＳＷＲがハイレベルにある期間において、最終アドレ
スに対するリードアクセスが２サイクル連続した場合、
動作モードのエントリーの要求がなされているものと判
断する。そして、この要求を受け付けてモードエントリ
ー信号ＭＥＮＴとしてハイレベルを出力する。図１０に
示す例では、リードサイクルＴ３とＴ４とにおいて、最
終アドレス［１ＦＦＦＦＦｈ」に対するリードサイクル
が連続しており、サイクルＴ４において、モードエント
リー信号ＭＥＮＴがハイレベルになっている。
【００４４】次に、モード設定部ＣＤＥは、上述のリー
ドサイクルＴ４においてリードライト識別信号ＳＲＷが
ハイレベルになり、かつリードサイクルＴ４に続くライ
トサイクルＴ５，Ｔ６において先頭アドレス「００００
００ｈ」がアドレスＡＤＤとして指定された場合、外部
のデータＤＱに基づきモードデータＭＤＡＴＡを生成す
る。このとき、データ入出力回路系ＤＩＯは非活性化さ
れ、読み出しデータの出力が禁止される。モードデータ
ＭＤＡＴＡは、エントリーすべき動作モードに応じて、
半導体メモリの内部回路の信号経路を組み替えるために
必要とされるデータセットであり、動作モードに応じた
ものが予め準備される。このモードデータＭＤＡＴＡが
出力されることにより、この半導体メモリの内部回路の
状態が切り替わり、エントリーされた動作モードでの動
作が可能となる。即ち、エントリーされた動作モードが
確定する。
ドサイクルＴ４においてリードライト識別信号ＳＲＷが
ハイレベルになり、かつリードサイクルＴ４に続くライ
トサイクルＴ５，Ｔ６において先頭アドレス「００００
００ｈ」がアドレスＡＤＤとして指定された場合、外部
のデータＤＱに基づきモードデータＭＤＡＴＡを生成す
る。このとき、データ入出力回路系ＤＩＯは非活性化さ
れ、読み出しデータの出力が禁止される。モードデータ
ＭＤＡＴＡは、エントリーすべき動作モードに応じて、
半導体メモリの内部回路の信号経路を組み替えるために
必要とされるデータセットであり、動作モードに応じた
ものが予め準備される。このモードデータＭＤＡＴＡが
出力されることにより、この半導体メモリの内部回路の
状態が切り替わり、エントリーされた動作モードでの動
作が可能となる。即ち、エントリーされた動作モードが
確定する。
【００４５】図１０に示す例では、最初のライトサイク
ルＴ５において動作モードの種類が確定され、その次の
ライトサイクルＴ６において、動作モードの詳細な条件
が確定される。これら動作モードの種類と詳細な条件
は、上述の図４に示す例に従って設定される。例えば、
エントリーすべき動作モードとして、４メガビット相当
の記憶領域についてのパーシャルリフレッシュモードを
想定した場合、最初のライトサイクルにおいて、動作モ
ードの種類である「パーシャルリフレッシュモード」を
特定するデータをデータＤＱとして指定する。続くライ
トサイクルＴ６において、リフレッシュすべき記憶領域
の規模を特定するデータをデータＤＱとして指定する。
これにより、エントリーすべき動作モードが確定され、
この動作モードに応じたモードデータＭＤＡＴＡが生成
される。
ルＴ５において動作モードの種類が確定され、その次の
ライトサイクルＴ６において、動作モードの詳細な条件
が確定される。これら動作モードの種類と詳細な条件
は、上述の図４に示す例に従って設定される。例えば、
エントリーすべき動作モードとして、４メガビット相当
の記憶領域についてのパーシャルリフレッシュモードを
想定した場合、最初のライトサイクルにおいて、動作モ
ードの種類である「パーシャルリフレッシュモード」を
特定するデータをデータＤＱとして指定する。続くライ
トサイクルＴ６において、リフレッシュすべき記憶領域
の規模を特定するデータをデータＤＱとして指定する。
これにより、エントリーすべき動作モードが確定され、
この動作モードに応じたモードデータＭＤＡＴＡが生成
される。
【００４６】本発明に係る半導体メモリは、外部から見
れば非同期式のメモリであって、通常動作では、外部の
同期信号を要することなく、チップセレクト信号／ＣＳ
或いはアドレスＡＤＤに基づきデータの書き込み動作や
読み出し動作を行う。また、本発明に係る半導体メモリ
は、連続するサイクルで同一アドレスが指定された場合
に動作モードの設定を行うものであるが、サイクル毎に
チップセレクト信号／ＣＳを変化させ、このチップセレ
クト信号／ＣＳを同期信号として活用することにより、
誤エントリーを有効に防止するように構成されている。
れば非同期式のメモリであって、通常動作では、外部の
同期信号を要することなく、チップセレクト信号／ＣＳ
或いはアドレスＡＤＤに基づきデータの書き込み動作や
読み出し動作を行う。また、本発明に係る半導体メモリ
は、連続するサイクルで同一アドレスが指定された場合
に動作モードの設定を行うものであるが、サイクル毎に
チップセレクト信号／ＣＳを変化させ、このチップセレ
クト信号／ＣＳを同期信号として活用することにより、
誤エントリーを有効に防止するように構成されている。
【００４７】次に、図１１を参照して、図７および図８
に示すモード判定部ＡＤＪの動作を説明する。このモー
ド判定部ＡＤＪは、最終アドレス「１ＦＦＦＦＦｈ」が
２サイクルにわたって連続した場合にモードエントリー
信号ＭＥＮＴを出力する。以下、具体的に説明する。ま
ず、電源投入の際、図８に示すトグルフリップフロップ
ＴＲＦの初期の安定状態が定まる。この例では、初期状
態において、ラッチ信号ＳＬＡがハイレベルであり、ラ
ッチ信号ＳＬＢがロウレベルであるものとする。このよ
うな状態から、リードサイクルＴ１が開始すると、後述
するようにリードライト判定部ＲＷＪが動作して、リー
ドライト識別信号ＳＲＷとしてハイレベルが出力され
る。
に示すモード判定部ＡＤＪの動作を説明する。このモー
ド判定部ＡＤＪは、最終アドレス「１ＦＦＦＦＦｈ」が
２サイクルにわたって連続した場合にモードエントリー
信号ＭＥＮＴを出力する。以下、具体的に説明する。ま
ず、電源投入の際、図８に示すトグルフリップフロップ
ＴＲＦの初期の安定状態が定まる。この例では、初期状
態において、ラッチ信号ＳＬＡがハイレベルであり、ラ
ッチ信号ＳＬＢがロウレベルであるものとする。このよ
うな状態から、リードサイクルＴ１が開始すると、後述
するようにリードライト判定部ＲＷＪが動作して、リー
ドライト識別信号ＳＲＷとしてハイレベルが出力され
る。
【００４８】図７に示す論理積ゲートＧＡは、リードラ
イト識別信号ＳＲＷを受けて活性化され、アドレス検出
信号ＳＣＡ，ＳＣＢの組み合わせに応じてモードエント
リー信号ＭＥＮＴを出力する。また、同じく後述するラ
ッチ制御回路ＬＣＮＴが動作し、ラッチ信号ＳＬＡとラ
ッチ信号ＳＬＢとをリードサイクル毎に交互に出力す
る。図１１に示す例では、リードサイクルＴ１，Ｔ３に
おいてラッチ信号ＳＬＡが出力され、リードサイクルＴ
２，Ｔ４においてラッチ信号ＳＬＢが出力されており、
これらラッチ信号が交互に出力されている。
イト識別信号ＳＲＷを受けて活性化され、アドレス検出
信号ＳＣＡ，ＳＣＢの組み合わせに応じてモードエント
リー信号ＭＥＮＴを出力する。また、同じく後述するラ
ッチ制御回路ＬＣＮＴが動作し、ラッチ信号ＳＬＡとラ
ッチ信号ＳＬＢとをリードサイクル毎に交互に出力す
る。図１１に示す例では、リードサイクルＴ１，Ｔ３に
おいてラッチ信号ＳＬＡが出力され、リードサイクルＴ
２，Ｔ４においてラッチ信号ＳＬＢが出力されており、
これらラッチ信号が交互に出力されている。
【００４９】この一方、アドレス検出部ＡＤＥＴを構成
するリードアドレス比較器ＲＣＭＰは、外部から指定さ
れるアドレスＡＤＤと、リードアドレスレジスタＲＲＥ
Ｇに特定リードアドレスＡＤＤＲとして記憶された最終
アドレス「１ＦＦＦＦＦｈ」とを比較し、これらが一致
した場合に、アドレス検出信号ＳＣＲとしてハイレベル
を出力する。図１１に示す例では、リードサイクルＴ
３，Ｔ４において、外部アドレスＡＤＤが最終アドレス
と一致し、アドレス検出信号ＳＣＲとしてハイレベルが
出力されている。
するリードアドレス比較器ＲＣＭＰは、外部から指定さ
れるアドレスＡＤＤと、リードアドレスレジスタＲＲＥ
Ｇに特定リードアドレスＡＤＤＲとして記憶された最終
アドレス「１ＦＦＦＦＦｈ」とを比較し、これらが一致
した場合に、アドレス検出信号ＳＣＲとしてハイレベル
を出力する。図１１に示す例では、リードサイクルＴ
３，Ｔ４において、外部アドレスＡＤＤが最終アドレス
と一致し、アドレス検出信号ＳＣＲとしてハイレベルが
出力されている。
【００５０】アドレス検出信号ＳＣＲは、ラッチ信号Ｓ
ＬＡ，ＳＬＢに基づき、ラッチＬＡＴＡまたはラッチＬ
ＡＴＢの何れかに取り込まれる。図１１では、リードサ
イクルＴ３において、ラッチ信号ＳＬＡがハイレベルに
なるので、アドレス検出信号ＳＣＲはラッチＬＡＴＡに
取り込まれ、アドレス検出信号ＳＣＡとして出力され
る。このとき、ラッチＬＡＴＢには、その前のリードサ
イクルＴ２においてロウレベルのアドレス検出信号ＳＣ
Ｒが取り込まれているので、リードサイクルＴ３におい
てラッチＬＡＴＢから出力されるアドレス検出信号ＳＣ
Ｂはロウレベルである。従って、これらアドレス検出信
号ＳＣＡ，ＳＣＢを入力する論理積ゲートＧＡは、モー
ドエントリー信号ＭＥＮＴとしてロウレベルを出力す
る。
ＬＡ，ＳＬＢに基づき、ラッチＬＡＴＡまたはラッチＬ
ＡＴＢの何れかに取り込まれる。図１１では、リードサ
イクルＴ３において、ラッチ信号ＳＬＡがハイレベルに
なるので、アドレス検出信号ＳＣＲはラッチＬＡＴＡに
取り込まれ、アドレス検出信号ＳＣＡとして出力され
る。このとき、ラッチＬＡＴＢには、その前のリードサ
イクルＴ２においてロウレベルのアドレス検出信号ＳＣ
Ｒが取り込まれているので、リードサイクルＴ３におい
てラッチＬＡＴＢから出力されるアドレス検出信号ＳＣ
Ｂはロウレベルである。従って、これらアドレス検出信
号ＳＣＡ，ＳＣＢを入力する論理積ゲートＧＡは、モー
ドエントリー信号ＭＥＮＴとしてロウレベルを出力す
る。
【００５１】続くライトサイクルＴ４において、ラッチ
信号ＳＬＢがハイレベルになると、アドレス検出信号Ｓ
ＣＲが他方のラッチＬＡＴＢに取り込まれ、アドレス検
出信号ＳＣＢとして出力される。このとき、外部のアド
レスＡＤＤは同じく最終アドレス「１ＦＦＦＦＦｈ」で
あるから、アドレス検出信号ＳＣＲはハイレベルに保持
される。また、ラッチＬＡＴＡには、リードサイクルＴ
３においてハイレベルが取り込まれているので、ライト
サイクルＴ４においてアドレス検出信号ＳＣＢはハイレ
ベルに保持される。従って、論理積ゲートＧＡはモード
エントリー信号ＭＥＮＴとしてハイレベルを出力する。
以上により、最終アドレス「１ＦＦＦＦＦｈ」が２サイ
クルにわたって連続した場合にモードエントリー信号Ｍ
ＥＮＴとしてハイレベルが出力され、この信号により、
エントリーの要求を把握することが可能となる。
信号ＳＬＢがハイレベルになると、アドレス検出信号Ｓ
ＣＲが他方のラッチＬＡＴＢに取り込まれ、アドレス検
出信号ＳＣＢとして出力される。このとき、外部のアド
レスＡＤＤは同じく最終アドレス「１ＦＦＦＦＦｈ」で
あるから、アドレス検出信号ＳＣＲはハイレベルに保持
される。また、ラッチＬＡＴＡには、リードサイクルＴ
３においてハイレベルが取り込まれているので、ライト
サイクルＴ４においてアドレス検出信号ＳＣＢはハイレ
ベルに保持される。従って、論理積ゲートＧＡはモード
エントリー信号ＭＥＮＴとしてハイレベルを出力する。
以上により、最終アドレス「１ＦＦＦＦＦｈ」が２サイ
クルにわたって連続した場合にモードエントリー信号Ｍ
ＥＮＴとしてハイレベルが出力され、この信号により、
エントリーの要求を把握することが可能となる。
【００５２】次に、図１２を参照して、図９に示すリー
ドライト判定部ＲＷＪの動作を説明する。リードライト
判定部ＲＷＪは、チップイネーブル信号／ＣＳとアウト
プットイネーブル信号／ＯＥとライトイネーブル信号／
ＷＥとの組み合わせを判別して、リードサイクル（リー
ド動作）とライトサイクル（ライト動作）を識別するも
のである。以下、詳細に説明する。図１２において、サ
イクルＴ１０，Ｔ２０がリードサイクルである場合、論
理積ゲートＧＡＣは、これらのサイクルにおいてセット
信号ＳＥとしてハイレベルを出力する。この場合、論理
積ゲートＧＡＤはリセット信号ＲＥとしてロウレベルを
維持するので、リセットセットフリップフロップＲＳＦ
は、リードライト識別信号ＳＲＷとしてハイレベルを出
力する。
ドライト判定部ＲＷＪの動作を説明する。リードライト
判定部ＲＷＪは、チップイネーブル信号／ＣＳとアウト
プットイネーブル信号／ＯＥとライトイネーブル信号／
ＷＥとの組み合わせを判別して、リードサイクル（リー
ド動作）とライトサイクル（ライト動作）を識別するも
のである。以下、詳細に説明する。図１２において、サ
イクルＴ１０，Ｔ２０がリードサイクルである場合、論
理積ゲートＧＡＣは、これらのサイクルにおいてセット
信号ＳＥとしてハイレベルを出力する。この場合、論理
積ゲートＧＡＤはリセット信号ＲＥとしてロウレベルを
維持するので、リセットセットフリップフロップＲＳＦ
は、リードライト識別信号ＳＲＷとしてハイレベルを出
力する。
【００５３】次に、サイクルＴ３０，Ｔ４０がライトサ
イクルである場合、論理積ゲートＧＡＤは、これらのサ
イクルにおいてリセット信号ＲＥとしてハイレベルを出
力する。この場合、論理積ゲートＧＡＣはセット信号Ｓ
Ｅとしてロウレベルを維持するので、リセットセットフ
リップフロップＲＳＦは、リードライト識別信号ＳＲＷ
としてロウレベルを出力する。これにより、リードライ
ト識別信号ＳＲＷは、リードサイクルが連続した場合に
ハイレベルを維持し、ライトサイクルが連続した場合に
ロウレベルを維持する。従って、このリードライト識別
信号ＳＲＷにより、リードサイクルとライトサイクルを
識別することが可能となる。以上により、この実施の形
態１に係る半導体メモリの動作モードのエントリーが完
了する。この後、半導体メモリは、エントリーされた動
作モードで所定の動作を行う。
イクルである場合、論理積ゲートＧＡＤは、これらのサ
イクルにおいてリセット信号ＲＥとしてハイレベルを出
力する。この場合、論理積ゲートＧＡＣはセット信号Ｓ
Ｅとしてロウレベルを維持するので、リセットセットフ
リップフロップＲＳＦは、リードライト識別信号ＳＲＷ
としてロウレベルを出力する。これにより、リードライ
ト識別信号ＳＲＷは、リードサイクルが連続した場合に
ハイレベルを維持し、ライトサイクルが連続した場合に
ロウレベルを維持する。従って、このリードライト識別
信号ＳＲＷにより、リードサイクルとライトサイクルを
識別することが可能となる。以上により、この実施の形
態１に係る半導体メモリの動作モードのエントリーが完
了する。この後、半導体メモリは、エントリーされた動
作モードで所定の動作を行う。
【００５４】以上の動作をまとめると、以下のようにな
る。 （１）リードライト判定部ＲＷＪは、現在のサイクルが
リードサイクルかライトサイクルかを判定して、現在の
サイクルが何れのサイクルであるかを識別するためのリ
ードライト識別信号ＳＲＷを出力する。 （２）ここで、現在のサイクルがリードサイクルである
場合、モード判定部ＡＤＪは、各サイクルについて、外
部から入力されるアドレスＡＤＤが最終アドレスと一致
するか否かを判定し、最終アドレスに対するリードサイ
クルが連続した場合にモードエントリー信号ＭＥＮＴを
出力する。 （３）モード設定部ＣＤＥは、モードエントリー信号Ｍ
ＥＮＴを入力すると、現在のサイクルがライトサイクル
であって、外部アドレスが先頭アドレスと一致する場
合、外部から指定されるデータＤＱをデコードしてモー
ドデータＭＤＡＴＡを生成する。
る。 （１）リードライト判定部ＲＷＪは、現在のサイクルが
リードサイクルかライトサイクルかを判定して、現在の
サイクルが何れのサイクルであるかを識別するためのリ
ードライト識別信号ＳＲＷを出力する。 （２）ここで、現在のサイクルがリードサイクルである
場合、モード判定部ＡＤＪは、各サイクルについて、外
部から入力されるアドレスＡＤＤが最終アドレスと一致
するか否かを判定し、最終アドレスに対するリードサイ
クルが連続した場合にモードエントリー信号ＭＥＮＴを
出力する。 （３）モード設定部ＣＤＥは、モードエントリー信号Ｍ
ＥＮＴを入力すると、現在のサイクルがライトサイクル
であって、外部アドレスが先頭アドレスと一致する場
合、外部から指定されるデータＤＱをデコードしてモー
ドデータＭＤＡＴＡを生成する。
【００５５】この実施の形態１によれば、リードサイク
ルおよびライトサイクルのタイミング仕様は、通常のタ
イミング仕様と同一にできるため、この半導体メモリを
使用するシステム側に特別なタイミング仕様を準備する
必要がなく、従って、タイミング設計を複雑化すること
なく、動作モードのエントリーを行うことができる。ま
た、同一の特定のアドレスが複数のリードサイクルにわ
たって連続した場合に動作モードのエントリーを受け付
けるようにしたので、誤エントリーを有効に防止するこ
とができる。さらに、通常のアプリケーションでは使用
される頻度の少ない最終アドレスに対してリードアクセ
スが２回連続した場合に動作モードのエントリーが許可
されるので、アプリケーション上のアドレス空間の制約
を最少限に留めることができる。
ルおよびライトサイクルのタイミング仕様は、通常のタ
イミング仕様と同一にできるため、この半導体メモリを
使用するシステム側に特別なタイミング仕様を準備する
必要がなく、従って、タイミング設計を複雑化すること
なく、動作モードのエントリーを行うことができる。ま
た、同一の特定のアドレスが複数のリードサイクルにわ
たって連続した場合に動作モードのエントリーを受け付
けるようにしたので、誤エントリーを有効に防止するこ
とができる。さらに、通常のアプリケーションでは使用
される頻度の少ない最終アドレスに対してリードアクセ
スが２回連続した場合に動作モードのエントリーが許可
されるので、アプリケーション上のアドレス空間の制約
を最少限に留めることができる。
【００５６】＜実施の形態２＞以下、この発明に係る実
施の形態２を説明する。この実施の形態２では、上述の
実施の形態１に係る構成において、図５に示すモード判
定部ＡＤＪに代え、図１３に示すモード判定部ＡＤＪ２
を備える。このモード判定部ＡＤＪ２は、図７に示すモ
ード判定部ＡＤＪの構成において、ラッチＬＡＴＡ，Ｌ
ＡＴＢおよびラッチ制御回路ＬＣＮＴに代え、シフトレ
ジスタＳＲＥＧを備える。このシフトレジスタＳＲＥＧ
は、レジスタＲＡとレジスタＲＢとから構成される。
施の形態２を説明する。この実施の形態２では、上述の
実施の形態１に係る構成において、図５に示すモード判
定部ＡＤＪに代え、図１３に示すモード判定部ＡＤＪ２
を備える。このモード判定部ＡＤＪ２は、図７に示すモ
ード判定部ＡＤＪの構成において、ラッチＬＡＴＡ，Ｌ
ＡＴＢおよびラッチ制御回路ＬＣＮＴに代え、シフトレ
ジスタＳＲＥＧを備える。このシフトレジスタＳＲＥＧ
は、レジスタＲＡとレジスタＲＢとから構成される。
【００５７】この実施の形態２では、シフトレジスタＳ
ＲＥＧは、パルス信号ＳＡＴＤに基づきアドレス検出信
号ＳＣを初段のレジスタＲＡに取り込んで次段のレジス
タＲＢにシフトさせる。従って、シフトレジスタＳＲＥ
Ｇの内容はサイクルの進行に従って随時更新され、レジ
スタＲＡ，ＲＢには、常に新たなサイクルで得られるア
ドレス検出信号ＳＣＲと、その前のサイクルで得られた
アドレス検出信号ＳＣＲとが保持される。これらレジス
タＲＡ，ＲＢに取り込まれたアドレス検出信号ＳＣＲ
は、それぞれアドレス検出信号ＳＲＡ，ＳＲＢとして論
理積ゲートＧＡに出力される。論理積ゲートＧＡは、ア
ドレス検出信号ＳＲＡ，ＳＲＢを入力して論理積を演算
し、モードエントリー信号ＭＥＮＴを出力する。
ＲＥＧは、パルス信号ＳＡＴＤに基づきアドレス検出信
号ＳＣを初段のレジスタＲＡに取り込んで次段のレジス
タＲＢにシフトさせる。従って、シフトレジスタＳＲＥ
Ｇの内容はサイクルの進行に従って随時更新され、レジ
スタＲＡ，ＲＢには、常に新たなサイクルで得られるア
ドレス検出信号ＳＣＲと、その前のサイクルで得られた
アドレス検出信号ＳＣＲとが保持される。これらレジス
タＲＡ，ＲＢに取り込まれたアドレス検出信号ＳＣＲ
は、それぞれアドレス検出信号ＳＲＡ，ＳＲＢとして論
理積ゲートＧＡに出力される。論理積ゲートＧＡは、ア
ドレス検出信号ＳＲＡ，ＳＲＢを入力して論理積を演算
し、モードエントリー信号ＭＥＮＴを出力する。
【００５８】ここで、モードエントリー信号ＭＥＮＴ
は、レジスタＲＡ，ＲＢから出力されるアドレス検出信
号ＳＲＡ，ＳＲＢが共にハイレベルの場合にハイレベル
となる。このことは、今回のサイクルと前回のサイクル
で、最終アドレスと一致するアドレスＡＤＤが検出され
たことを意味する。従って、上述の実施の形態１と同様
に、最終アドレスに対するリードサイクルが連続した場
合にハイレベルとなるモードエントリー信号ＭＥＮＴを
得る。その他の動作は、上述の実施の形態１と同様であ
る。
は、レジスタＲＡ，ＲＢから出力されるアドレス検出信
号ＳＲＡ，ＳＲＢが共にハイレベルの場合にハイレベル
となる。このことは、今回のサイクルと前回のサイクル
で、最終アドレスと一致するアドレスＡＤＤが検出され
たことを意味する。従って、上述の実施の形態１と同様
に、最終アドレスに対するリードサイクルが連続した場
合にハイレベルとなるモードエントリー信号ＭＥＮＴを
得る。その他の動作は、上述の実施の形態１と同様であ
る。
【００５９】この実施の形態２に係るアドレス判定部Ａ
ＤＪ２によれば、上述の実施の形態１に係るアドレス判
定回路ＡＤＪに比較して、チップセレクト信号／ＣＳを
必要とせず、従って回路構成を簡略化することができ
る。なお、この実施の形態２では、２段構成のシフトレ
ジスタを用いたが、例えば最終アドレスに対するリード
サイクルが３サイクル連続した場合にエントリーを受け
付けるものとすれば、３段構成のシフトレジスタを採用
すればよく、適宜段数を設定すればよい。
ＤＪ２によれば、上述の実施の形態１に係るアドレス判
定回路ＡＤＪに比較して、チップセレクト信号／ＣＳを
必要とせず、従って回路構成を簡略化することができ
る。なお、この実施の形態２では、２段構成のシフトレ
ジスタを用いたが、例えば最終アドレスに対するリード
サイクルが３サイクル連続した場合にエントリーを受け
付けるものとすれば、３段構成のシフトレジスタを採用
すればよく、適宜段数を設定すればよい。
【００６０】次に、参考までに、図２に示すフローを援
用して、上述の図６に示すアドレス判定回路ＭＤＪおよ
びコマンドデコーダＭＤＳの機能をソフトウェア上に実
現した例を説明する。図６において、リードアドレス比
較器ＲＣＭＰは、外部のアドレスＡＤＤとリードアドレ
スレジスタＲＲＥＧ内の最終アドレスとを比較し、最終
アドレスが指定されたか否かを判定する（ステップＳ
１）。ここで、リードサイクルＴ１からＴ２にかけて
は、外部のアドレスＡＤＤと最終アドレスとが一致せ
ず、外部のアドレスＡＤＤが最終アドレスではないの
で、一致するまでこの判定処理を繰り返す（ステップＳ
１：ＮＯ）。
用して、上述の図６に示すアドレス判定回路ＭＤＪおよ
びコマンドデコーダＭＤＳの機能をソフトウェア上に実
現した例を説明する。図６において、リードアドレス比
較器ＲＣＭＰは、外部のアドレスＡＤＤとリードアドレ
スレジスタＲＲＥＧ内の最終アドレスとを比較し、最終
アドレスが指定されたか否かを判定する（ステップＳ
１）。ここで、リードサイクルＴ１からＴ２にかけて
は、外部のアドレスＡＤＤと最終アドレスとが一致せ
ず、外部のアドレスＡＤＤが最終アドレスではないの
で、一致するまでこの判定処理を繰り返す（ステップＳ
１：ＮＯ）。
【００６１】続いて、リードサイクルＴ３において、外
部アドレスＡＤＤとして最終アドレス「１ＦＦＦＦＦ
ｈ」が指定され、外部のアドレスＡＤＤと最終アドレス
が一致した場合、リードアドレス比較器ＲＣＭＰは、外
部のアドレスＡＤＤが最終アドレスであると判定し、ア
ドレス検出信号ＳＣＲとしてハイレベルを出力する（ス
テップＳ１：ＹＥＳ）。次のリードサイクルＴ４でも、
アドレスＡＤＤとして最終アドレスが指定されているの
で、アドレス検出信号ＳＣＲはハイレベルに維持される
（ステップＳ２：ＹＥＳ）。ただし、リードサイクルＴ
４において、最終アドレスが指定されなかった場合、上
述のステップＳ１に処理が戻され、同様の処理が繰り返
し実行される。以上により、動作モードのエントリーが
受け付けられる（ステップＳ３）。
部アドレスＡＤＤとして最終アドレス「１ＦＦＦＦＦ
ｈ」が指定され、外部のアドレスＡＤＤと最終アドレス
が一致した場合、リードアドレス比較器ＲＣＭＰは、外
部のアドレスＡＤＤが最終アドレスであると判定し、ア
ドレス検出信号ＳＣＲとしてハイレベルを出力する（ス
テップＳ１：ＹＥＳ）。次のリードサイクルＴ４でも、
アドレスＡＤＤとして最終アドレスが指定されているの
で、アドレス検出信号ＳＣＲはハイレベルに維持される
（ステップＳ２：ＹＥＳ）。ただし、リードサイクルＴ
４において、最終アドレスが指定されなかった場合、上
述のステップＳ１に処理が戻され、同様の処理が繰り返
し実行される。以上により、動作モードのエントリーが
受け付けられる（ステップＳ３）。
【００６２】続くライトサイクルＴ５では、ライトアド
レス比較器ＷＣＭＰが、外部のアドレスＡＤＤとライト
アドレスレジスタＷＲＥＧ内の先頭アドレス「００００
００ｈ」とを比較し、先頭アドレスが指定されたか否か
を判定する（ステップＳ４）。ここで、先頭アドレスが
指定された場合、コマンドデコーダＭＤＳは、動作モー
ドの種類を設定する（ステップＳ５）。この場合、コマ
ンドデコーダＭＤＪは、設定すべき動作モードの種類を
表すデータとして、パーシャルリフレッシュモードを指
定するモードデータＭＤＡＴＡを出力する。ただし、先
頭アドレスが指定されていないと判断した場合（ステッ
プＳ４：ＮＯ）、上述のステップＳ１に処理を戻し、同
様の処理を繰り返し実行する。
レス比較器ＷＣＭＰが、外部のアドレスＡＤＤとライト
アドレスレジスタＷＲＥＧ内の先頭アドレス「００００
００ｈ」とを比較し、先頭アドレスが指定されたか否か
を判定する（ステップＳ４）。ここで、先頭アドレスが
指定された場合、コマンドデコーダＭＤＳは、動作モー
ドの種類を設定する（ステップＳ５）。この場合、コマ
ンドデコーダＭＤＪは、設定すべき動作モードの種類を
表すデータとして、パーシャルリフレッシュモードを指
定するモードデータＭＤＡＴＡを出力する。ただし、先
頭アドレスが指定されていないと判断した場合（ステッ
プＳ４：ＮＯ）、上述のステップＳ１に処理を戻し、同
様の処理を繰り返し実行する。
【００６３】ライトサイクルＴ５において動作モードが
設定されると、続くライトサイクルＴ６において、ライ
トアドレス比較部ＷＣＭＰは、上述のステップＳ４と同
様にアドレスの比較を行う。このサイクルでも、外部ア
ドレスＡＤＤとして先頭アドレスが指定されているの
で、アドレス検出信号ＳＣＷが出力される。コマンドデ
コーダＭＤＳは、これを受けて、動作モードの詳細な条
件の設定を行う。この例では、パーシャルリフレッシュ
モードでリフレッシュすべき記憶領域を設定する。ただ
し、先頭アドレスが指定されていないと判断した場合
（ステップＳ６：ＮＯ）、上述のステップＳ１に処理を
戻し、同様の処理を繰り返し実行する。以上により、エ
ントリーすべき動作モードが確定される。この後、半導
体メモリは、エントリーされた動作モードで所定の動作
を行う。
設定されると、続くライトサイクルＴ６において、ライ
トアドレス比較部ＷＣＭＰは、上述のステップＳ４と同
様にアドレスの比較を行う。このサイクルでも、外部ア
ドレスＡＤＤとして先頭アドレスが指定されているの
で、アドレス検出信号ＳＣＷが出力される。コマンドデ
コーダＭＤＳは、これを受けて、動作モードの詳細な条
件の設定を行う。この例では、パーシャルリフレッシュ
モードでリフレッシュすべき記憶領域を設定する。ただ
し、先頭アドレスが指定されていないと判断した場合
（ステップＳ６：ＮＯ）、上述のステップＳ１に処理を
戻し、同様の処理を繰り返し実行する。以上により、エ
ントリーすべき動作モードが確定される。この後、半導
体メモリは、エントリーされた動作モードで所定の動作
を行う。
【００６４】この参考例によれば、一連の判定処理がソ
フトウェア上でなされるので、ハードウェア上の負担を
低減させることができる。もちろん、この一連の処理機
能をハードウェアにより実現してもよい。なお、上述の
実施の形態１および２に係る半導体メモリによれば、動
作モードのエントリーを行う場合であっても、リードサ
イクルおよびライトサイクルでのタイミング仕様として
既定のタイミング仕様が適用される。従って、最小サイ
クルタイムで動作しながら、動作モードのエントリーを
高速に行うことができる。
フトウェア上でなされるので、ハードウェア上の負担を
低減させることができる。もちろん、この一連の処理機
能をハードウェアにより実現してもよい。なお、上述の
実施の形態１および２に係る半導体メモリによれば、動
作モードのエントリーを行う場合であっても、リードサ
イクルおよびライトサイクルでのタイミング仕様として
既定のタイミング仕様が適用される。従って、最小サイ
クルタイムで動作しながら、動作モードのエントリーを
高速に行うことができる。
【００６５】＜実施の形態３＞以下、この発明に係る実
施の形態３を説明する。図１４は、この発明に係る実施
の形態３の構成を示す図である。図１４には、図１の動
作モードエントリー回路ＭＯＤの構成の一例が示されて
おり、図１のモードデータＭＤＡＴＡは、パーシャルリ
フレッシュの切換え信号とされている。また、この実施
の形態３は、アドレスのスキューに対するモードの誤エ
ントリーを防止する構成もその特徴の１つとしている。
施の形態３を説明する。図１４は、この発明に係る実施
の形態３の構成を示す図である。図１４には、図１の動
作モードエントリー回路ＭＯＤの構成の一例が示されて
おり、図１のモードデータＭＤＡＴＡは、パーシャルリ
フレッシュの切換え信号とされている。また、この実施
の形態３は、アドレスのスキューに対するモードの誤エ
ントリーを防止する構成もその特徴の１つとしている。
【００６６】より詳細には、図１４を参照すると、この
実施の形態に係る動作モードエントリー回路は、プログ
ラムされたアドレスを記憶するアドレスレジスタＡＲＥ
Ｇと、アドレス信号ＡＤＤと、アドレスレジスタＡＲＥ
Ｇのアドレスとを入力し、入力した２つのアドレスを比
較するアドレス比較器ＡＣＭＰと、制御端子より入力さ
れるチップセレクト信号／ＣＳを受け反転出力するイン
バータＩＮＶ１と、インバータＩＮＶ１の出力信号（チ
ップセレクト信号／ＣＳの反転信号）を受け、チップセ
レクト信号／ＣＳのロウレベルへの遷移に同期した所定
のパルス幅のワンショットパルス信号を生成するワンシ
ョットパルス発生器ＰＧ１と、制御端子より入力される
アウトプットイネーブル信号／ＯＥを受け反転出力する
インバータＩＮＶ２と、制御端子より入力されるライト
イネーブル信号／ＷＥを受け反転出力するインバータＩ
ＮＶ３と、アドレス比較器ＡＣＭＰの出力信号を、ワン
ショットパルス発生器ＰＧ１から出力されるワンショッ
トパルス信号の立ち上がりエッジでサンプルして出力す
るレジスタＲＥＧ３と、インバータＩＮＶ２の出力信号
（アウトプットイネーブル信号／ＯＥの反転信号）をワ
ンショットパルス発生器ＰＧ１から出力されるワンショ
ットパルス信号の立ち上がりエッジでサンプルして出力
するレジスタＲＥＧ４と、インバータＩＮＶ３の出力信
号（ライトイネーブル信号／ＷＥの反転信号）をワンシ
ョットパルス発生器ＰＧ１から出力されるワンショット
パルス信号の立ち上がりエッジでサンプルして出力する
レジスタＲＥＧ５と、ワンショットパルス発生器ＰＧ１
の出力信号とレジスタＲＥＧ３の出力信号とレジスタＲ
ＥＧ４の出力信号を３つの入力端子よりそれぞれ入力
し、３つの入力信号の論理積を出力する３入力の論理積
ゲート回路ＡＮＤ１と、ワンショットパルス発生器ＰＧ
１の出力信号とレジスタＲＥＧ３の出力信号とレジスタ
ＲＥＧ５の出力信号を３つの入力端子よりそれぞれ入力
し、３つの入力信号の論理積を出力する３入力の論理積
ゲート回路ＡＮＤ２と、を備えている。
実施の形態に係る動作モードエントリー回路は、プログ
ラムされたアドレスを記憶するアドレスレジスタＡＲＥ
Ｇと、アドレス信号ＡＤＤと、アドレスレジスタＡＲＥ
Ｇのアドレスとを入力し、入力した２つのアドレスを比
較するアドレス比較器ＡＣＭＰと、制御端子より入力さ
れるチップセレクト信号／ＣＳを受け反転出力するイン
バータＩＮＶ１と、インバータＩＮＶ１の出力信号（チ
ップセレクト信号／ＣＳの反転信号）を受け、チップセ
レクト信号／ＣＳのロウレベルへの遷移に同期した所定
のパルス幅のワンショットパルス信号を生成するワンシ
ョットパルス発生器ＰＧ１と、制御端子より入力される
アウトプットイネーブル信号／ＯＥを受け反転出力する
インバータＩＮＶ２と、制御端子より入力されるライト
イネーブル信号／ＷＥを受け反転出力するインバータＩ
ＮＶ３と、アドレス比較器ＡＣＭＰの出力信号を、ワン
ショットパルス発生器ＰＧ１から出力されるワンショッ
トパルス信号の立ち上がりエッジでサンプルして出力す
るレジスタＲＥＧ３と、インバータＩＮＶ２の出力信号
（アウトプットイネーブル信号／ＯＥの反転信号）をワ
ンショットパルス発生器ＰＧ１から出力されるワンショ
ットパルス信号の立ち上がりエッジでサンプルして出力
するレジスタＲＥＧ４と、インバータＩＮＶ３の出力信
号（ライトイネーブル信号／ＷＥの反転信号）をワンシ
ョットパルス発生器ＰＧ１から出力されるワンショット
パルス信号の立ち上がりエッジでサンプルして出力する
レジスタＲＥＧ５と、ワンショットパルス発生器ＰＧ１
の出力信号とレジスタＲＥＧ３の出力信号とレジスタＲ
ＥＧ４の出力信号を３つの入力端子よりそれぞれ入力
し、３つの入力信号の論理積を出力する３入力の論理積
ゲート回路ＡＮＤ１と、ワンショットパルス発生器ＰＧ
１の出力信号とレジスタＲＥＧ３の出力信号とレジスタ
ＲＥＧ５の出力信号を３つの入力端子よりそれぞれ入力
し、３つの入力信号の論理積を出力する３入力の論理積
ゲート回路ＡＮＤ２と、を備えている。
【００６７】さらに、この実施の形態に係る動作モード
エントリー回路は、論理積ゲート回路ＡＮＤ１の出力端
子より出力される信号ＰＲＥの立ち上がりエッジで、ア
ドレス比較器ＡＣＭＰの出力信号をサンプルして出力す
るレジスタＲＥＧ１と、信号ＰＲＥの立ち上がりエッジ
で、レジスタＲＥＧ１の出力信号をサンプルして出力す
るレジスタＲＥＧ２と、を備えており、レジスタＲＥＧ
１の出力信号とレジスタＲＥＧ２の出力信号とを２つの
入力端子からそれぞれ入力し、入力した２つの信号の否
定論理積を出力する否定論理積ゲート回路ＮＡＮＤ１
と、否定論理積ゲート回路ＮＡＮＤ１の出力信号をセッ
ト信号ＳＥＴとして入力し、レジスタＲＥＧ３の出力信
号をリセット信号ＲＥＳとして入力するＳＲフリップフ
ロップ（「ＲＳフリップフロップ」とも呼ばれる）を備
えている。この非同期式のＳＲフリップフロップは、２
つの否定論理積ゲート回路ＮＡＮＤ２とＮＡＮＤ３から
構成されている。否定論理積ゲート回路ＮＡＮＤ２は、
否定論理積ゲート回路ＮＡＮＤ１の出力信号ＳＥＴと否
定論理積ゲート回路ＮＡＮＤ３の出力信号とを入力し、
その出力端子からモードエントリー信号ＭＥＮＴを出力
し、否定論理積ゲート回路ＮＡＮＤ３はレジスタＲＥＧ
３の出力信号ＲＥＳと否定論理積ゲート回路ＮＡＮＤ２
の出力信号を入力する。信号ＳＥＴがハイレベル、ＲＥ
Ｓがハイレベルのとき、このＳＲフリップフロップは、
もとの状態をそのまま保持する。モードエントリー信号
ＭＥＮＴがロウレベルで、信号ＳＥＴがロウレベルとな
り、信号ＲＥＳがハイレベルのとき、モードエントリー
信号ＭＥＮＴはハイレベルとなる（すなわちセットされ
る）。さらにモードエントリー信号ＭＥＮＴがハイレベ
ルで、信号ＳＥＴがハイレベル，ＲＥＳがロウレベルの
とき、モードエントリー信号ＭＥＮＴはロウレベルとな
る（すなわちリセットされる）。なお、ＳＲフリップフ
ロップを、図１４に示すように、２つの否定論理積ゲー
ト回路ＮＡＮＤ２とＮＡＮＤ３で構成した場合、信号Ｓ
ＥＴとＲＥＳＥＴはともにロウレベルでアクティブ状態
とされる。このＳＲフリップフロップは、２つの否定論
理和ゲート回路ＮＯＲで構成してもよい。この場合、Ｓ
ＥＴとＲＥＳＥＴはともにハイレベルでアクティブ状態
とされ、図１４のＮＡＮＤ１は論理積ゲート回路に置き
かえられ、またレジスタＲＥＧ３の出力信号をインバー
タで反転した信号が、ＳＲフリップフロップのリセット
端子に入力される構成とされる。
エントリー回路は、論理積ゲート回路ＡＮＤ１の出力端
子より出力される信号ＰＲＥの立ち上がりエッジで、ア
ドレス比較器ＡＣＭＰの出力信号をサンプルして出力す
るレジスタＲＥＧ１と、信号ＰＲＥの立ち上がりエッジ
で、レジスタＲＥＧ１の出力信号をサンプルして出力す
るレジスタＲＥＧ２と、を備えており、レジスタＲＥＧ
１の出力信号とレジスタＲＥＧ２の出力信号とを２つの
入力端子からそれぞれ入力し、入力した２つの信号の否
定論理積を出力する否定論理積ゲート回路ＮＡＮＤ１
と、否定論理積ゲート回路ＮＡＮＤ１の出力信号をセッ
ト信号ＳＥＴとして入力し、レジスタＲＥＧ３の出力信
号をリセット信号ＲＥＳとして入力するＳＲフリップフ
ロップ（「ＲＳフリップフロップ」とも呼ばれる）を備
えている。この非同期式のＳＲフリップフロップは、２
つの否定論理積ゲート回路ＮＡＮＤ２とＮＡＮＤ３から
構成されている。否定論理積ゲート回路ＮＡＮＤ２は、
否定論理積ゲート回路ＮＡＮＤ１の出力信号ＳＥＴと否
定論理積ゲート回路ＮＡＮＤ３の出力信号とを入力し、
その出力端子からモードエントリー信号ＭＥＮＴを出力
し、否定論理積ゲート回路ＮＡＮＤ３はレジスタＲＥＧ
３の出力信号ＲＥＳと否定論理積ゲート回路ＮＡＮＤ２
の出力信号を入力する。信号ＳＥＴがハイレベル、ＲＥ
Ｓがハイレベルのとき、このＳＲフリップフロップは、
もとの状態をそのまま保持する。モードエントリー信号
ＭＥＮＴがロウレベルで、信号ＳＥＴがロウレベルとな
り、信号ＲＥＳがハイレベルのとき、モードエントリー
信号ＭＥＮＴはハイレベルとなる（すなわちセットされ
る）。さらにモードエントリー信号ＭＥＮＴがハイレベ
ルで、信号ＳＥＴがハイレベル，ＲＥＳがロウレベルの
とき、モードエントリー信号ＭＥＮＴはロウレベルとな
る（すなわちリセットされる）。なお、ＳＲフリップフ
ロップを、図１４に示すように、２つの否定論理積ゲー
ト回路ＮＡＮＤ２とＮＡＮＤ３で構成した場合、信号Ｓ
ＥＴとＲＥＳＥＴはともにロウレベルでアクティブ状態
とされる。このＳＲフリップフロップは、２つの否定論
理和ゲート回路ＮＯＲで構成してもよい。この場合、Ｓ
ＥＴとＲＥＳＥＴはともにハイレベルでアクティブ状態
とされ、図１４のＮＡＮＤ１は論理積ゲート回路に置き
かえられ、またレジスタＲＥＧ３の出力信号をインバー
タで反転した信号が、ＳＲフリップフロップのリセット
端子に入力される構成とされる。
【００６８】さらに、この実施の形態に係る動作モード
エントリー回路は、ライトサイクルにおいて、ＤＱ端子
（図１参照）から入力されるデータ（Ｄａｔａ）を、論
理積ゲート回路ＡＮＤ２の出力信号ＷＲＥ１でサンプル
して出力するレジスタＲＥＧ６と、レジスタＲＥＧ６の
出力信号を解読（デコード）してモードの選択を行うモ
ード選択回路ＭＯＤＳＥＬと、モード選択回路ＭＯＤＳ
ＥＬの出力信号とワンショットパスル発生器ＰＧ１の出
力信号を入力とする２入力の論理積ゲート回路ＡＮＤ３
と、ライトサイクルにおいて、ＤＱ端子から入力される
データを、論理積ゲート回路ＡＮＤ３の出力信号ＷＲＥ
２でサンプルして出力するレジスタＲＥＧ７と、を備え
ている。
エントリー回路は、ライトサイクルにおいて、ＤＱ端子
（図１参照）から入力されるデータ（Ｄａｔａ）を、論
理積ゲート回路ＡＮＤ２の出力信号ＷＲＥ１でサンプル
して出力するレジスタＲＥＧ６と、レジスタＲＥＧ６の
出力信号を解読（デコード）してモードの選択を行うモ
ード選択回路ＭＯＤＳＥＬと、モード選択回路ＭＯＤＳ
ＥＬの出力信号とワンショットパスル発生器ＰＧ１の出
力信号を入力とする２入力の論理積ゲート回路ＡＮＤ３
と、ライトサイクルにおいて、ＤＱ端子から入力される
データを、論理積ゲート回路ＡＮＤ３の出力信号ＷＲＥ
２でサンプルして出力するレジスタＲＥＧ７と、を備え
ている。
【００６９】図１４のアドレスレジスタＡＲＥＧ、アド
レス比較器ＡＣＭＰ等は、前記実施の形態２のアドレス
判定部に対応しており、レジスタＲＥＧ１とＲＥＧ２
は、図１３に示した２段のレジスタＲＡ、ＲＢに対応し
ている。ただし、この実施の形態において、レジスタＲ
ＥＧ１とＲＥＧ２は、後述するように、図１３に示した
レジスタＲＡ、ＲＢとはそのタイミング制御信号が相違
している。また、この実施の形態では、前記実施の形態
２と相違して、リードアドレスレジスタとライトアドレ
スレジスタの２つのアドレスレジスタを一つのアドレス
レジスタとし、特定アドレスをリードサイクルとライト
サイクルで共通としている。さらに、この実施の形態で
は、図１３のゲートＧＡを、ＳＲフリップフロップで置
き換えている。
レス比較器ＡＣＭＰ等は、前記実施の形態２のアドレス
判定部に対応しており、レジスタＲＥＧ１とＲＥＧ２
は、図１３に示した２段のレジスタＲＡ、ＲＢに対応し
ている。ただし、この実施の形態において、レジスタＲ
ＥＧ１とＲＥＧ２は、後述するように、図１３に示した
レジスタＲＡ、ＲＢとはそのタイミング制御信号が相違
している。また、この実施の形態では、前記実施の形態
２と相違して、リードアドレスレジスタとライトアドレ
スレジスタの２つのアドレスレジスタを一つのアドレス
レジスタとし、特定アドレスをリードサイクルとライト
サイクルで共通としている。さらに、この実施の形態で
は、図１３のゲートＧＡを、ＳＲフリップフロップで置
き換えている。
【００７０】レジスタのタイミング制御について説明す
ると、この実施の形態では、アドレス比較器ＡＣＭＰの
出力信号と、チップセレクト信号／ＣＳ、アウトプット
イネーブル信号／ＯＥとに基づき、レジスタＲＥＧ１と
ＲＥＧ２のサンプリング制御信号（「ラッチタイミング
信号」、あるいは「サンプリングクロック信号」ともい
う）と、ＳＲフリップフロップのリセット信号が生成さ
れる。
ると、この実施の形態では、アドレス比較器ＡＣＭＰの
出力信号と、チップセレクト信号／ＣＳ、アウトプット
イネーブル信号／ＯＥとに基づき、レジスタＲＥＧ１と
ＲＥＧ２のサンプリング制御信号（「ラッチタイミング
信号」、あるいは「サンプリングクロック信号」ともい
う）と、ＳＲフリップフロップのリセット信号が生成さ
れる。
【００７１】この実施の形態では、レジスタＲＥＧ１と
ＲＥＧ２のサンプリング制御信号ＰＲＥは、チップセレ
クト信号／ＣＳがロウレベルとなり（ワンショットパル
ス発生器ＰＧ１の出力信号がハイレベルに遷移する）、
アドレス比較器ＡＣＭＰでのアドレス比較が一致し（ア
ドレス比較器ＡＣＭＰの出力信号がハイレベル）、アウ
トプットイネーブル信号／ＯＥがロウレベルのとき、ハ
イレベルとなる。同一のアドレス信号が例えば「１ＦＦ
ＦＦＦｈ」が２つのメモリサイクルに連続して出力され
たとき、信号ＰＲＥの立ち上がりエッジで、レジスタＲ
ＥＧ１とＲＥＧ２の出力信号がともにハイレベルとなる
ため、セット信号ＳＥＴは、ロウレベルとなり、ＳＲフ
リップフロップの出力信号であるモードエントリー信号
ＭＥＮＴがハイレベルにセットされる。レジスタＲＥＧ
３の出力信号ＲＥＳは、アドレス比較器ＡＣＭＰでのア
ドレス比較が不一致を示すとき（ロウレベル）、チップ
セレクト信号／ＣＳのロウレベルへの遷移に同期してロ
ウレベルとなり、ＳＲフリップフロップの出力信号（モ
ードエントリー信号ＭＥＮＴ）はロウレベルにリセット
される。
ＲＥＧ２のサンプリング制御信号ＰＲＥは、チップセレ
クト信号／ＣＳがロウレベルとなり（ワンショットパル
ス発生器ＰＧ１の出力信号がハイレベルに遷移する）、
アドレス比較器ＡＣＭＰでのアドレス比較が一致し（ア
ドレス比較器ＡＣＭＰの出力信号がハイレベル）、アウ
トプットイネーブル信号／ＯＥがロウレベルのとき、ハ
イレベルとなる。同一のアドレス信号が例えば「１ＦＦ
ＦＦＦｈ」が２つのメモリサイクルに連続して出力され
たとき、信号ＰＲＥの立ち上がりエッジで、レジスタＲ
ＥＧ１とＲＥＧ２の出力信号がともにハイレベルとなる
ため、セット信号ＳＥＴは、ロウレベルとなり、ＳＲフ
リップフロップの出力信号であるモードエントリー信号
ＭＥＮＴがハイレベルにセットされる。レジスタＲＥＧ
３の出力信号ＲＥＳは、アドレス比較器ＡＣＭＰでのア
ドレス比較が不一致を示すとき（ロウレベル）、チップ
セレクト信号／ＣＳのロウレベルへの遷移に同期してロ
ウレベルとなり、ＳＲフリップフロップの出力信号（モ
ードエントリー信号ＭＥＮＴ）はロウレベルにリセット
される。
【００７２】論理積ゲート回路ＡＮＤ２とＡＮＤ３、モ
ード選択回路ＭＯＤＳＥＬ、レジスタＲＥＧ６とＲＥＧ
７、パーシャルリフレッシュ切換回路ＰＥＧＥＮは、モ
ードエントリー信号ＭＥＮＴのアクティブ状態を受け
て、ライトサイクルで設定されるモードの種別と、モー
ドの条件を入力し、モードエントリーを行うモード設定
回路を構成している。
ード選択回路ＭＯＤＳＥＬ、レジスタＲＥＧ６とＲＥＧ
７、パーシャルリフレッシュ切換回路ＰＥＧＥＮは、モ
ードエントリー信号ＭＥＮＴのアクティブ状態を受け
て、ライトサイクルで設定されるモードの種別と、モー
ドの条件を入力し、モードエントリーを行うモード設定
回路を構成している。
【００７３】図１５は、図１４に示した構成におけるモ
ードエントリー信号ＭＥＮＴの生成動作と、モードエン
トリー信号ＭＥＮＴがアクティブ状態のときのモード設
定のタイミング動作の一例を示す図である。図１５に
は、図１４における、アドレス信号ＡＤＤと、半導体メ
モリの制御端子に供給されるチップセレクト信号／Ｃ
Ｓ、アウトプットイネーブル信号／ＯＥ、ライトイネー
ブル信号／ＷＥと、動作モードエントリー回路内部で生
成される信号ＰＲＥ、ＳＥＴ、ＲＥＳ、ＭＥＮＴ、ＷＲ
Ｅ１のタイミング波形が模式的に示されている。各メモ
リサイクルにおいて、アドレスの確定する期間と、アド
レスの遅延等によるアドレススキュー期間とがある。チ
ップセレクト信号／ＣＳは、前記実施の形態１、２と同
様、例えばメモリサイクルのはじめにアクティブ状態と
される（すなわちこの実施の形態でもロウレベルに遷移
する）。アウトプットイネーブル信号／ＯＥは、メモリ
サイクルのはじめの所定期間、リードアクセスのときロ
ウレベルとされ、ライトアクセスのときハイレベルとれ
る。ライトイネーブル信号／ＷＥは、ライトアクセスの
ときメモリサイクルのはじめの所定期間アクティブ（ロ
ウレベル）とされる。この実施の形態において、モード
エントリーを設定するために、アドレス「１ＦＦＦＦＦ
ｈ」を複数回連続してリードアクセスする場合、リード
サイクルのデータ出力期間に、アウトプットイネーブル
信号／ＯＥは、ロウレベルからハイレベルに設定されて
おり（図１５のサイクルＴ１、Ｔ２参照）、このアウト
プットイネーブル信号／ＯＥを受けてデータ入出力回路
ＤＩＯ（図１参照）は、データの出力バッファ（不図
示）を出力ディスエーブルとする。すなわち、モードエ
ントリー用のリードサイクルにおいてメモリセルアレイ
から読み出されたデータは、データ端子ＤＱからデータ
バス（不図示）へ出力されない（すなわちダミーなリー
ドサイクルとなる）。なお、アプリケーションによって
は、モードエントリー用のリードサイクルのとき、アウ
トプットイネーブル信号／ＯＥをロウレベルに保持し、
データ端子ＤＱから出力されるデータを入力する側のプ
ロセッサ等で当該データを読み込んだのち該データを廃
棄あるいは無視する構成としてもよい。
ードエントリー信号ＭＥＮＴの生成動作と、モードエン
トリー信号ＭＥＮＴがアクティブ状態のときのモード設
定のタイミング動作の一例を示す図である。図１５に
は、図１４における、アドレス信号ＡＤＤと、半導体メ
モリの制御端子に供給されるチップセレクト信号／Ｃ
Ｓ、アウトプットイネーブル信号／ＯＥ、ライトイネー
ブル信号／ＷＥと、動作モードエントリー回路内部で生
成される信号ＰＲＥ、ＳＥＴ、ＲＥＳ、ＭＥＮＴ、ＷＲ
Ｅ１のタイミング波形が模式的に示されている。各メモ
リサイクルにおいて、アドレスの確定する期間と、アド
レスの遅延等によるアドレススキュー期間とがある。チ
ップセレクト信号／ＣＳは、前記実施の形態１、２と同
様、例えばメモリサイクルのはじめにアクティブ状態と
される（すなわちこの実施の形態でもロウレベルに遷移
する）。アウトプットイネーブル信号／ＯＥは、メモリ
サイクルのはじめの所定期間、リードアクセスのときロ
ウレベルとされ、ライトアクセスのときハイレベルとれ
る。ライトイネーブル信号／ＷＥは、ライトアクセスの
ときメモリサイクルのはじめの所定期間アクティブ（ロ
ウレベル）とされる。この実施の形態において、モード
エントリーを設定するために、アドレス「１ＦＦＦＦＦ
ｈ」を複数回連続してリードアクセスする場合、リード
サイクルのデータ出力期間に、アウトプットイネーブル
信号／ＯＥは、ロウレベルからハイレベルに設定されて
おり（図１５のサイクルＴ１、Ｔ２参照）、このアウト
プットイネーブル信号／ＯＥを受けてデータ入出力回路
ＤＩＯ（図１参照）は、データの出力バッファ（不図
示）を出力ディスエーブルとする。すなわち、モードエ
ントリー用のリードサイクルにおいてメモリセルアレイ
から読み出されたデータは、データ端子ＤＱからデータ
バス（不図示）へ出力されない（すなわちダミーなリー
ドサイクルとなる）。なお、アプリケーションによって
は、モードエントリー用のリードサイクルのとき、アウ
トプットイネーブル信号／ＯＥをロウレベルに保持し、
データ端子ＤＱから出力されるデータを入力する側のプ
ロセッサ等で当該データを読み込んだのち該データを廃
棄あるいは無視する構成としてもよい。
【００７４】サイクルＴ０では、アドレス信号ＡＤＤが
「１ＦＦＦＦＦｈ」ではないため、動作モードエントリ
ーのための動作は何も行われない（通常動作とされ
る）。
「１ＦＦＦＦＦｈ」ではないため、動作モードエントリ
ーのための動作は何も行われない（通常動作とされ
る）。
【００７５】サイクルＴ１（リードサイクル）におい
て、アドレス信号ＡＤＤが「１ＦＦＦＦＦｈ」とされ、
チップセレクト信号／ＣＳのロウレベルへの遷移時点で
ワンショットパルス発生器ＰＧ１から出力されるパルス
信号（不図示）の立ち上がりエッジで、アドレス比較器
ＡＣＭＰの出力信号をラッチするレジスタＲＥＧ３の出
力信号ＲＥＳはハイレベルとなる。チップセレクト信号
／ＣＳがロウレベルとなり（ワンショットパルス発生器
ＰＧ１の出力信号がハイレベルに遷移）、アドレス比較
器ＡＣＭＰでのアドレス比較が一致し、アウトプットイ
ネーブル信号／ＯＥがロウレベルのとき、信号ＰＲＥは
ハイレベルとなり、レジスタＲＥＧ１とＲＥＧ２のサン
プリング制御信号（ラッチタイミング信号）として供給
される。また、否定論理積ゲート回路ＮＡＮＤ１の出力
信号ＳＥＴはハイレベルとされ、ＳＲフリップフロップ
は、前の状態（ＭＥＮＴ＝ロウレベル）を保持する。サ
イクルＴ１（リードサイクル）のデータ出力期間におい
て、アウトプットイネーブル信号／ＯＥはハイレベルに
設定され、出力ディスエーブル状態とされる。
て、アドレス信号ＡＤＤが「１ＦＦＦＦＦｈ」とされ、
チップセレクト信号／ＣＳのロウレベルへの遷移時点で
ワンショットパルス発生器ＰＧ１から出力されるパルス
信号（不図示）の立ち上がりエッジで、アドレス比較器
ＡＣＭＰの出力信号をラッチするレジスタＲＥＧ３の出
力信号ＲＥＳはハイレベルとなる。チップセレクト信号
／ＣＳがロウレベルとなり（ワンショットパルス発生器
ＰＧ１の出力信号がハイレベルに遷移）、アドレス比較
器ＡＣＭＰでのアドレス比較が一致し、アウトプットイ
ネーブル信号／ＯＥがロウレベルのとき、信号ＰＲＥは
ハイレベルとなり、レジスタＲＥＧ１とＲＥＧ２のサン
プリング制御信号（ラッチタイミング信号）として供給
される。また、否定論理積ゲート回路ＮＡＮＤ１の出力
信号ＳＥＴはハイレベルとされ、ＳＲフリップフロップ
は、前の状態（ＭＥＮＴ＝ロウレベル）を保持する。サ
イクルＴ１（リードサイクル）のデータ出力期間におい
て、アウトプットイネーブル信号／ＯＥはハイレベルに
設定され、出力ディスエーブル状態とされる。
【００７６】次のサイクルＴ２（リードサイクル）にお
いて、アドレス信号ＡＤＤが「１ＦＦＦＦＦｈ」とさ
れ、アドレス比較器ＡＣＭＰの出力信号はハイレベルと
される。チップセレクト信号／ＣＳがロウレベルとなり
（ワンショットパルス発生器ＰＧ１の出力信号がハイレ
ベルに遷移）、アドレス比較器ＡＣＭＰでのアドレス比
較が一致し、アウトプットイネーブル信号／ＯＥがロウ
レベルのとき、信号ＰＲＥはハイレベルとされ、レジス
タＲＥＧ１とＲＥＧ２のサンプリング制御信号として供
給される。チップセレクト信号／ＣＳがロウレベルに遷
移した時点で立ち上がるワンショットパルスの立ち上が
りエッジでアドレス比較器ＡＣＭＰの出力信号をラッチ
するレジスタＲＥＧ３の出力信号ＲＥＳはそのままハイ
レベルとされる。またレジスタＲＥＧ１とＲＥＧ２の出
力信号がともにハイレベルであることから、否定論理積
ゲート回路ＮＡＮＤ１の出力信号はロウレベルとされ、
モードエントリー信号ＭＥＮＴはハイレベルとなる。
いて、アドレス信号ＡＤＤが「１ＦＦＦＦＦｈ」とさ
れ、アドレス比較器ＡＣＭＰの出力信号はハイレベルと
される。チップセレクト信号／ＣＳがロウレベルとなり
（ワンショットパルス発生器ＰＧ１の出力信号がハイレ
ベルに遷移）、アドレス比較器ＡＣＭＰでのアドレス比
較が一致し、アウトプットイネーブル信号／ＯＥがロウ
レベルのとき、信号ＰＲＥはハイレベルとされ、レジス
タＲＥＧ１とＲＥＧ２のサンプリング制御信号として供
給される。チップセレクト信号／ＣＳがロウレベルに遷
移した時点で立ち上がるワンショットパルスの立ち上が
りエッジでアドレス比較器ＡＣＭＰの出力信号をラッチ
するレジスタＲＥＧ３の出力信号ＲＥＳはそのままハイ
レベルとされる。またレジスタＲＥＧ１とＲＥＧ２の出
力信号がともにハイレベルであることから、否定論理積
ゲート回路ＮＡＮＤ１の出力信号はロウレベルとされ、
モードエントリー信号ＭＥＮＴはハイレベルとなる。
【００７７】次のサイクルＴ３（ライトサイクル）にお
いて、アドレス信号ＡＤＤが「１ＦＦＦＦＦｈ」とさ
れ、アドレス比較器ＡＣＭＰの出力信号はハイレベルと
される。チップセレクト信号／ＣＳがロウレベル（ワン
ショットパルス発生器ＰＧ１の出力信号がハイレベルに
遷移）、アドレス比較器ＡＣＭＰの出力信号がハイレベ
ル、アウトプットイネーブル信号／ＯＥがハイレベルの
とき、論理積ゲート回路ＡＮＤ１の出力信号である信号
ＰＲＥはロウレベルとされ、信号ＰＲＥは立ち上がら
ず、レジスタＲＥＧ１とＲＥＧ２は、ともに前の状態を
保持する。またレジスタＲＥＧ３の出力信号ＲＥＳはそ
のままハイレベルとされる。否定論理積ゲート回路ＮＡ
ＮＤ１の出力信号ＳＥＴはロウレベルとされ、モードエ
ントリー信号ＭＥＮＴはハイレベルとされる。サイクル
Ｔ３で、データ端子ＤＱに種類のデータが入力され、信
号ＷＲＥ１の立ち上がりエッジで、入力されたデータは
レジスタＲＥＧ６に取り込まれる。
いて、アドレス信号ＡＤＤが「１ＦＦＦＦＦｈ」とさ
れ、アドレス比較器ＡＣＭＰの出力信号はハイレベルと
される。チップセレクト信号／ＣＳがロウレベル（ワン
ショットパルス発生器ＰＧ１の出力信号がハイレベルに
遷移）、アドレス比較器ＡＣＭＰの出力信号がハイレベ
ル、アウトプットイネーブル信号／ＯＥがハイレベルの
とき、論理積ゲート回路ＡＮＤ１の出力信号である信号
ＰＲＥはロウレベルとされ、信号ＰＲＥは立ち上がら
ず、レジスタＲＥＧ１とＲＥＧ２は、ともに前の状態を
保持する。またレジスタＲＥＧ３の出力信号ＲＥＳはそ
のままハイレベルとされる。否定論理積ゲート回路ＮＡ
ＮＤ１の出力信号ＳＥＴはロウレベルとされ、モードエ
ントリー信号ＭＥＮＴはハイレベルとされる。サイクル
Ｔ３で、データ端子ＤＱに種類のデータが入力され、信
号ＷＲＥ１の立ち上がりエッジで、入力されたデータは
レジスタＲＥＧ６に取り込まれる。
【００７８】モード選択回路ＭＯＤＳＥＬは、レジスタ
ＲＥＧ６の出力信号を受けてデコードし、レジスタＲＥ
Ｇ６の出力信号が予め定められたモードである場合、出
力信号をアクティブ状態（ハイレベル）とする。この実
施の形態では、モード選択回路ＭＯＤＳＥＬは、パーシ
ャルリフレッシュモードの動作設定であることを認識す
ると（図４（ａ））、出力信号をアクティブ状態とす
る。
ＲＥＧ６の出力信号を受けてデコードし、レジスタＲＥ
Ｇ６の出力信号が予め定められたモードである場合、出
力信号をアクティブ状態（ハイレベル）とする。この実
施の形態では、モード選択回路ＭＯＤＳＥＬは、パーシ
ャルリフレッシュモードの動作設定であることを認識す
ると（図４（ａ））、出力信号をアクティブ状態とす
る。
【００７９】次のサイクルＴ４（ライトサイクル）にお
いて、アドレス信号ＡＤＤが「１ＦＦＦＦＦｈ」とさ
れ、アドレス比較器ＡＣＭＰの出力信号はハイレベルと
される。チップセレクト信号／ＣＳがロウレベル（ワン
ショットパルス発生器ＰＧ１の出力信号がハイレベルに
遷移）、アドレス比較器ＡＣＭＰの出力信号がハイレベ
ル、アウトプットイネーブル信号／ＯＥがハイレベルの
とき、論理積ゲート回路ＡＮＤ１の出力信号である信号
ＰＲＥはロウレベルとされ、信号ＰＲＥは立ち上がら
ず、レジスタＲＥＧ１とＲＥＧ２は、ともに前の状態を
保持する。またレジスタＲＥＧ３の出力信号ＲＥＳはそ
のままハイレベルとされる。否定論理積ゲート回路ＮＡ
ＮＤ１の出力信号ＳＥＴはロウレベルとされ、モードエ
ントリー信号ＭＥＮＴはハイレベルとされる。
いて、アドレス信号ＡＤＤが「１ＦＦＦＦＦｈ」とさ
れ、アドレス比較器ＡＣＭＰの出力信号はハイレベルと
される。チップセレクト信号／ＣＳがロウレベル（ワン
ショットパルス発生器ＰＧ１の出力信号がハイレベルに
遷移）、アドレス比較器ＡＣＭＰの出力信号がハイレベ
ル、アウトプットイネーブル信号／ＯＥがハイレベルの
とき、論理積ゲート回路ＡＮＤ１の出力信号である信号
ＰＲＥはロウレベルとされ、信号ＰＲＥは立ち上がら
ず、レジスタＲＥＧ１とＲＥＧ２は、ともに前の状態を
保持する。またレジスタＲＥＧ３の出力信号ＲＥＳはそ
のままハイレベルとされる。否定論理積ゲート回路ＮＡ
ＮＤ１の出力信号ＳＥＴはロウレベルとされ、モードエ
ントリー信号ＭＥＮＴはハイレベルとされる。
【００８０】サイクルＴ４でデータ端子ＤＱに条件のデ
ータが入力され、入力された条件データは、信号ＷＲＥ
２での立ち上がりでレジスタＲＥＧ７にサンプルされ
る。信号ＷＲＥ２は、チップセレクト信号／ＣＳのロウ
レベルへの立ち下がり時にワンショットパルス生成器Ｐ
Ｇ１で生成されるワンショットパルス信号を、モード選
択回路ＭＯＤＳＥＬから出力されるアクティブ状態の信
号を受ける論理積ゲート回路ＡＮＤ３がそのまま通過さ
せた信号である。サイクルＴ４でレジスタＲＥＧ７に取
り込まれた条件データは、パーシャルリフレッシュ切換
信号発生回路ＰＥＧＥＮに供給される。パーシャルリフ
レッシュ切換信号発生回路ＰＥＧＥＮからは、パーシャ
ルリフレッシュ切換信号ＰＥｎ、ＰＥｎ−１、ＰＥｎ−
２が出力される。パーシャルリフレッシュ切換信号ＰＥ
ｎ、ＰＥｎ−１、ＰＥｎ−２の設定値は、電源オン状態
で、次にパーシャルリフレッシュ切換信号が設定される
まで保持される。
ータが入力され、入力された条件データは、信号ＷＲＥ
２での立ち上がりでレジスタＲＥＧ７にサンプルされ
る。信号ＷＲＥ２は、チップセレクト信号／ＣＳのロウ
レベルへの立ち下がり時にワンショットパルス生成器Ｐ
Ｇ１で生成されるワンショットパルス信号を、モード選
択回路ＭＯＤＳＥＬから出力されるアクティブ状態の信
号を受ける論理積ゲート回路ＡＮＤ３がそのまま通過さ
せた信号である。サイクルＴ４でレジスタＲＥＧ７に取
り込まれた条件データは、パーシャルリフレッシュ切換
信号発生回路ＰＥＧＥＮに供給される。パーシャルリフ
レッシュ切換信号発生回路ＰＥＧＥＮからは、パーシャ
ルリフレッシュ切換信号ＰＥｎ、ＰＥｎ−１、ＰＥｎ−
２が出力される。パーシャルリフレッシュ切換信号ＰＥ
ｎ、ＰＥｎ−１、ＰＥｎ−２の設定値は、電源オン状態
で、次にパーシャルリフレッシュ切換信号が設定される
まで保持される。
【００８１】サイクルＴ５では、アドレス信号ＡＤＤは
「１ＦＦＦＦＦｈ」ではない。このため、アドレス比較
器ＡＣＭＰの出力信号はロウレベルとされる。チップセ
レクト信号／ＣＳのロウレベルへの立ち下がり時にワン
ショットパルス生成器ＰＧ１で生成されるワンショット
パルスの立ち上がりで、レジスタＲＥＧ３の出力信号Ｒ
ＥＳがロウレベルとなり、これを受けてＳＲフリップフ
ロップから出力されるモードエントリー信号ＭＥＮＴは
ロウレベルとなる。モードエントリー信号ＭＥＮＴがロ
ウレベルのとき、サンプリング制御信号ＷＲＥ１はロウ
レベルとされ、レジスタＲＥＧ６にはデータはサンプル
されない。このため、モード選択回路ＭＯＤＳＥＬの出
力信号はアクティブ状態とはされず、サンプリング制御
信号ＷＲＥ２はロウレベルとされ、レジスタＲＥＧ７に
は、データはサンプルされない。
「１ＦＦＦＦＦｈ」ではない。このため、アドレス比較
器ＡＣＭＰの出力信号はロウレベルとされる。チップセ
レクト信号／ＣＳのロウレベルへの立ち下がり時にワン
ショットパルス生成器ＰＧ１で生成されるワンショット
パルスの立ち上がりで、レジスタＲＥＧ３の出力信号Ｒ
ＥＳがロウレベルとなり、これを受けてＳＲフリップフ
ロップから出力されるモードエントリー信号ＭＥＮＴは
ロウレベルとなる。モードエントリー信号ＭＥＮＴがロ
ウレベルのとき、サンプリング制御信号ＷＲＥ１はロウ
レベルとされ、レジスタＲＥＧ６にはデータはサンプル
されない。このため、モード選択回路ＭＯＤＳＥＬの出
力信号はアクティブ状態とはされず、サンプリング制御
信号ＷＲＥ２はロウレベルとされ、レジスタＲＥＧ７に
は、データはサンプルされない。
【００８２】なお、上記実施の形態において、種類と条
件のデータは、データ幅に設定し、１ライトサイクル中
に取り込むようにしてもよいし、あるいは、２つのライ
トサイクル以上のサイクルでデータ（種類と条件）を設
定するようにしてもよい。
件のデータは、データ幅に設定し、１ライトサイクル中
に取り込むようにしてもよいし、あるいは、２つのライ
トサイクル以上のサイクルでデータ（種類と条件）を設
定するようにしてもよい。
【００８３】パーシャルリフレッシュ切換信号ＰＥｎ、
ＰＥｎ−１、ＰＥｎ−２の設定値は、図１のリフレッシ
ュ制御回路ＲＳＨに、モードデータＭＤＡＴＡとして供
給され、リフレッシュ制御回路ＲＳＨ内のリフレッシュ
アドレス生成回路（不図示）に供給され、リフレッシュ
アドレスの最上位ビット、最上位からみて第２、第３ビ
ットの各ビットとの論理演算結果（例えばＮＯＲ演算）
が、リフレッシュ時に、ロウデコーダに供給するような
構成とされる。パーシャルリフレッシュ切換信号ＰＥｎ
がハイレベルのとき、リフレッシュアドレスの最上位ビ
ットは、ロウレベルに設定され（マスクされる）、メモ
リ領域の半分のリフレッシュ領域とされる。またパーシ
ャルリフレッシュ切換信号ＰＥｎ、ＰＥｎ−１がハイレ
ベルのとき、リフレッシュアドレスの最上位ビットと第
１ビットは、ロウレベルに設定され（マスクされる）、
メモリ領域の１／４のリフレッシュ領域とされる。な
お、パーシャルリフレッシュ切換信号ＰＥｎ、ＰＥｎ−
１、ＰＥｎ−２を、モードデータＭＤＡＴＡとして電源
発生回路ＶＧＥＮ（図１参照）にも供給し、これらの信
号に基づき電源発生回路ＶＧＥＮでは、例えばスタンバ
イ時のパーシャルリフレッシュ動作のための電源供給を
行う構成としてもよい。
ＰＥｎ−１、ＰＥｎ−２の設定値は、図１のリフレッシ
ュ制御回路ＲＳＨに、モードデータＭＤＡＴＡとして供
給され、リフレッシュ制御回路ＲＳＨ内のリフレッシュ
アドレス生成回路（不図示）に供給され、リフレッシュ
アドレスの最上位ビット、最上位からみて第２、第３ビ
ットの各ビットとの論理演算結果（例えばＮＯＲ演算）
が、リフレッシュ時に、ロウデコーダに供給するような
構成とされる。パーシャルリフレッシュ切換信号ＰＥｎ
がハイレベルのとき、リフレッシュアドレスの最上位ビ
ットは、ロウレベルに設定され（マスクされる）、メモ
リ領域の半分のリフレッシュ領域とされる。またパーシ
ャルリフレッシュ切換信号ＰＥｎ、ＰＥｎ−１がハイレ
ベルのとき、リフレッシュアドレスの最上位ビットと第
１ビットは、ロウレベルに設定され（マスクされる）、
メモリ領域の１／４のリフレッシュ領域とされる。な
お、パーシャルリフレッシュ切換信号ＰＥｎ、ＰＥｎ−
１、ＰＥｎ−２を、モードデータＭＤＡＴＡとして電源
発生回路ＶＧＥＮ（図１参照）にも供給し、これらの信
号に基づき電源発生回路ＶＧＥＮでは、例えばスタンバ
イ時のパーシャルリフレッシュ動作のための電源供給を
行う構成としてもよい。
【００８４】アドレス信号が非同期型の入力とされる仕
様の半導体メモリにおいて、システム中でアドレス信号
に生じたスキューがメモリチップのアドレス端子に入力
される。そして、プロセッサが同一アドレスを指定した
場合にもアドレススキューは生じる。非同期型の半導体
メモリに本発明を適用した上記実施の形態では、各アク
セスサイクル毎にアクティブ状態に遷移するチップセレ
クト信号／ＣＳを用いて、アドレスを各サイクル毎に確
実に取り込むためのトリガーとなるタイミングエッジを
生成しており、アドレススキューによる誤エントリーの
防止を実現している。
様の半導体メモリにおいて、システム中でアドレス信号
に生じたスキューがメモリチップのアドレス端子に入力
される。そして、プロセッサが同一アドレスを指定した
場合にもアドレススキューは生じる。非同期型の半導体
メモリに本発明を適用した上記実施の形態では、各アク
セスサイクル毎にアクティブ状態に遷移するチップセレ
クト信号／ＣＳを用いて、アドレスを各サイクル毎に確
実に取り込むためのトリガーとなるタイミングエッジを
生成しており、アドレススキューによる誤エントリーの
防止を実現している。
【００８５】上記実施の形態において、動作モードエン
トリー回路ＭＯＤは、半導体メモリと同一チップ内に設
ける構成に限定されるものでなく、例えば、プロセッサ
に接続され、半導体メモリの制御を行うメモリコントロ
ーラＩＣ内に、動作モードエントリー回路ＭＯＤの機能
の一部又は全部を設ける構成としてもよい。また、本発
明は、メモリ、プロセッサ、メモリコントローラ等の各
種論理回路を同一チップ内に設けた構成にも、同様にし
て適用できることは勿論である。
トリー回路ＭＯＤは、半導体メモリと同一チップ内に設
ける構成に限定されるものでなく、例えば、プロセッサ
に接続され、半導体メモリの制御を行うメモリコントロ
ーラＩＣ内に、動作モードエントリー回路ＭＯＤの機能
の一部又は全部を設ける構成としてもよい。また、本発
明は、メモリ、プロセッサ、メモリコントローラ等の各
種論理回路を同一チップ内に設けた構成にも、同様にし
て適用できることは勿論である。
【００８６】また、上記実施の形態１のモード設定部Ｃ
ＤＥ（図６参照）において、ライトアドレス比較部ＷＣ
ＭＰでのアドレス比較の結果、一致する場合、データ端
子ＤＱからコマンドデータを入力するという構成に限定
されるものではない。すなわち、上記実施の形態１の変
形例として、モード設定部ＣＤＥのコマンドデコーダＭ
ＤＳは、モードエントリー信号ＭＥＮＴがアクティブ状
態のとき、アドレス端子ＡＤＤ、及び／又は、バイト制
御等の所定の制御端子から入力される信号の組合せを、
エントリーすべき動作モード（動作モードの種類、条
件）として入力するようにしてもよい。同様に、上記実
施の形態３（図１３参照）において、レジスタＲＥＧ６
とレジスタＲＥＧ７に供給されるモードデータとして、
データ端子ＤＱ（図１参照）から入力されるデータのか
わりに、アドレス端子ＡＤＤ、及び／又は、バイト制御
等の所定の制御端子から入力される信号の組合せを入力
してもよい。これは、本発明の実施の形態に係る半導体
メモリにおいて、動作モードのエントリー時には、デー
タ端子ＤＱから入力される動作モード情報は、メモリセ
ルアレイＭＡＲＹに書き込まれるものではなく、アドレ
ス端子及び／又は制御端子に入力される信号を用いても
よいためである。
ＤＥ（図６参照）において、ライトアドレス比較部ＷＣ
ＭＰでのアドレス比較の結果、一致する場合、データ端
子ＤＱからコマンドデータを入力するという構成に限定
されるものではない。すなわち、上記実施の形態１の変
形例として、モード設定部ＣＤＥのコマンドデコーダＭ
ＤＳは、モードエントリー信号ＭＥＮＴがアクティブ状
態のとき、アドレス端子ＡＤＤ、及び／又は、バイト制
御等の所定の制御端子から入力される信号の組合せを、
エントリーすべき動作モード（動作モードの種類、条
件）として入力するようにしてもよい。同様に、上記実
施の形態３（図１３参照）において、レジスタＲＥＧ６
とレジスタＲＥＧ７に供給されるモードデータとして、
データ端子ＤＱ（図１参照）から入力されるデータのか
わりに、アドレス端子ＡＤＤ、及び／又は、バイト制御
等の所定の制御端子から入力される信号の組合せを入力
してもよい。これは、本発明の実施の形態に係る半導体
メモリにおいて、動作モードのエントリー時には、デー
タ端子ＤＱから入力される動作モード情報は、メモリセ
ルアレイＭＡＲＹに書き込まれるものではなく、アドレ
ス端子及び／又は制御端子に入力される信号を用いても
よいためである。
【００８７】上記実施の形態１乃至３においては、動作
モードエントリー回路ＭＯＤは、制御端子に入力される
制御信号に基づき、現在のサイクルがリードサイクルで
あるかライトサイクルであるかを判定し、連続する２回
のリードサイクルでアドレスが予め定められたリードア
ドレスに一致した場合に、モードエントリー信号ＭＥＮ
Ｔをアクティブ状態としている。このように、モードエ
ントリーを許可する条件を、予め定められたアドレスに
対する連続するリード動作とした場合、メモリセルアレ
イのデータの書き込み（上書き）は確実に回避される。
しかしながら、本発明において、モードエントリー信号
ＭＥＮＴをアクティブ状態とする条件としては、予め定
められたアドレスに対する連続したリードサイクルにの
み限定されるものではない。
モードエントリー回路ＭＯＤは、制御端子に入力される
制御信号に基づき、現在のサイクルがリードサイクルで
あるかライトサイクルであるかを判定し、連続する２回
のリードサイクルでアドレスが予め定められたリードア
ドレスに一致した場合に、モードエントリー信号ＭＥＮ
Ｔをアクティブ状態としている。このように、モードエ
ントリーを許可する条件を、予め定められたアドレスに
対する連続するリード動作とした場合、メモリセルアレ
イのデータの書き込み（上書き）は確実に回避される。
しかしながら、本発明において、モードエントリー信号
ＭＥＮＴをアクティブ状態とする条件としては、予め定
められたアドレスに対する連続したリードサイクルにの
み限定されるものではない。
【００８８】上記実施の形態１乃至３の変形例として、
リードサイクル、ライトサイクルの判定の結果、現在の
サイクルが、リードサイクルであり、アドレス端子に入
力されるアドレスが予め定められたアドレスと一致した
場合において、次のサイクルがライトサイクルであり、
アドレス端子に入力されるアドレスが予め定められたア
ドレスと一致した場合、モードエントリー信号ＭＥＮＴ
をアクティブ状態とする構成としてもよい。この変形例
では、例えば図７あるいは図１０に示したモード設定部
において、リードアドレスレジスタＲＲＥＧに格納され
たアドレスと入力アドレスを比較するリードアドレス比
較器ＲＣＭＰの出力信号が、図７のラッチＬＡＴＡある
いは図１３のレジスタＲＡに入力され、ライトアドレス
レジスタＷＲＥＧ（図６参照）に格納されたアドレスと
入力アドレスを比較するライトアドレス比較器ＷＣＭＰ
（図６参照）の出力信号が図７のラッチＬＡＴＢあるい
は図１３のレジスタＲＢに入力され、図７又は図１０の
ゲート回路ＧＡには、リードライト識別信号ＳＲＷの反
転信号が入力される。この場合、ゲート回路ＧＡは、ラ
ッチＬＡＴＡ（レジスタＲＡ）とラッチＬＡＴＢ（レジ
スタＲＢ）の出力信号がともにハイレベル状態であり、
リードライト識別信号ＳＲＷがロウレベルのとき、モー
ドエントリー信号ＭＥＮＴをハイレベルとする。なお、
リードアドレスとライトアドレスに同一のアドレスを用
いる場合には、アドレスレジスタとアドレス比較器は一
組でよい。
リードサイクル、ライトサイクルの判定の結果、現在の
サイクルが、リードサイクルであり、アドレス端子に入
力されるアドレスが予め定められたアドレスと一致した
場合において、次のサイクルがライトサイクルであり、
アドレス端子に入力されるアドレスが予め定められたア
ドレスと一致した場合、モードエントリー信号ＭＥＮＴ
をアクティブ状態とする構成としてもよい。この変形例
では、例えば図７あるいは図１０に示したモード設定部
において、リードアドレスレジスタＲＲＥＧに格納され
たアドレスと入力アドレスを比較するリードアドレス比
較器ＲＣＭＰの出力信号が、図７のラッチＬＡＴＡある
いは図１３のレジスタＲＡに入力され、ライトアドレス
レジスタＷＲＥＧ（図６参照）に格納されたアドレスと
入力アドレスを比較するライトアドレス比較器ＷＣＭＰ
（図６参照）の出力信号が図７のラッチＬＡＴＢあるい
は図１３のレジスタＲＢに入力され、図７又は図１０の
ゲート回路ＧＡには、リードライト識別信号ＳＲＷの反
転信号が入力される。この場合、ゲート回路ＧＡは、ラ
ッチＬＡＴＡ（レジスタＲＡ）とラッチＬＡＴＢ（レジ
スタＲＢ）の出力信号がともにハイレベル状態であり、
リードライト識別信号ＳＲＷがロウレベルのとき、モー
ドエントリー信号ＭＥＮＴをハイレベルとする。なお、
リードアドレスとライトアドレスに同一のアドレスを用
いる場合には、アドレスレジスタとアドレス比較器は一
組でよい。
【００８９】これとは逆に、リードサイクル、ライトサ
イクルの判定の結果、現在のサイクルが、ライトサイク
ルであり、アドレス端子に入力されるアドレスが予め定
められたアドレスと一致した場合、次のサイクルがリー
ドサイクルであり、アドレス端子に入力されるアドレス
が予め定められたアドレスと一致した場合、モードエン
トリー信号ＭＥＮＴをアクティブ状態とする構成として
もよい。この変形例では、例えば図７あるいは図１０に
示したモード設定部において、リードアドレスレジスタ
ＲＲＥＧに格納されたアドレスと入力アドレスを比較す
るリードアドレス比較器ＲＣＭＰの出力信号が、図７の
ラッチＬＡＴＢあるいは図１３のレジスタＲＢに入力さ
れ、ライトアドレスレジスタＷＲＥＧ（図６参照）に格
納されたアドレスと入力アドレスを比較するライトアド
レス比較器ＷＣＭＰ（図６参照）の出力信号が図７のラ
ッチＬＡＴＡあるいは図１３のレジスタＲＡに入力さ
れ、図７又は図１０のゲート回路ＧＡには、リードライ
ト識別信号ＳＲＷの反転信号が入力される。この場合、
最初のライトサイクルで、メモリセルアレイの予め定め
られたアドレスにはデータ端子ＤＱから入力されたデー
タが書き込まれる。すなわち、このライトサイクルで
は、予め定められたライトアドレスに、モードエントリ
ー専用のデータ（ダミーなデータであってよい）が書き
込まれることになる。さらに、上記実施の形態１乃至３
の変形例として、現在のサイクルがライトサイクルであ
り、アドレス端子に入力されるアドレスが予め定められ
たアドレスと一致した場合、次のサイクルがライトサイ
クルであり、アドレス端子に入力されるアドレスが予め
定められたアドレスと一致した場合、モードエントリー
信号ＭＥＮＴをアクティブ状態とする構成としてもよ
い。この変形例では、例えば上記実施の形態３の説明で
参照した図１４のレジスタＲＥＧ１とＲＥＧ２に供給さ
れるサンプリング制御信号ＰＲＥは、アドレス比較器Ａ
ＣＭＰの出力信号を、レジスタＲＥＧ３にてワンショッ
トパルス生成器ＰＧ１から出力されるワンショットパル
スの立ち上がりエッジでサンプルした信号と、アウトプ
ットイネーブル信号／ＯＥをレジスタＲＥＧ４にて（あ
るいはライトイネーブル信号／ＷＥの反転信号をレジス
タＲＥＧ５にて）、ワンショットパルス生成器ＰＧ１か
ら出力されるワンショットパルスの立ち上がりエッジで
サンプルした信号と、ワンショットパルス生成器ＰＧ１
の出力信号とを論理積ゲートにて論理積演算することで
生成してもよい。
イクルの判定の結果、現在のサイクルが、ライトサイク
ルであり、アドレス端子に入力されるアドレスが予め定
められたアドレスと一致した場合、次のサイクルがリー
ドサイクルであり、アドレス端子に入力されるアドレス
が予め定められたアドレスと一致した場合、モードエン
トリー信号ＭＥＮＴをアクティブ状態とする構成として
もよい。この変形例では、例えば図７あるいは図１０に
示したモード設定部において、リードアドレスレジスタ
ＲＲＥＧに格納されたアドレスと入力アドレスを比較す
るリードアドレス比較器ＲＣＭＰの出力信号が、図７の
ラッチＬＡＴＢあるいは図１３のレジスタＲＢに入力さ
れ、ライトアドレスレジスタＷＲＥＧ（図６参照）に格
納されたアドレスと入力アドレスを比較するライトアド
レス比較器ＷＣＭＰ（図６参照）の出力信号が図７のラ
ッチＬＡＴＡあるいは図１３のレジスタＲＡに入力さ
れ、図７又は図１０のゲート回路ＧＡには、リードライ
ト識別信号ＳＲＷの反転信号が入力される。この場合、
最初のライトサイクルで、メモリセルアレイの予め定め
られたアドレスにはデータ端子ＤＱから入力されたデー
タが書き込まれる。すなわち、このライトサイクルで
は、予め定められたライトアドレスに、モードエントリ
ー専用のデータ（ダミーなデータであってよい）が書き
込まれることになる。さらに、上記実施の形態１乃至３
の変形例として、現在のサイクルがライトサイクルであ
り、アドレス端子に入力されるアドレスが予め定められ
たアドレスと一致した場合、次のサイクルがライトサイ
クルであり、アドレス端子に入力されるアドレスが予め
定められたアドレスと一致した場合、モードエントリー
信号ＭＥＮＴをアクティブ状態とする構成としてもよ
い。この変形例では、例えば上記実施の形態３の説明で
参照した図１４のレジスタＲＥＧ１とＲＥＧ２に供給さ
れるサンプリング制御信号ＰＲＥは、アドレス比較器Ａ
ＣＭＰの出力信号を、レジスタＲＥＧ３にてワンショッ
トパルス生成器ＰＧ１から出力されるワンショットパル
スの立ち上がりエッジでサンプルした信号と、アウトプ
ットイネーブル信号／ＯＥをレジスタＲＥＧ４にて（あ
るいはライトイネーブル信号／ＷＥの反転信号をレジス
タＲＥＧ５にて）、ワンショットパルス生成器ＰＧ１か
ら出力されるワンショットパルスの立ち上がりエッジで
サンプルした信号と、ワンショットパルス生成器ＰＧ１
の出力信号とを論理積ゲートにて論理積演算することで
生成してもよい。
【００９０】そして、上記実施の形態１乃至３の変形例
として、モードエントリー信号ＭＥＮＴがインアクティ
ブ状態からアクティブ状態とされた場合に、その時点以
降、モード設定回路ＣＤＥは、アドレス端子、制御端
子、データ端子のうちの少なくとも１つ、又は、これら
の組み合せ（例えばアドレス端子の所定ビットと制御端
子の中の所定の端子等）より入力される信号に基づき、
エントリーすべき動作モードを確定するような構成とし
てもよい。
として、モードエントリー信号ＭＥＮＴがインアクティ
ブ状態からアクティブ状態とされた場合に、その時点以
降、モード設定回路ＣＤＥは、アドレス端子、制御端
子、データ端子のうちの少なくとも１つ、又は、これら
の組み合せ（例えばアドレス端子の所定ビットと制御端
子の中の所定の端子等）より入力される信号に基づき、
エントリーすべき動作モードを確定するような構成とし
てもよい。
【００９１】以上、この発明の実施の形態１ないし３を
説明したが、この発明は、これらの実施の形態に限られ
るものではなく、この発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。すなわち、本発
明は、特許請求の範囲の各請求項の発明の範囲内で、当
業者であればなし得るであろう各種変形、修正を含むこ
とは勿論である。
説明したが、この発明は、これらの実施の形態に限られ
るものではなく、この発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。すなわち、本発
明は、特許請求の範囲の各請求項の発明の範囲内で、当
業者であればなし得るであろう各種変形、修正を含むこ
とは勿論である。
【００９２】
【発明の効果】この発明によれば、以下の効果を得るこ
とができる。すなわち、複数のアドレスに対するリード
サイクルが連続したときにエントリーの要求を受け付
け、前記リードサイクルに続くライトサイクルで指定さ
れるデータに基づきエントリーすべき動作モードを確定
するようにしたので、特別なタイミング仕様を要するこ
となく、しかも誤エントリーを有効に抑制しながら、動
作中に半導体メモリの動作モードのエントリーを行うこ
とができる。
とができる。すなわち、複数のアドレスに対するリード
サイクルが連続したときにエントリーの要求を受け付
け、前記リードサイクルに続くライトサイクルで指定さ
れるデータに基づきエントリーすべき動作モードを確定
するようにしたので、特別なタイミング仕様を要するこ
となく、しかも誤エントリーを有効に抑制しながら、動
作中に半導体メモリの動作モードのエントリーを行うこ
とができる。
【００９３】また、前記リードサイクルにおいて外部か
ら指定されるべき特定のアドレスを記憶し、記憶された
前記特定のアドレスと外部から順次指定されるアドレス
とを比較し、この比較の結果を受けて、前記特定のアド
レスに対するリードサイクルが２サイクル以上連続した
ことを判定するようにしたので、複数のアドレスに対す
るリードサイクルが連続した場合にエントリーの要求を
受け付けることができる。
ら指定されるべき特定のアドレスを記憶し、記憶された
前記特定のアドレスと外部から順次指定されるアドレス
とを比較し、この比較の結果を受けて、前記特定のアド
レスに対するリードサイクルが２サイクル以上連続した
ことを判定するようにしたので、複数のアドレスに対す
るリードサイクルが連続した場合にエントリーの要求を
受け付けることができる。
【００９４】さらに、前記リードサイクルに続くライト
サイクルにおいて外部から指定されるべき特定のアドレ
スを記憶し、記憶された前記特定のアドレスと外部から
順次指定されるアドレスとを比較し、この比較の結果を
受けて、前記ライトサイクルで指定されるデータに基づ
き動作モードを確定するようにしたので、前記リードサ
イクルに続くライトサイクルで指定されるデータに基づ
きエントリーすべき動作モードを確定することができ
る。
サイクルにおいて外部から指定されるべき特定のアドレ
スを記憶し、記憶された前記特定のアドレスと外部から
順次指定されるアドレスとを比較し、この比較の結果を
受けて、前記ライトサイクルで指定されるデータに基づ
き動作モードを確定するようにしたので、前記リードサ
イクルに続くライトサイクルで指定されるデータに基づ
きエントリーすべき動作モードを確定することができ
る。
【００９５】さらにまた、前記複数のアドレスとして互
いに同一のアドレスが指定された場合に動作モードのエ
ントリーを受け付けるようにしたので、誤エントリーを
有効に防止することができる。さらにまた、前記複数の
アドレスとして最終アドレスまたは先頭アドレスの何れ
かが指定された場合に動作モードのエントリーを受け付
けるようにしたので、この半導体メモリを搭載するシス
テム側のアドレス空間を実質的に制約することがない。
いに同一のアドレスが指定された場合に動作モードのエ
ントリーを受け付けるようにしたので、誤エントリーを
有効に防止することができる。さらにまた、前記複数の
アドレスとして最終アドレスまたは先頭アドレスの何れ
かが指定された場合に動作モードのエントリーを受け付
けるようにしたので、この半導体メモリを搭載するシス
テム側のアドレス空間を実質的に制約することがない。
【００９６】さらにまた、前記リードサイクルのアドレ
スとして先頭アドレスおよび最終アドレスの一方が指定
され、前記ライトサイクルのアドレスとして前記先頭ア
ドレスおよび最終アドレスの他方が指定された場合に、
動作モードのエントリーを受け付けるようにしたので、
誤エントリーをさらに一層有効に防止することができ
る。
スとして先頭アドレスおよび最終アドレスの一方が指定
され、前記ライトサイクルのアドレスとして前記先頭ア
ドレスおよび最終アドレスの他方が指定された場合に、
動作モードのエントリーを受け付けるようにしたので、
誤エントリーをさらに一層有効に防止することができ
る。
【００９７】さらにまた、エントリーすべき動作モード
として、ダイナミック型メモリセルを行列状に配列して
なるメモリセルアレイ内の一部の領域をリフレッシュす
るためのパーシャルリフレッシュモードを受け付けるよ
うにしたので、記憶するデータの規模に応じて、記憶領
域を選択的にリフレッシュすることができ、リフレッシ
ュ動作に伴う無駄な消費電流の発生を有効に防止するこ
とができる。
として、ダイナミック型メモリセルを行列状に配列して
なるメモリセルアレイ内の一部の領域をリフレッシュす
るためのパーシャルリフレッシュモードを受け付けるよ
うにしたので、記憶するデータの規模に応じて、記憶領
域を選択的にリフレッシュすることができ、リフレッシ
ュ動作に伴う無駄な消費電流の発生を有効に防止するこ
とができる。
【００９８】以上、この発明の実施の形態を説明した
が、この発明は、これらの実施の形態に限られるもので
はなく、この発明の要旨を逸脱しない範囲の設計変更等
があっても本発明に含まれる。例えば、上述の実施の形
態では、リードサイクルにおいて、最終アドレスを複数
のアドレスとして連続して指定するものとしたが、互い
に異なるアドレスを複数のアドレスとして指定するよう
にしてもよい。同様に、ライトサイクルにおいても、互
いに異なるアドレスを指定するようにしてもよい。
が、この発明は、これらの実施の形態に限られるもので
はなく、この発明の要旨を逸脱しない範囲の設計変更等
があっても本発明に含まれる。例えば、上述の実施の形
態では、リードサイクルにおいて、最終アドレスを複数
のアドレスとして連続して指定するものとしたが、互い
に異なるアドレスを複数のアドレスとして指定するよう
にしてもよい。同様に、ライトサイクルにおいても、互
いに異なるアドレスを指定するようにしてもよい。
【００９９】また、上述の実施の形態では、リードサイ
クルでは最終アドレスを指定し、ライトサイクルでは先
頭アドレスを指定したが、これらのサイクルで互いに同
一のアドレスを指定するものとしてもよい。さらに、上
述の実施の形態では、リードサイクルが２回連続した場
合にエントリーを受け付けるものとしたが、複数のサイ
クルであればよく、サイクル数を増やすほど、誤エント
リーを有効に防止することができる。さらにまた、上述
の実施の形態では、２つのライトサイクルに分けてコマ
ンドデータを指定してエントリーを確定するものとした
が、１つのライトサイクルでコマンドデータを指定する
ように構成することもできる。もちろん、３サイクル以
上のライトサイクルでコマンドデータを指定するように
してもよい。
クルでは最終アドレスを指定し、ライトサイクルでは先
頭アドレスを指定したが、これらのサイクルで互いに同
一のアドレスを指定するものとしてもよい。さらに、上
述の実施の形態では、リードサイクルが２回連続した場
合にエントリーを受け付けるものとしたが、複数のサイ
クルであればよく、サイクル数を増やすほど、誤エント
リーを有効に防止することができる。さらにまた、上述
の実施の形態では、２つのライトサイクルに分けてコマ
ンドデータを指定してエントリーを確定するものとした
が、１つのライトサイクルでコマンドデータを指定する
ように構成することもできる。もちろん、３サイクル以
上のライトサイクルでコマンドデータを指定するように
してもよい。
【０１００】さらにまた、上述の実施の形態では、チッ
プセレクト信号／ＣＳをアドレスＡＤＤに同期させて変
化させるものとしたが、これをロウレベル（アクティブ
状態）に固定するものとして構成することも可能であ
る。ただし、上述の実施の形態のように、チップイネー
ブル信号／ＣＳをアドレス信号に同期させるものとすれ
ば、エントリーを受け付けるための条件が厳しくなり、
誤エントリーを有効に防止することが可能になる。さら
にまた、上述の実施の形態では、動作モードとしてパー
シャルリフレッシュモードをエントリーする場合を例と
して説明したが、これに限定されることなく、リード動
作およびライト動作を許容する動作モードであれば、ど
のような動作モードをエントリーの対象としてもよい。
プセレクト信号／ＣＳをアドレスＡＤＤに同期させて変
化させるものとしたが、これをロウレベル（アクティブ
状態）に固定するものとして構成することも可能であ
る。ただし、上述の実施の形態のように、チップイネー
ブル信号／ＣＳをアドレス信号に同期させるものとすれ
ば、エントリーを受け付けるための条件が厳しくなり、
誤エントリーを有効に防止することが可能になる。さら
にまた、上述の実施の形態では、動作モードとしてパー
シャルリフレッシュモードをエントリーする場合を例と
して説明したが、これに限定されることなく、リード動
作およびライト動作を許容する動作モードであれば、ど
のような動作モードをエントリーの対象としてもよい。
【０１０１】本発明によれば、モードエントリーの設定
に用いられるリードアドレスとライトアドレスを共通の
所定のアドレスとしたことで構成を簡易化している。さ
らに、本発明によれば、複数のアクセスサイクルにおけ
るアクセスアドレスが所定のアドレスに一致した場合
に、モードエントリーの許可を制御する信号をアクティ
ブ状態にセットするフリップフロップを備え、タイミン
グ設計を簡易化しながら、アドレススキュー等の耐性
（タイミングマージン）を増し、誤エントリーの防止を
より確実なものとしている。そして、本発明において
は、予め定められた所定のアドレスに対する予め定めら
れた所定の順序のリードアクセスとライトアクセスの組
み合わせ（ライトアクセスのみの場合も含む）を検出す
ることで、モードエントリーの許可を制御する信号をア
クティブ状態とする構成によっても、上記と同様の効
果、あるいは上記した各効果の少なくとも一つを奏する
ことができる。
に用いられるリードアドレスとライトアドレスを共通の
所定のアドレスとしたことで構成を簡易化している。さ
らに、本発明によれば、複数のアクセスサイクルにおけ
るアクセスアドレスが所定のアドレスに一致した場合
に、モードエントリーの許可を制御する信号をアクティ
ブ状態にセットするフリップフロップを備え、タイミン
グ設計を簡易化しながら、アドレススキュー等の耐性
（タイミングマージン）を増し、誤エントリーの防止を
より確実なものとしている。そして、本発明において
は、予め定められた所定のアドレスに対する予め定めら
れた所定の順序のリードアクセスとライトアクセスの組
み合わせ（ライトアクセスのみの場合も含む）を検出す
ることで、モードエントリーの許可を制御する信号をア
クティブ状態とする構成によっても、上記と同様の効
果、あるいは上記した各効果の少なくとも一つを奏する
ことができる。
【図１】この発明の実施の形態１に係る半導体メモリの
全体構成を概略的に示すブロック図である。
全体構成を概略的に示すブロック図である。
【図２】この発明の実施の形態１に係る動作モードエン
トリー回路の動作の流れを示すフローチャートである。
トリー回路の動作の流れを示すフローチャートである。
【図３】この発明の実施の形態１に係る動作モードエン
トリー回路の動作を説明するためのタイミングチャート
である。
トリー回路の動作を説明するためのタイミングチャート
である。
【図４】この発明の実施の形態１に係るコマンドデータ
の構成を説明するための図である。
の構成を説明するための図である。
【図５】この発明の実施の形態１に係る動作モードエン
トリー回路の構成を示すブロック図である。
トリー回路の構成を示すブロック図である。
【図６】この発明の実施の形態１に係る動作モードエン
トリー回路の主要部分の詳細な構成を示すブロック図で
ある。
トリー回路の主要部分の詳細な構成を示すブロック図で
ある。
【図７】この発明の実施の形態１に係る動作モードエン
トリー回路をなすモード判定部の構成例を示す回路図で
ある。
トリー回路をなすモード判定部の構成例を示す回路図で
ある。
【図８】この発明の実施の形態１に係るモード判定部を
なすラッチ制御部の構成例を示す回路図である。
なすラッチ制御部の構成例を示す回路図である。
【図９】この発明の実施の形態１に係る動作モードエン
トリー回路をなすリードライト判定部の構成例を示す回
路図である。
トリー回路をなすリードライト判定部の構成例を示す回
路図である。
【図１０】この発明の実施の形態１に係る動作モードエ
ントリー回路の動作を概略的に説明するためのタイミン
グチャートである。
ントリー回路の動作を概略的に説明するためのタイミン
グチャートである。
【図１１】この発明の実施の形態１に係るモード判定部
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
【図１２】この発明の実施の形態１に係るリードライト
判定部の動作を説明するためのタイミングチャートであ
る。
判定部の動作を説明するためのタイミングチャートであ
る。
【図１３】この発明の実施の形態２に係るモード判定部
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１４】この発明の実施の形態３に係る動作モードエ
ントリ回路の構成例を示す回路図である。
ントリ回路の構成例を示す回路図である。
【図１５】この発明の実施の形態３に係る動作モードエ
ントリ回路の動作を説明するためのタイミングチャート
である。
ントリ回路の動作を説明するためのタイミングチャート
である。
ＡＤＥＴ…アドレス検出部 ＡＤＪ…モード判定部 ＡＩＮ…アドレス入力回路系 ＣＤＥ…モード設定部 ＤＩＯ…データ入出力回路系 ＧＡ，ＧＡＡ，ＧＡＢ，ＧＡＣ，ＧＡＤ…論理積ゲート ＧＮ…インバータ ＬＡＴＡ，ＬＡＴＢ…ラッチ ＬＣＮＴ…ラッチ制御部 ＭＡＲＹ…メモリセルアレイ ＭＤＪ，ＭＤＪ２…アドレス判定部 ＭＤＳ…コマンドデコーダ ＭＯＤ…動作モードエントリー回路 ＴＲＦ…トグルフリップフロップ（Ｔ−ＦＦ） ＲＡ，ＲＢ…レジスタ ＲＣＭＰ…リードアドレス比較器 ＲＲＥＧ…リードアドレスレジスタ ＲＳＦ…リセットセットフリップフロップ（ＲＳ−Ｆ
Ｆ） ＲＳＨ…リフレッシュ制御回路 ＲＷＪ…リードライト判定部 ＳＡＭＰ…センスアンプ ＳＲＥＧ…シフトレジスタ ＳＲＷ…リードライト識別信号 ＶＧＥＮ…電圧発生回路 ＷＣＭＰ…ライトアドレス比較器 ＷＲＥＧ…ライトアドレスレジスタ ＸＤＥＣ…ロウデコーダ ＹＤＥＣ…カラムデコーダ ＡＣＭＰ…アドレス比較器 ＡＲＥＧ…アドレスレジスタ ＡＮＤ１〜ＡＮＤ３…論理積ゲート回路 ＩＮＶ１〜ＩＮＶ３…インバータ ＭＯＤＳＥＬ…モード選択回路 ＰＥＧＥＮ…パーシャルリフレッシュ切換え信号発生回
路 ＰＧ１…ワンショットパルス発生器 ＰＲＥ…サンプリング制御信号 ＮＡＮＤ１〜ＮＡＮＤ３…否定論理積ゲート回路 ＲＥＳ…リセット信号 ＲＥＧ１〜ＲＥＧ７…レジスタ ＳＥＴ…セット信号 ＷＲＥ１、ＷＲＥ２…サンプリング制御信号
Ｆ） ＲＳＨ…リフレッシュ制御回路 ＲＷＪ…リードライト判定部 ＳＡＭＰ…センスアンプ ＳＲＥＧ…シフトレジスタ ＳＲＷ…リードライト識別信号 ＶＧＥＮ…電圧発生回路 ＷＣＭＰ…ライトアドレス比較器 ＷＲＥＧ…ライトアドレスレジスタ ＸＤＥＣ…ロウデコーダ ＹＤＥＣ…カラムデコーダ ＡＣＭＰ…アドレス比較器 ＡＲＥＧ…アドレスレジスタ ＡＮＤ１〜ＡＮＤ３…論理積ゲート回路 ＩＮＶ１〜ＩＮＶ３…インバータ ＭＯＤＳＥＬ…モード選択回路 ＰＥＧＥＮ…パーシャルリフレッシュ切換え信号発生回
路 ＰＧ１…ワンショットパルス発生器 ＰＲＥ…サンプリング制御信号 ＮＡＮＤ１〜ＮＡＮＤ３…否定論理積ゲート回路 ＲＥＳ…リセット信号 ＲＥＧ１〜ＲＥＧ７…レジスタ ＳＥＴ…セット信号 ＷＲＥ１、ＷＲＥ２…サンプリング制御信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 草刈 隆 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5M024 AA15 AA40 AA90 BB22 BB28 BB34 BB35 BB39 BB40 DD32 DD33 DD80 DD85 DD87 EE05 EE10 EE23 EE30 JJ52 JJ56 JJ58 JJ59 JJ60 KK22 MM04 PP01 PP02 PP07 PP10
Claims (35)
- 【請求項１】（ａ）複数のアドレスに対するリードサイ
クルが連続したときに動作モードのエントリーの要求を
受け付ける第１のステップと、 （ｂ）前記リードサイクルに続くライトサイクルで指定
されるデータに基づきエントリーすべき動作モードを確
定する第２のステップと、 を含むことを特徴とする半導体メモリの動作モードのエ
ントリー方法。 - 【請求項２】前記第１のステップは、 前記リードサイクルにおいて、予め記憶された第１の特
定のアドレスと外部から順次指定されるアドレスとを比
較するステップと、 前記比較の結果を受けて、第１の特定のアドレスに対す
るリードサイクルが２サイクル以上連続したことを判定
するステップと、 を含むことを特徴とする請求項１に記載された半導体メ
モリの動作モードのエントリー方法。 - 【請求項３】前記第２のステップは、 前記リードサイクルに続くライトサイクルにおいて、予
め記憶された第２の特定のアドレスと外部から順次指定
されるアドレスとを比較するステップと、 前記比較の結果を受けて、前記ライトサイクルで指定さ
れるデータに基づき動作モードを確定するステップと、 を含むことを特徴とする請求項１または２に記載された
半導体メモリの動作モードのエントリー方法。 - 【請求項４】前記第１のステップは、前記複数のアドレ
スとして互いに同一のアドレスが指定された場合に動作
モードのエントリーを受け付けることを特徴とする請求
項１ないし３の何れかに記載された半導体メモリの動作
モードのエントリー方法。 - 【請求項５】前記第１のステップは、前記複数のアドレ
スとして最終アドレスまたは先頭アドレスの何れかが指
定されたときに動作モードのエントリーを受け付けるこ
とを特徴とする請求項１ないし３の何れかに記載された
半導体メモリの動作モードのエントリー方法。 - 【請求項６】前記第２のステップは、前記リードサイク
ルのアドレスとして先頭アドレスおよび最終アドレスの
一方が指定された場合に動作モードのエントリーを受け
付け、前記第２のステップは、前記ライトサイクルのア
ドレスとして前記先頭アドレスおよび最終アドレスの他
方が指定された場合に、エントリーすべき動作モードを
確定することを特徴とする請求項１ないし３の何れかに
記載された半導体メモリの動作モードのエントリー方
法。 - 【請求項７】前記第１のステップは、エントリーすべき
動作モードとして、ダイナミック型メモリセルを行列状
に配列してなるメモリセルアレイ内の一部の領域をリフ
レッシュするためのパーシャルリフレッシュモードを受
け付け、 前記第２のステップは、エントリーすべき動作モードと
して、当該パーシャルリフレッシュモードを確定するこ
とを特徴とする請求項１ないし６の何れかに記載された
半導体メモリの動作モードのエントリー方法。 - 【請求項８】動作中に動作モードのエントリーが可能な
ように構成された半導体メモリにおいて、 複数のアドレスに対するリードサイクルが連続したとき
に動作モードのエントリーの要求を受け付け、前記リー
ドサイクルに続くライトサイクルで指定されるデータに
基づきエントリーすべき動作モードを確定する動作モー
ドエントリー回路を備えたことを特徴とする半導体メモ
リ。 - 【請求項９】前記動作モードエントリー回路は、 前記リードサイクルにおいて外部から指定されるべき第
１の特定のアドレスを記憶する記憶部と、 前記記憶部に記憶された第１の特定のアドレスと外部か
ら順次指定されるアドレスとを比較する比較部と、 前記比較部による比較の結果を受けて、第１の特定のア
ドレスに対するリードサイクルが２サイクル以上連続し
たことを判定する判定部と、 を備えたことを特徴とする請求項８に記載された半導体
メモリ。 - 【請求項１０】前記動作モードエントリー回路は、 前記リードサイクルに続くライトサイクルにおいて外部
から指定されるべき第２の特定のアドレスを記憶する記
憶部と、 前記記憶部に記憶された第２の特定のアドレスと外部か
ら順次指定されるアドレスとを比較する比較部と、 前記比較部による比較の結果を受けて、前記ライトサイ
クルで指定されるデータに基づき動作モードを確定する
確定部と、 を備えたことを特徴とする請求項８または９に記載され
た半導体メモリ。 - 【請求項１１】前記動作モードエントリー回路は、 前記複数のアドレスとして互いに同一のアドレスが指定
された場合に動作モードのエントリーを受け付けること
を特徴とする請求項８ないし１０の何れかに記載された
半導体メモリ。 - 【請求項１２】前記動作モードエントリー回路は、 前記複数のアドレスとして最終アドレスまたは先頭アド
レスの何れかが指定されたときに動作モードのエントリ
ーを受け付けることを特徴とする請求項８ないし１０の
何れかに記載された半導体メモリ。 - 【請求項１３】前記動作モードエントリー回路は、 前記リードサイクルのアドレスとして先頭アドレスおよ
び最終アドレスの一方が指定され、前記ライトサイクル
のアドレスとして前記先頭アドレスおよび最終アドレス
の他方が指定された場合に、動作モードのエントリーを
受け付けることを特徴とする請求項８ないし１０の何れ
かに記載された半導体メモリ。 - 【請求項１４】前記動作モードエントリー回路は、 エントリーすべき動作モードとして、ダイナミック型メ
モリセルを行列状に配列してなるメモリセルアレイ内の
一部の領域をリフレッシュするためのパーシャルリフレ
ッシュモードを受け付けることを特徴とする請求項８な
いし１３の何れかに記載された半導体メモリ。 - 【請求項１５】複数のメモリセルがアレイ状に配列され
てなるメモリセルアレイと、 アドレスの入力を行うアドレス端子と、 データの入力及び出力を行うデータ端子と、 半導体メモリのアクセス制御、書き込み制御、及び、読
み出しデータの出力制御のための制御信号の入力を行う
制御端子と、 を少なくとも含む半導体メモリを有し、 前記アドレス端子に入力されるアドレスと、前記制御端
子に入力される制御信号、及び、前記データ端子に入力
されるデータとに基づき、前記半導体メモリの動作モー
ドのエントリーを行う動作モードエントリー回路によ
る、半導体メモリの動作モードのエントリー方法であっ
て、 前記制御端子に入力される制御信号に基づき、現在のサ
イクルがリードサイクルであるかライトサイクルである
かを判定し、 現在のサイクルがリードサイクルである場合に、前記ア
ドレス端子に入力されたアドレスが予め定められたアド
レスと一致するか否か比較判定するステップと、 アドレスが一致する場合、前記リードサイクルに続く次
の１つ又は複数のリードサイクルにおいて前記アドレス
端子に入力されたそれぞれのアドレスが予め定められた
アドレスと一致するか否か比較判定するステップと、 連続する複数の前記リードサイクルにおいてアドレスの
一致が検出された場合に、動作モードのエントリーの許
可を制御するモードエントリー信号をアクティブ状態に
設定するステップと、 前記モードエントリー信号がアクティブ状態の場合に、
連続する複数の前記リードサイクルに続く少なくとも１
つのライトサイクルにおいて前記アドレス端子に入力さ
れたアドレスが予め定められたアドレスと一致するか否
か比較判定し、一致する場合、前記データ端子から入力
されるデータに基づき、エントリーすべき動作モードを
確定するステップと、 を含む、ことを特徴とする、半導体メモリの動作モード
のエントリー方法。 - 【請求項１６】前記エントリーすべき動作モードを確定
するステップは、 複数の前記リードサイクルに続くライトサイクルにおい
て、前記アドレス端子に入力されたアドレスが予め定め
られたアドレスと一致するか否か比較判定するステップ
と、 アドレスが一致した場合、前記ライトサイクルにて前記
データ端子に入力されたデータに基づき、動作モードの
種類を選択するステップと、 前記ライトサイクルの次のライトサイクルにおいて、前
記アドレス端子に入力されたアドレスが予め定められた
アドレスと一致するか否か比較判定するステップと、 アドレスが一致した場合、前記次のライトサイクルにて
前記データ端子に入力されたデータに基づき、動作モー
ドの条件を設定するステップと、 を含む、ことを特徴とする請求項１５に記載の、半導体
メモリの動作モードのエントリー方法。 - 【請求項１７】複数のメモリセルがアレイ状に配列され
てなるメモリセルアレイと、 アドレスの入力を行うアドレス端子と、 データの入力及び出力を行うデータ端子と、 半導体メモリのアクセス制御、書き込み制御、及び、読
み出しデータの出力制御のための制御信号の入力を行う
制御端子と、 を少なくとも含む半導体メモリを有し、 前記アドレス端子に入力されるアドレスと、前記制御端
子に入力される制御信号、及び、前記データ端子に入力
されるデータとに基づき、前記半導体メモリの動作モー
ドのエントリーを制御する動作モードエントリー回路を
備え、 前記動作モードエントリー回路は、 前記制御端子に入力される制御信号に基づき、現在のサ
イクルがリードサイクルであるかライトサイクルである
かを判定する手段と、 現在のサイクルがリードサイクルである場合に、前記ア
ドレス端子に入力されたアドレスが予め定められたアド
レスと一致するか否か比較判定する手段と、 前記リードサイクルでアドレスが一致する場合、前記リ
ードサイクルに続く次の１つ又は複数のリードサイクル
において前記アドレス端子に入力されたアドレスと予め
定められたアドレスとの一致が検出された場合に、動作
モードのエントリーの許可を制御するモードエントリー
信号をアクティブ状態に設定する手段と、 複数の前記リードサイクルに続く少なくとも１つのライ
トサイクルにおいて前記アドレス端子に入力されたアド
レスが予め定められたアドレスと一致するか否か比較判
定し、一致する場合、前記モードエントリー信号がアク
ティブ状態の場合には、前記データ端子から入力される
データに基づき、エントリーすべき動作モードを確定す
る手段と、 を含む、ことを特徴とする半導体装置。 - 【請求項１８】前記エントリーすべき動作モードを確定
する手段は、 複数の前記リードサイクルに続くライトサイクルにおい
て、前記アドレス端子に入力されたアドレスが予め定め
られたアドレスと一致するか否か比較判定するアドレス
比較手段と、 前記比較判定の結果、アドレスが一致した場合、前記ラ
イトサイクルにて前記データ端子に入力されたデータに
基づき、動作モードの種類を選択する手段と、 前記ライトサイクルの次のライトサイクルにおいて、前
記アドレス端子に入力されたアドレスを前記アドレス比
較手段で予め定められたアドレスと一致するか否か比較
判定し、前記比較判定の結果、アドレスが一致した場
合、前記ライトサイクルにて前記データ端子に入力され
たデータに基づき、動作モードの条件を設定する手段
と、 を含む、ことを特徴とする請求項１７に記載の半導体装
置。 - 【請求項１９】複数のメモリセルがアレイ状に配列され
てなるメモリセルアレイと、 アドレスの入力を行うアドレス端子と、 データの入力及び出力を行うデータ端子と、 半導体メモリの選択の制御を行う第１の制御信号、前記
データ端子からのデータの入力と出力の制御を行う第２
の制御信号、及び、データの書き込みと読み出しの制御
を行う第３の制御信号の各制御信号の入力をそれぞれ行
う第１乃至第３の制御端子と、 を少なくとも含む半導体メモリを有し、 前記アドレス端子に入力されるアドレスと、前記第１乃
至第３の制御端子に入力される制御信号、及び、前記デ
ータ端子に入力されるデータとに基づき、前記半導体メ
モリの動作モードのエントリーを制御する動作モードエ
ントリー回路を備え、 前記動作モードエントリ回路は、 前記第１の制御信号がアクティブ状態のとき、前記第２
の制御信号と前記第３の制御信号に基づき、現在のサイ
クルがリードサイクルであるかライトサイクルであるか
を判定してリードライト識別信号を出力するリードライ
ト判定部と、 リードサイクルで指定されるアドレスに基づき、エント
リーの要求の有無を判定し、動作モードのエントリーの
許可を制御するモードエントリー信号を出力するモード
判定部であって、前記リードライト判定部でリードサイ
クルと判定された場合に、前記アドレス端子に入力され
たアドレスが予め定められたリードアドレスと一致する
か否か比較判定するアドレス比較器と、前記リードサイ
クルに続く次の１つ又は複数のリードサイクルにおいて
前記アドレス比較器が連続して一致を示す場合に、前記
モードエントリー信号をアクティブ状態に設定する手段
と、を備えたモード判定部と、 前記モードエントリー信号がアクティブ状態である場合
に、連続する複数の前記リードサイクルに続く少なくと
も１つのライトサイクルにおいて前記データ端子に供給
されるコマンドデータに基づきモードデータを生成して
出力するモード設定部と、 を備えている、ことを特徴とする半導体装置。 - 【請求項２０】前記モード判定部は、 複数のリードサイクルにおいて前記アドレス比較器が連
続して一致を示すことを検出する手段と、 前記複数のリードサイクルにおいて前記アドレス比較器
が連続して一致を示すことが検出された場合に、前記モ
ードエントリー信号をアクティブ状態にセットするとと
もに、前記アドレス比較器が不一致を示す場合には、前
記モードエントリー信号をインアクティブ状態にリセッ
トするフリップフロップと、 を備えている、ことを特徴とする請求項１９に記載の半
導体装置。 - 【請求項２１】前記モード設定部は、 予め定められたライトアドレスを格納したライトアドレ
スレジスタと、 前記リードサイクルに続くサイクルが前記リードライト
判定部でライトサイクルと判定された場合、前記アドレ
ス端子に入力されたアドレスが前記ライトアドレスレジ
スタに格納された前記ライトアドレスと一致するか否か
比較判定するライトアドレス比較部と、 前記ライトアドレス比較部での比較の結果、一致する場
合、前記データ端子から入力されるデータに基づき、エ
ントリーすべき動作モードを確定しモードデータとして
出力するコマンドデコーダと、 を備えている、ことを特徴とする請求項１９に記載の半
導体装置。 - 【請求項２２】前記モード判定部は、 予め定められたリードアドレスを格納したリードアドレ
スレジスタと、 前記アドレス端子から入力されたアドレスと、前記リー
ドアドレスレジスタに格納された前記リードアドレスと
を、アドレス遷移検出回路によってアドレス遷移時に出
力されるパルス信号のタイミングで比較し、入力された
アドレスが前記リードアドレスと一致したことを検出し
てアドレス検出信号を出力するリードアドレス比較器
と、 前記アドレス検出信号を、入力される第１及び第２のラ
ッチ信号に基づき、それぞれラッチし第１及び第２のア
ドレス検出信号としてそれぞれ出力する第１及び第２の
ラッチ回路と、 前記第１及び第２のアドレス検出信号と、前記リードラ
イト判定部からのリードライト識別信号との論理積を演
算し、前記演算結果を、前記モードエントリー信号とし
て出力する論理ゲート回路と、 前記アドレス遷移検出回路によってアドレス遷移時に出
力されるパルス信号と前記第１の制御信号とに基づき、
前記第１及び第２のラッチ回路のラッチ動作を制御する
第１及び第２のラッチ信号を生成して出力するラッチ制
御部と、 を備えている、ことを特徴とする請求項１９に記載の半
導体装置。 - 【請求項２３】前記ラッチ制御部は、 前記第１の制御信号を入力し、前記第１の制御信号のア
クティブ状態への遷移をトリガーとして出力信号の値を
反転するトグル型フリップフロップと、 前記アドレス遷移検出回路によってアドレス遷移時に出
力されるパルス信号と前記トグル型フリップフロップの
出力信号の反転信号とを入力し、入力した２つの信号の
論理積演算結果を前記第１のラッチ信号として出力する
第１の論理ゲート回路と、 前記アドレス遷移検出回路によってアドレス遷移時に出
力されるパルス信号と前記トグル型フリップフロップの
出力信号とを入力し、入力した２つの信号の論理積演算
結果を前記第２のラッチ信号として出力する第２の論理
ゲート回路と、 を備えている、ことを特徴とする請求項２２に記載の半
導体装置。 - 【請求項２４】前記リードライト判定部は、 前記第１の制御信号の反転信号及び前記第２の制御信号
の反転信号を第１及び第２の入力端子から入力し、前記
第３の制御信号を第３の入力端子からそのまま入力し、
これら３つの入力信号の論理積を出力端子から出力する
第１の論理ゲート回路と、 前記第１の制御信号の反転信号及び前記第３の制御信号
の反転信号を第１及び第３の入力端子から入力し、前記
第２の制御信号を第２の入力端子からそのまま入力し、
これら３つの入力信号の論理積を出力端子から出力する
第２の論理ゲート回路と、 前記第１の論理ゲート回路の出力端子からの出力信号を
セット端子から入力し、前記第２の論理ゲート回路の出
力端子からの出力信号をリセット端子から入力し、出力
端子から、前記リードライト識別信号を出力するＳＲ型
フリップフロップと、 を備えている、ことを特徴とする請求項１９に記載の半
導体装置。 - 【請求項２５】前記モード判定部が、 リードアドレスレジスタに格納されたリードアドレス
と、リードサイクルにおいてアドレス端子に入力された
アドレスと、を比較するアドレス比較部と、 前記アドレス比較部の出力信号を入力とする第１のレジ
スタと、 前記第１のレジスタの出力信号を入力とする第２のレジ
スタと、 前記第１及び第２のレジスタの出力信号を入力し、前記
リードライト判定部からのリードライト識別信号との論
理積を、前記モードエントリー信号として出力する論理
ゲート回路と、 を備え、 前記第１及び第２のレジスタのサンプリング制御信号と
して、アドレスの遷移を検出するアドレス遷移検出回路
によってアドレス遷移時に出力されるパルス信号が供給
される、ことを特徴とする請求項１９に記載の半導体装
置。 - 【請求項２６】複数のメモリセルがアレイ状に配列され
てなるメモリセルアレイと、 アドレスの入力を行うアドレス端子と、 データの入力と出力を行うデータ端子と、 を少なくとも含む半導体メモリと、 前記半導体メモリの動作モードのエントリを行う動作モ
ードエントリ回路と、 を備え、 前記動作モードエントリ回路には、制御信号として、 第１の制御端子に入力され、メモリサイクルにおいて、
半導体メモリのチップ選択時にアクティブ状態とされる
第１の制御信号と、 第２の制御端子に入力され、前記データ端子におけるデ
ータの入力と出力を制御し、データを出力する場合にア
クティブ状態に設定される第２の制御信号と、 第３の制御端子に入力され、ライト動作のときにアクテ
ィブ状態とされる第３の制御信号と、が入力され、 前記動作モードエントリ回路は、 前記アドレス端子に入力されるアドレスと、記憶部に格
納されている予め定められたアドレスとをそれぞれ入力
し、入力した２つのアドレスが一致するか否か比較し、
一致している場合に、アクティブ状態の出力信号を出力
するアドレス比較器と、 前記第１の制御信号のアクティブ状態への遷移に基づき
ワンショットのパルス信号を生成するパルス生成回路
と、 前記パルス生成回路から出力されるパルス信号をサンプ
リング制御信号として、前記アドレス比較器の出力信号
をサンプルして出力する第１のレジスタと、 前記パルス信号をサンプリング制御信号として、前記第
２の制御信号をサンプルして出力する第２のレジスタ
と、 前記第１のレジスタの出力信号と前記第２のレジスタの
出力信号と前記パルス信号とを入力し、入力した３つの
信号の論理積演算結果をサンプリング制御信号として出
力する第１の論理ゲート回路と、 前記サンプリング制御信号を共通に入力し、縦続形態に
接続されている、複数段のレジスタと、を備え、 前記複数段のレジスタの初段のレジスタには、前記アド
レス比較器の出力信号が入力され、 前記複数段のレジスタの出力信号を入力し、前記複数段
のレジスタの出力信号がともにアクティブ状態を示すと
きに、アクティブ状態の出力信号を出力する第２の論理
ゲート回路と、 前記第２の論理ゲート回路の出力信号をセット信号とし
てセット端子に入力し、前記第１のレジスタの出力信号
をリセット信号としてリセット端子に入力し、出力端子
から、動作モードのエントリの許可を制御するモードエ
ントリー信号を出力するＳＲ型フリップフロップと、 を備え、 前記ＳＲ型フリップフロップから出力される前記モード
エントリー信号と、前記第１のレジスタの出力信号と、
前記第３の制御信号とを入力し、前記モードエントリー
信号がアクティブ状態のとき、前記アドレス端子に入力
されるアドレスが前記予め定められたアドレスと一致す
る、少なくとも１つのライトサイクルにおいて、前記デ
ータ端子に入力されるデータを受け取って解読し、解読
結果に基づき、動作モードを設定するモード設定回路
と、 を備えている、ことを特徴とする半導体装置。 - 【請求項２７】前記モード設定回路が、 前記第３の制御信号を、前記パルス信号にてサンプルし
て出力する第３のレジスタと、 前記第１のレジスタの出力信号がアクティブ状態を示
し、前記第３レジスタの出力信号がアクティブ状態を示
している場合に、前記パルス信号に基づき、第２のサン
プリング制御信号を生成する第３の論理ゲート回路と、 前記データ端子からのデータを、前記第３の論理ゲート
回路から出力される前記第２のサンプリング制御信号で
サンプルして出力する第４のレジスタと、 前記第４のレジスタの出力信号に基づきモード選択を行
うモード選択回路と、 前記モード選択回路の出力信号がアクティブのとき、前
記パルス信号を受けて第３のサンプリング制御信号を生
成する第４の論理ゲート回路と、 前記データ端子からのデータを、前記第３のサンプリン
グ制御信号でサンプルして出力する第５のレジスタと、 前記第５のレジスタの出力信号に基づき動作の切換を行
う切換信号を出力する切換信号発生回路と、 を備えている、ことを特徴とする請求項２６に記載の半
導体装置。 - 【請求項２８】所定の時間計時するタイマにおけるタイ
ムアウト発生時、リフレッシュアドレスを生成し自動リ
フレッシュを行うリフレッシュ制御回路を備え、 前記動作切換信号は、前記生成されたリフレッシュアド
レスの所定の上位ビットをマスクする信号として用いら
れ、前記動作モードエントリ回路から出力される動作切
換信号に基づき、リフレッシュ領域が可変される、こと
を特徴とする請求項２６に記載の半導体装置。 - 【請求項２９】前記半導体メモリが、セルフリフレッシ
ュ機能を備えたダイナミック型半導体メモリで構成され
た疑似ＳＲＡＭ（スタティックランダムアクセスメモ
リ）よりなり、 前記第１乃至第３の制御信号が、ＳＲＡＭ準拠のチップ
セレクト信号、アウトプットイネーブル、及びライトイ
ネーブル信号よりなる、ことを特徴とする請求項１９又
は２６に記載の半導体装置。 - 【請求項３０】前記モード設定部が、前記モードエント
リー信号がアクティブ状態である場合に、連続する複数
の前記リードサイクルに続く少なくとも１つのライトサ
イクルにおいて、前記データ端子の代わりに、前記アド
レス端子及び／又は所定の制御端子に供給される信号に
基づきモードデータを生成して出力する手段を備えてい
る、ことを特徴とする請求項１９に記載の半導体装置。 - 【請求項３１】前記モード設定部は、 予め定められたライトアドレスを格納したライトアドレ
スレジスタと、 前記リードサイクルに続くサイクルが前記リードライト
判定部でライトサイクルと判定された場合、前記アドレ
ス端子に入力されたアドレスが前記ライトアドレスレジ
スタに格納された前記ライトアドレスと一致するか否か
比較判定するライトアドレス比較部と、 前記ライトアドレス比較部での比較の結果、一致する場
合、前記データ端子の代わりに、前記アドレス端子及び
／又は所定の制御端子から入力される信号に基づき、エ
ントリーすべき動作モードを確定しモードデータとして
出力するコマンドデコーダと、 を備えている、ことを特徴とする請求項１９に記載の半
導体装置。 - 【請求項３２】前記モード設定回路が、前記ＳＲ型フリ
ップフロップから出力される前記モードエントリー信号
と、前記第１のレジスタの出力信号と、前記第３の制御
信号とを入力し、前記モードエントリー信号がアクティ
ブ状態のとき、前記アドレス端子に入力されるアドレス
が前記予め定められたアドレスと一致する、少なくとも
１つのライトサイクルにおいて、前記データ端子の代わ
りに、前記アドレス端子及び／又は所定の制御端子に入
力される信号を受け取って解読し、解読結果に基づき、
動作モードを設定する手段を備えている、ことを特徴と
する請求項２６に記載の半導体装置。 - 【請求項３３】半導体メモリのアドレス端子に入力され
るアドレスと、前記半導体メモリの制御端子に入力さ
れ、少なくとも書き込みと読み出しアクセスの制御を行
う制御信号と、前記半導体メモリのデータ端子に入力さ
れるデータ信号のうちの少なくとも１つに基づき、動作
モードエントリー回路により前記半導体メモリの動作モ
ードのエントリーの制御を行う方法であって、 前記動作モードエントリー回路は、前記アドレス端子に
入力されるアドレスと、前記制御端子に入力される制御
信号とを監視し、予め定められたアドレスに対する予め
定められた複数回のリードサイクル、又は、予め定めら
れたアドレスに対する予め定められた複数回のライトサ
イクル、あるいは、予め定められたアドレスに対するリ
ードサイクルと予め定められたアドレスに対するライト
サイクルの所定の順序での組み合わせよりなるアクセス
サイクルが現れることの検出を行い、前記予め定められ
たアドレスに対するアクセスサイクルが予め定められた
回数現れた場合に、動作モードのエントリーの受け付け
を許可する制御を行うステップと、 前記動作モードエントリー回路は、前記動作モードのエ
ントリーの受け付けが許可された場合に、前記データ端
子、前記アドレス端子、及び前記制御端子のうちのいず
れか一つ又はこれらの端子の組み合わせに入力される信
号に基づきエントリーすべき動作モードを確定するステ
ップと、 を含む、ことを特徴とする半導体メモリの動作モードの
エントリー方法。 - 【請求項３４】複数のメモリセルがアレイ状に配列され
てなるメモリセルアレイと、 アドレスの入力を行うアドレス端子と、 データの入力及び出力を行うデータ端子と、 半導体メモリのアクセス制御、書き込み制御、及び、読
み出し制御のための制御信号の入力を行う制御端子と、 を少なくとも含む半導体メモリを有し、 前記アドレス端子に入力されるアドレスと、前記制御端
子に入力される制御信号と、前記データ端子に入力され
るデータ信号のうちの少なくとも１つに基づき、前記半
導体メモリの動作モードのエントリーを行う動作モード
エントリー回路による、半導体メモリの動作モードのエ
ントリー方法であって、 前記制御端子に入力される制御信号に基づき、現在のサ
イクルがリードサイクルであるかライトサイクルである
かを判定し、現在のサイクルが、リード動作又はライト
動作のうち予め定められた動作のサイクルである場合
に、前記アドレス端子に入力されたアドレスが予め定め
られたアドレスと一致するか否か比較判定するステップ
と、 アドレスが一致する場合、前記サイクルに続く、予め定
められたリードサイクル又はライトサイクル、あるいは
リードサイクルとライトサイクルの組合せからなる、予
め定められた１つ又は複数のサイクルにおいて、前記ア
ドレス端子に入力されたそれぞれのアドレスが予め定め
られたアドレスと一致するか否か比較判定するステップ
と、 前記各サイクルにおいて、アドレスの一致が検出された
場合に、動作モードのエントリーの許可を制御するモー
ドエントリー信号をアクティブ状態に設定するステップ
と、 前記モードエントリー信号がアクティブ状態とされた場
合に、前記アドレス端子、前記制御端子、及び前記デー
タ端子のうちの少なくとも１つ又はこれらの端子の組み
合せより入力される信号に基づき、エントリーすべき動
作モードを確定するステップと、 を含む、ことを特徴とする、半導体メモリの動作モード
のエントリー方法。 - 【請求項３５】複数のメモリセルがアレイ状に配列され
てなるメモリセルアレイと、 アドレスの入力を行うアドレス端子と、 データの入力及び出力を行うデータ端子と、 半導体メモリのアクセス制御、書き込み制御、及び、読
み出しデータの出力制御のための制御信号の入力を行う
制御端子と、 を少なくとも含む半導体メモリを有し、 前記アドレス端子に入力されるアドレスと、前記制御端
子に入力される制御信号と、前記データ端子に入力され
るデータ信号とのうちの少なくとも１つに基づき、前記
半導体メモリの動作モードのエントリーを行う動作モー
ドエントリー回路と、 を備え、 前記動作モードエントリー回路は、 前記制御端子に入力される制御信号に基づき、現在のサ
イクルがリードサイクルであるかライトサイクルである
かを判定する手段を備え、 現在のサイクルが、リードサイクル又はライトサイクル
のうち予め定められたアクセスサイクルである場合に、
前記アドレス端子に入力されたアドレスが予め定められ
たアドレスと一致するか否か比較判定する手段と、 アドレスが一致する場合、前記サイクルに続く、予め定
められたリードサイクル又はライトサイクル、あるいは
リードサイクルとライトサイクルの組合せからなる、予
め定められた１つ又は複数のサイクルにおいて、前記ア
ドレス端子に入力されたそれぞれのアドレスが予め定め
られたアドレスと一致するか否か比較判定する手段と、 前記各サイクルにおいて、アドレスの一致が検出された
場合に、動作モードのエントリーの許可を制御するモー
ドエントリー信号をアクティブ状態に設定する手段と、 前記モードエントリー信号がインアクティブ状態からア
クティブ状態とされた場合に、前記アドレス端子、前記
制御端子、及び前記データ端子のうちの少なくとも１つ
又はこれらの端子の組み合せより入力される信号に基づ
き、エントリーすべき動作モードを確定する手段と、 を含む、ことを特徴とする半導体装置。
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